JP5378765B2 - データ転送システム - Google Patents
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Description
<第1の実施例>
図1は本実施例によるデータ転送システム1を表すブロック図である。データ転送システム1は、ソースクロック生成部10と、第1分周クロック生成部20と、第2分周クロック生成部30と、データロード信号生成部40と、第1機能回路50と、第2機能回路60と、を含む。
<第2の実施例>
図4は本実施例によるデータ転送システム1を表すブロック図である。本実施例では、データロード信号生成部40が、第1機能回路50を介してデータロード信号DL2を第2機能回路60へ供給する。このような構成にすることで、第1機能回路50において必要に応じてデータロード信号DL2を制御することができる。第1機能回路50は第1分周クロックCL1に同期して動作しているので、データロード信号生成部40は第1分周クロックCL1の周期に相当する期間のデータロード信号DL1を第1機能回路50へ供給する。
10 ソースクロック生成部
20 第1分周クロック生成部
30 第2分周クロック生成部
40 データロード信号生成部
50 第1機能回路
60 第2機能回路
51 データロード信号中継部
Claims (4)
- ソースクロックを生成するソースクロック生成部と、
前記ソースクロックを分周して互いに異なる周期の第1分周クロック及び第2分周クロックを生成する分周クロック生成部と、
前記第1分周クロックに同期して動作して情報データを生成する第1機能回路と、
前記第2分周クロックに同期して動作して前記情報データを受信する第2機能回路と、を含むデータ転送システムであって、
前記第1分周クロックのエッジと前記第2分周クロックのエッジとが互いに一致する一致タイミングの直前にデータロード信号を生成するデータロード信号生成部を含み、
前記第1機能回路は、前記データロード信号の存在期間を前記第2分周クロックの周期に対応して調整して得られた信号を新たなデータロード信号として前記第2機能回路へ中継し、
前記第2機能回路は、前記新たなデータロード信号の存在期間内における前記情報データの受信のみを有効と判定することを特徴とするデータ転送システム。 - 前記データロード信号生成部は、前記一致タイミングと前記一致タイミングの直前の前記第2分周クロックのエッジのタイミングとの区間内に前記データロード信号を生成することを特徴とする請求項1に記載のデータ転送システム。
- 前記データロード信号生成部は、前記第1分周クロック及び前記第2分周クロックの信号レベルに基づいて前記一致タイミングの直前の前記第2分周クロックのエッジのタイミングを判別することを特徴とする請求項2に記載のデータ転送システム。
- 前記データロード信号生成部は、前記第1分周クロックの現在信号レベル、前記第1分周クロックの直前信号レベル、前記第2分周クロックの現在信号レベル、前記第2分周クロックの直前信号レベルを前記ソースクロックに同期して保持する4つのフリップフロップを含み、前記4つのフリップフロップの各々に保持された信号レベルに基づいて前記一致タイミングの直前の前記第2分周クロックのエッジのタイミングを判別することを特徴とする請求項3に記載のデータ転送システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008299432A JP5378765B2 (ja) | 2008-11-25 | 2008-11-25 | データ転送システム |
US12/617,759 US8311170B2 (en) | 2008-11-25 | 2009-11-13 | Data transfer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008299432A JP5378765B2 (ja) | 2008-11-25 | 2008-11-25 | データ転送システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010130060A JP2010130060A (ja) | 2010-06-10 |
JP5378765B2 true JP5378765B2 (ja) | 2013-12-25 |
Family
ID=42196253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008299432A Expired - Fee Related JP5378765B2 (ja) | 2008-11-25 | 2008-11-25 | データ転送システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8311170B2 (ja) |
JP (1) | JP5378765B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2492389A (en) * | 2011-06-30 | 2013-01-02 | Tomtom Int Bv | Pulse shaping is used to modify a timing signal prior to propagation to reduce electromagnetic radiation |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03129933A (ja) * | 1989-10-16 | 1991-06-03 | Fujitsu Ltd | ビットバッファ回路 |
JP3180494B2 (ja) * | 1992-04-17 | 2001-06-25 | セイコーエプソン株式会社 | 論理緩急装置 |
JPH05327782A (ja) * | 1992-05-26 | 1993-12-10 | Nec Corp | 速度変換回路 |
EP0683448B1 (en) * | 1994-05-10 | 2002-01-09 | Intel Corporation | Method and apparatus for synchronous data transmission between digital devices operating at frequencies having a P/Q integer ratio |
JPH07336338A (ja) * | 1994-06-03 | 1995-12-22 | Fujitsu Ltd | クロック乗せ換え回路 |
JPH0898284A (ja) * | 1994-07-25 | 1996-04-12 | Nippondenso Co Ltd | データ受信装置,送信装置および通信装置 |
JPH0877103A (ja) * | 1994-09-07 | 1996-03-22 | Hitachi Ltd | バス同期化方式及びこれを用いた装置,システム |
JP3087833B2 (ja) * | 1997-03-12 | 2000-09-11 | 日本電気株式会社 | サンプル周波数変換装置 |
JP3039441B2 (ja) | 1997-04-28 | 2000-05-08 | 日本電気株式会社 | 異クロック間同期エッジ検出方法および異クロック間同期エッジ検出方式 |
US6359479B1 (en) * | 1998-08-04 | 2002-03-19 | Juniper Networks, Inc. | Synchronizing data transfers between two distinct clock domains |
JP3737800B2 (ja) * | 2002-12-25 | 2006-01-25 | 株式会社東芝 | 同期化回路 |
JP4136822B2 (ja) * | 2003-07-31 | 2008-08-20 | 富士通株式会社 | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 |
US7233164B2 (en) * | 2003-12-17 | 2007-06-19 | Rambus Inc. | Offset cancellation in a multi-level signaling system |
US7702945B2 (en) * | 2004-09-16 | 2010-04-20 | Nec Corporation | Semiconductor device and communication control method |
-
2008
- 2008-11-25 JP JP2008299432A patent/JP5378765B2/ja not_active Expired - Fee Related
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2009
- 2009-11-13 US US12/617,759 patent/US8311170B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20100128830A1 (en) | 2010-05-27 |
US8311170B2 (en) | 2012-11-13 |
JP2010130060A (ja) | 2010-06-10 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111117 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
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