KR101619693B1 - 디스플레이 장치 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 디스플레이 구동을 위한 기준 신호 생성 방법에 관한 것이다. 본 발명에 따른 기준 신호 생성 방법은, 두 개의 CT 주기로 반복되는 트레이닝 패턴을 가지는 기준 신호를 생성하는 단계; 및 상기 기준 신호를 위상 고정 루프 장치에 전송하는 단계를 포함하되, 상기 각각의 CT가, 하나의 임베디드 클럭 비트(CB)와 데이터 팻킷으로 구성되는 경우, 상기 기준 신호는, 한 주기에서 첫 번째 CT의 첫 번째 유닛 인터벌(UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지를 가지고, 상기 한 주기에서 두 번째 CT의 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가지는 가진다.
이와 같이 본 발명에 따르면, 기준 신호의 트레이닝 패턴(training pattern)의 형태 변환을 통해 소비 전력 및 전자방해잡음 효과를 감소시킬 수 있다.

Description

디스플레이 장치 및 그 구동 방법{DISPLAY APPARATUS AND DRIVING METHOD FOR THE SAME}
본 발명은 디스플레이 장치 및 그 구동 방법에 관한 것으로, 더욱 상세하게는 디스플레이 장치를 구성하는 타이밍 컨트롤러(timing controller), 위상 고정 루프(phase locked loop, PLL) 장치 및 기준 신호 생성 방법에 관한 것이다.
일반적으로 티콘(T-con)이라고 불리는 타이밍 컨트롤러(timing controller)는 LCD 모니터, 노트북, TV 등 10인치 이상 대형 디스플레이 패널에 탑재되어 디스플레이 구동칩(display driver IC, DDI)에 전송되는 데이터의 양을 조절하고 화질을 개선해주는 디스플레이용 반도체이다. 즉, 타이밍 컨트롤러(timing controller)는 디스플레이 패널의 각 채널마다 붙어있는 디스플레이 구동칩(display driver IC, DDI)을 제어하는 칩으로 디스플레이 패널의 CPU로 불린다.
타이밍 컨트롤러(timing controller)와 디스플레이 구동칩(Display Driver IC, DDI) 간의 인터페이스 프로토콜은 RSDS(Reduced Swing Differential Signaling) 또는 mini-LVDS(Low Voltage Differential Signaling) 방식이 널리 사용되어 왔다. 이들 방식은 다수의 신호선이 필요하고 고속의 데이터 전송이 어렵다는 단점이 있다.
상기 방식의 단점을 보완하여, 신호선을 줄이고 고주파 동작을 가능하게 한 전송방식으로 AiPi+(Advanced Intra Panel Interface) 와 USI-T(Unified Standard Interface-TV)가 개발되었다.
그런데, AiPi+(Advanced Intra Panel Interface)에 의한 신호 전송방식에 의하는 경우에도 기준 신호의 입력에 따라 전자방해잡음(electromagnetic interference, EMI) 효과의 증가 및 디스플레이 구동칩(DDI) 의 고정 루프(phase locked loop, PLL) 장치에서 전압제어발진기(voltage controlled oscillator, VCO)의 단 수 증가에 의한 소비전력의 증가라는 문제점 있다. 그리고 USI-T에 의한 신호 전송방식에 있어서도, 기준 신호의 입력에 따라 위상 고정 루프(PLL) 장치에서 전압제어발진기(VC)의 단 수에 따른 소비전력 증가라는 문제점이 여전히 남아 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 위상 고정 루프(phase locked loop, PLL) 장치에서의 전력 소모를 감소시키기 위한 트레이닝 패턴을 생성하는 장치 및 방법을 제공하는 데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은, 트레이닝 패턴을 수신하는 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 스플레이(display) 장치의 타이밍 컨트롤러(timing controller)에서 수행되는 기준 신호 생성 방법은, 두 개의 클럭 구간(clock term, CT) 주기로 반복되는 트레이닝 패턴(training pattern)을 가지는 기준 신호를 생성하는 단계; 및 상기 기준 신호를 위상 고정 루프(phase locked loop, PLL) 장치에 전송하는 단계를 포함하되, 상기 각각의 CT가, 하나의 임베디드 클럭 비트(embedded clock bit, CB)와 데이터 팻킷(data packet)으로 구성되는 경우, 상기 기준 신호는, 한 주기에서 첫 번째 CT의 첫 번째 유닛 인터벌(unit interval, UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지(rising edge)를 가지고, 상기 한 주기에서 두 번째 CT의 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가진다.
여기서, 상기 첫 번째 CT는, 하이(high) 신호 상태의 5개의 UI와 로우(low) 신호 상태의 5개의 UI로 구성될 수 있다.
여기서, 상기 첫 번째 CT는, 첫 번째 UI부터 다섯 번째 UI까지 하이 신호 상태이고, 여섯 번째 CT부터 열 번째 CT까지 로우 신호 상태일 수 있다.
여기서, 상기 두 번째 CT는, 하이 신호 상태의 4개의 UI와 로우 신호 상태의 6개의 UI로 구성될 수 있다.
여기서, 상기 두 번째 CT는, 첫 번째 UI는 로우 신호 상태이고, 두 번째 UI부터 다섯 번째 UI까지 하이 신호 상태이고, 여섯 번째 UI부터 열 번째 CT까지 로우 신호 상태일 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 기준 신호 타이밍 컨트롤러는, 두 개의 클럭 구간(clock term, CT) 주기로 반복되는 트레이닝 패턴을 가지는 기준 신호를 생성하는 생성부; 및 상기 기준 신호를 위상 고정 루프(PLL) 장치에 전송하는 전송부를 포함하되, 상기 각각의 CT가, 하나의 임베디드 클럭 비트(embedded clock bit, CB)와 데이터 팻킷(data packet)으로 구성되는 경우, 상기 기준 신호는, 한 주기에서 첫 번째 CT의 첫 번째 유닛 인터벌(unit interval, UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지를 가지고, 상기 한 주기에서 두 번째 CT의 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가진다.
여기서, 상기 첫 번째 CT는, 하이(high) 신호 상태의 5개의 UI와 로우(low) 신호 상태의 5개의 UI로 구성될 수 있다.
여기서, 상기 두 번째 CT는, 하이(high) 신호 상태의 4개의 UI와 로우(row) 신호 상태의 6개의 UI로 구성될 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 위상 고정 루프(phase locked loop, PLL) 장치는, 타이밍 컨트롤러(timing controller)로부터 획득된 기준 신호와 클럭 신호의 위상 차이를 검출하는 위상 검출기; 검출된 위상 차이를 기반으로 전류를 생성하는 전하펌프; 및 생성된 전류에 상응하는 주파수에 따른 펄스 신호를 출력하는 복수의 전압제어발진기(voltage controlled oscillator, VCO)를 포함하되, 상기 기준 신호는, 두 개의 클럭 구간(clock term, CT) 주기로 반복되는 트레이닝 패턴을 가지고, 상기 각각의 CT가, 하나의 임베디드 클럭 비트(embedded clock bit, CB)와 데이터 팻킷(data packet)으로 구성되는 경우, 한 주기에서 첫 번째 CT의 첫 번째 유닛 인터벌(unit interval, UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지를 가지고, 상기 한 주기에서 두 번째 CT의 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가진다.
여기서, 상기 복수의 VCO의 단 수는 10개 이하일 수 있다.
여기서, 상기 첫 번째 CT는, 하이(high) 신호 상태의 5개의 UI와 로우(low) 신호 상태의 5개의 UI로 구성될 수 있다.
여기서, 상기 두 번째 CT는, 4개의 하이 신호와 6개의 로우 신호를 가질 수 있다.
본 발명인 디스플레이 장치 및 그 구동 방법에 따르면, 기준 신호 트레이닝 패턴(training pattern)의 변환을 통해 소비 전력 및 전자방해잡음(electromagnetic interference, EMI) 효과를 감소시킬 수 있다. 또한, 위상 고정 루프(phase locked loop, PLL) 장치에 부가적인 장치 없이 전압제어발진기의 단 수를 줄임으로써 장치의 복잡도를 낮출 수 있다.
도 1은 AiPi+ 전송방식의 트레이닝 패턴(training pattern)을 갖는 기준 신호의 타이밍도이다.
도 2는 USI-T 전송방식의 트레이닝 패턴을 갖는 기준 신호의 타이밍도이다.
도 3은 도 1의 트레이닝 패턴을 갖는 기준 신호를 수신하는 위상 고정 루프(phase locked loop, PLL) 장치의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 기준 신호 생성 방법을 도시한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 기준 신호 생성 방법을 수행하는 타이밍 컨트롤러를 도시한 블록도이다.
도 6은 본 발명의 실시예에 따른 트레이닝 패턴을 갖는 기준 신호의 타이밍도이다.
도 7은 위상 고정 루프(PLL) 장치가 출력하는 멀티패이즈 클럭(multi-phase clock)을 표시하는 타이밍도이다.
도 8은 일반적인 위상 고정 루프(PLL) 장치의 블록도이다.
도 9는 본 발명의 하나의 실시예에 따른 트레이닝 패턴(training pattern)을 갖는 기준 신호를 입력 받는 위상 고정 루프(PLL) 장치의 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 AiPi+ 전송방식의 트레이닝 패턴(training pattern)을 갖는 기준 신호의 타이밍도이다.
도 1을 참조하면, 기준 신호(reference signal)의 상승 에지(rising edge)가 일정한 위치(D8 와 CB 사이의 에지)에서만 나타남을 알 수 있다. 이 경우에는 전자방해잡음(electromagnetic interference, EMI) 효과의 증가 및 위상 고정 루프(phase locked loop, PLL) 장치에서 전압제어발진기(voltage controlled oscillator, VCO)(DLL 을 사용할 경우 VCDL(voltage controlled delay line)) 단 수의 증가로 전력소모가 많다는 단점이 있다.
도 2는 USI-T 전송방식의 트레이닝 패턴을 갖는 기준 신호의 타이밍도이다.
도 2를 참조하면, 기준 신호의 상승 에지가 D8 과 CB 사이의 에지를 중심으로 앞뒤 1 유닛 인터벌(Unit Interval, UI) 씩 3 클럭 구간(clock term, CT)을 주기로 흔들린다. 이 경우에는 상기 AiPi+ 의 신호전송 단점 중 전자방해잡음 효과를 감소시킬 수 있는 장점이 있다. 그러나 위상 고정 루프(PLL) 장치에서 전압제어발진기(VCO)의 단 수를 줄일 수 없기 때문에, 여전히 전력소모가 많다는 단점이 있다.
기존의 기준 신호는 도 1 및 도 2의 트레이닝 패턴을 통해 데이터 에지 영역 클럭(data edge phase clock, PHe) 신호와 데이터 센터 영역 클럭(data center phase clock, PHc) 신호 모두를 출력하게 된다. 이와 같은 신호전송 방식은 불필요한 신호인 데이터 에지 영역 클럭(PHe) 신호를 생성하여 위상 고정 루프(PLL) 장치에서 전압제어발진기(VCO)의 단 수가 증가한다는 단점이 발생한다.
도 3은 도 1의 트레이닝 패턴을 갖는 기준 신호를 수신하는 위상 고정 루프(PLL) 장치의 블록도이다.
도 3을 참조하면, PD1(111) 및 PD2(112)는 위상 검출기(phase detector)로서 기준 신호 Pattern<1>과 전압제어발진기(130)(전압을 입력받아 그에 상응하는 주파수에 해당하는 펄스 신호 출력)의 출력을 입력 받아 두 신호의 위상을 비교하여 대상 신호가 기준 신호 대비 빠른지 느린지를 판단하여 업(up) 또는 다운(down) 신호를 출력할 수 있다. CP(121, 122)(charge pump)는 PD1(111) 및 PD2(112)의 출력을 입력받아 업 또는 다운 신호의 길이만큼 싱크(sinking) 또는 소스(sourcing) 전류를 생성할 수 있다. 그리고 이 전류는 RLC 필터(140)를 거쳐 전압제어발진기(VCO)(130) 입력인 전압으로 변환될 수 있다. 이와 같은 동작을 통해 기준 신호와 전압제어발진기(130) 출력 신호가 동일한 주파수 및 위상을 가질 수 있다.
도 3을 참조하면, 도 1의 기준 신호에 대해 데이터 센터 영역 클럭 신호 및 데이터 에지 영역 클럭 신호(PHe) 출력으로 인해 전압제어발진기(130)에서 모두 20 단의 VCO가 구비되어야 한다.
이하 상기의 문제점을 해결할 수 있게 하는 트레이닝 패턴을 갖는 기준 신호 생성 방법 및 이를 수신하는 위상 고정 루프(PLL) 장치에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 기준 신호 생성 방법을 도시한 흐름도이고, 도 5는 본 발명의 일 실시예에 따른 기준 신호 생성 방법을 수행하는 타이밍 컨트롤러를 도시한 블록도이다.
도 4 및 도 5를 참조하면, 타이밍 컨트롤러(200)는 생성부(210) 및 전송부(220)를 포함할 수 있으며, 생성부(210)는 기준 신호를 생성할 수 있고, 전송부(220)는 생성된 기준 신호를 위상 고정 루프(PLL) 장치로 전송할 수 있다.
먼저 타이밍 컨트롤러의 생성부(210)는 두 개의 클럭 구간(CT) 주기로 반복되는 트레이닝 패턴을 가지는 기준 신호를 생성할 수 있다(S410).
도 6은 본 발명의 실시예에 따른 트레이닝 패턴을 갖는 기준 신호의 타이밍도이다.
도 6을 참조하면, 기준 신호는 한 주기에서 첫 번째 CT에 포함된 첫 번째 유닛 인터벌(UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지를 가질 수 있고, 상기 한 주기 중 두 번째 CT에 포함된 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가질 수 있다. 이러한 한 주기가 반복될 수 있다.
즉, 기준 신호는 데이터 비트와 임베딩된 클럭 비트로 구성되는 데이터 신호에 대해, 하이(high) 신호의 제1 상승 에지는 제1 클럭 비트의 시작 시점에 발생될 수 있고, 제2 상승 에지는 제2 클럭 비트의 종료 시점에 발생되는 것이 반복되는 트레이닝 패턴을 가질 수 있다.
그 밖에 상승 에지가 클럭 비트의 시작 시점과 종료 시점에서 발생하고, 두 개의 상승 에지 사이에서 하나의 하강 에지가 발생하는 트레이닝 패턴을 만족하는 실시예는 다양하다.
하나의 실시예로서 도 6을 참조하면, 첫 번째 CT는 하이(high) 신호 상태의 5개의 UI와 로우(low) 신호 상태의 5개의 UI로 구성될 수 있고, 두 번째 CT는 하이 신호 상태의 4개의 UI와 로우 신호 상태의 6개의 UI로 구성될 수 있다
예를 들어, 첫 번째 CT에서 첫 번 째 UI부터 다섯 번째 UI까지 하이 신호 상태일 수 있고, 여섯 번째 CT부터 열 번째 CT까지 로우 신호 상태일 수 있다. 두 번째 CT에서, 첫 번째 UI는 로우 신호 상태일 수 있고, 두 번째 UI부터 다섯 번째 UI까지 하이 신호 상태일 수 있고, 여섯 번째 UI부터 열 번째 CT까지 로우 신호 상태일 수 있다.
다음으로, 전송부는 기준 신호를 위상 고정 루프(PLL) 장치에 전송할 수 있다(S420).
이 후에 위상 고정 루프(PLL) 장치는 입력 신호를 클럭 신호에 매칭시킬 수 있다.
도 7은 위상 고정 루프(PLL) 장치가 출력하는 멀티패이즈 클럭(multi-phase clock)을 표시하는 타이밍도이다.
종래 기술에 따르는 기준 신호에 대해서는 데이터 센터 영역 클럭(PHc) 신호와 데이터 에지 영역 클럭(PHe) 신호를 포함하여 총 20개의 출력 신호가 발생하나, 본 발명의 실시예에 따르는 기준 신호에 대해서는 출력 신호로서 데이터 센터 영역 클럭(PHc) 신호만이 발생할 수 있다. 여기서, 데이터 에지 영역 클럭(PHe) 신호는 불필요한 신호에 해당하고, 이로 인하여 위상 고정 루프(PLL) 장치에서 전압제어발진기(VCO)의 단 수는 증가할 수 있다.
도 7을 참조하면, Pattern<1>은 종래의 기술에 따른 트레이닝 패턴이다. 기준 신호가 Pattern<1>과 같이 입력되는 경우, 위상 고정 루프(PLL) 장치는 데이터 에지 영역 클럭 신호(PHe)와 데이터 센터 영역 클럭 신호(PHc) 모두를 출력할 수 있다. 반면, 본 발명의 실시예에 따라 기준 신호가 Pattern<2>와 같이 입력되면, 위상 고정 루프(PLL) 장치는 데이터 센터 영역 클럭 신호(PHc)만을 출력할 수 있다.
도 8은 일반적인 위상 고정 루프(PLL) 장치의 블록도이다.
도 8을 참조하면, 일반적인 위상 고정 루프 장치(300)는 위상 검출기(310), 전하펌프(320) 및 전압제어발진기(330)를 포함할 수 있다.
위상 검출기(310)는 타이밍 컨트롤러로부터 획득된 기준 신호와 클럭 신호의 위상 차이를 검출할 수 있고, 전하펌프(320)는 검출된 위상 차이를 기반으로 전류를 생성할 수 있고, 전압제어발진기(330)는 생성된 전류에 상응하는 주파수에 따른 펄스 신호를 출력할 수 있다.
그리고 전압제어발진기(330)의 출력이 피드백되는 과정을 통해 두 개의 신호의 위상과 주파수는 서로 매칭될 수 있다. 이 과정에서 각각의 전압제어발진기(330)에 의해 데이터 센터 영역 클럭(PHc) 및 데이터 에지 영역 클럭(PHe) 신호들이 처리하므로 출력 신호만큼의 전압제어발진기(VCO) 단이 필요하다.
도 9는 본 발명의 하나의 실시예에 따른 트레이닝 패턴을 갖는 기준 신호를 입력 받는 위상 고정 루프(400) 장치의 블록도이다.
도 9를 참조하면, 위상 고정 루프(400) 장치의 전압제어발진기(430)의 비교 신호에서 상승 에지의 데이터 센터 영역 클럭(PHc) 신호만이 검출되고, 데이터 에지 영역 클럭(PHe) 신호는 제거될 수 있다.
도 3과 도 9를 참조하면, 도 3의 전압제어발진기(130)의 단 수와 도 9의 전압제어발진기(430)의 단 수가 서로 차이가 있음을 확일 할 수 있다. 즉, 본 발명의 실시예에 따른 위상 고정 루프 장치에서, 데이터 에지 영역 클럭(PHe) 신호의 미출력으로 인하여 전압제어발진기(VCO)의 단 수가 줄어 든 점을 확일 할 수 있다.
도 3은 기존의 일반적인 트레이닝 패턴을 갖는 기준 신호 Pattern<1>이 입력으로 들어 올 경우의 위상 고정 루프(100) 장치의 구조로서, 도면에 표시된 바와 같이 전압제어발진기(130)의 단 수는 0.5UI 딜레이 셀(delay cell) 기준으로 20일 수 있다.
도 9를 참조하면, 도 9는 본 발명의 실시예에 따른 도 7의 Pattern<2>의 트레이닝 패턴을 갖는 기준 신호를 입력받는 위상 고정 루프(400) 장치의 블록도이다. 전압제어발진기(430)는 1UI 딜레이 셀 기준으로 10단으로 구성되어 있다. 여기서, 구성요소 440은 RLC 필터를 나타낸다.
즉, 기준 신호의 트레이닝 패턴이 도 7의 Pattern<2>와 같은 경우, 전압제어발진기(330)의 비교 신호에서 흔들리는 상승 에지의 데이터 센터 영역 클럭(PHc) 신호만이 검출되고, 불필요한 데이터 에지 영역 클럭(PHe) 신호는 제거될 수 있다.
이로써, 본 발명의 실시예에 따른 전압제어발진기(430)의 단 수는 기존의 위상 고정 루프(100) 장치의 전압제어발진기(130)가 갖는 단 수의 1/2로 줄어들 수 있다.
여기서, 기준 신호는, 2클럭 구간(CT) 주기로 반복되는 트레이닝 패턴을 가지고, 하나의 주기 중 첫 번째 CT에 포함된 첫 번째 유닛 인터벌(UI)의 시작 시점에서 상승 에지를 가지고, 상기 하나의 주기 중 두 번째 CT에 포함된 두 번째 유닛 인터벌의 시작 시점에서 상승 에지를 가진다.
상기와 같이 본 발명은, 불필요한 데이터 에지 영역 클럭(PHe) 신호 생성없이 데이터 센터 영역 클럭(PHc) 신호만을 검출할 수 있으며, 이는 디스플레이 기준 신호 위상 고정 루프(PLL) 장치의 전압제어발진기 단 수를 기존 대비 1/2 로 감소 시키는 효과와 함께 전력소모를 감소시킬 수 있는 장점을 제공한다.
이와 같이 본 발명의 실시예에 따른 디스플레이 장치 및 그 구동 방법에 따르면, 기준 신호 트레이닝 패턴의 변환을 통해 소비 전력 및 전자방해잡음(EMI) 효과를 감소시킬 수 있다. 또한, 위상 고정 루프(PLL) 장치에 부가적인 장치 없이 전압제어발진기 단 수를 줄임으로써 장치의 복잡도를 낮출 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 따라서 본 발명의 범위는 전술한 실시예에 한정되지 않고 특허청구범위에 기재된 내용 및 그와 동등한 범위 내에 있는 다양한 실시 형태가 포함되도록 해석되어야 할 것이다.
100, 300, 400: 위상 고정 루프 장치
200: 타이밍 컨트롤러
111, 112, 310, 411, 412: 위상 검출기,
121, 122, 320, 421, 422: 전하펌프,
130, 330, 430: 전압제어발진기,
140, 440: RLC 필터
CB: embedded clock bit,
CT: clock term(data packet 주기),
PHe: 데이터 에지 영역 클럭(data edge phase clock),
PHc: 데이터 센터 영역 클럭(data center phase clock),
UI: unit interval(data의 최소단위)

Claims (12)

  1. 디스플레이(display) 장치의 타이밍 컨트롤러(timing controller)에서 수행되는 기준 신호 생성 방법으로서,
    두 개의 클럭 구간(clock term, CT) 주기로 반복되는 트레이닝 패턴(training pattern)을 가지는 기준 신호를 생성하는 단계; 및
    상기 기준 신호를 위상 고정 루프(phase locked loop, PLL) 장치에 전송하는 단계를 포함하되,
    상기 기준 신호는,
    한 주기에서 첫 번째 CT의 첫 번째 유닛 인터벌(unit interval, UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지(rising edge)를 가지고, 상기 한 주기에서 두 번째 CT의 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가지고,
    상기 첫 번째 CT에 포함된 하이(high) 신호 상태의 UI 개수 및 로우(low) 신호 상태의 UI 개수는 상기 두 번째 CT에 포함된 하이 신호 상태의 UI 개수 및 로우 신호 상태의 UI 개수와 다르고,
    상기 첫 번째 CT에 포함된 하이 신호 상태의 UI 및 로우 신호 상태의 UI가 발생되는 순서는 상기 두 번째 CT에 포함된 하이 신호 상태의 UI 및 로우 신호 상태의 UI가 발생되는 순서와 다른, 기준 신호 생성 방법.
  2. 청구항 1에 있어서,
    상기 첫 번째 CT는,
    하이 신호 상태의 5개의 UI와 로우 신호 상태의 5개의 UI로 구성되는, 기준 신호 생성 방법.
  3. 청구항 1에 있어서,
    상기 첫 번째 CT는,
    첫 번째 UI부터 다섯 번째 UI까지 하이 신호 상태이고, 여섯 번째 CT부터 열 번째 CT까지 로우 신호 상태인, 기준 신호 생성 방법.
  4. 청구항 1에 있어서,
    상기 두 번째 CT는,
    하이 신호 상태의 4개의 UI와 로우 신호 상태의 6개의 UI로 구성되는, 기준 신호 생성 방법.
  5. 청구항 1에 있어서,
    상기 두 번째 CT는,
    첫 번째 UI는 로우 신호 상태이고, 두 번째 UI부터 다섯 번째 UI까지 하이 신호 상태이고, 여섯 번째 UI부터 열 번째 CT까지 로우 신호 상태인, 기준 신호 생성 방법.
  6. 두 개의 클럭 구간(clock term, CT) 주기로 반복되는 트레이닝 패턴을 가지는 기준 신호를 생성하는 생성부; 및
    상기 기준 신호를 위상 고정 루프(PLL) 장치에 전송하는 전송부를 포함하되,
    상기 기준 신호는,
    한 주기에서 첫 번째 CT의 첫 번째 유닛 인터벌(unit interval, UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지를 가지고, 상기 한 주기에서 두 번째 CT의 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가지고,
    상기 첫 번째 CT에 포함된 하이(high) 신호 상태의 UI 개수 및 로우(low) 신호 상태의 UI 개수는 상기 두 번째 CT에 포함된 하이 신호 상태의 UI 개수 및 로우 신호 상태의 UI 개수와 다르고,
    상기 첫 번째 CT에 포함된 하이 신호 상태의 UI 및 로우 신호 상태의 UI가 발생되는 순서는 상기 두 번째 CT에 포함된 하이 신호 상태의 UI 및 로우 신호 상태의 UI가 발생되는 순서와 다른, 타이밍 컨트롤러.
  7. 청구항 6에 있어서,
    상기 첫 번째 CT는,
    하이 신호 상태의 5개의 UI와 로우 신호 상태의 5개의 UI로 구성되는, 타이밍 컨트롤러.
  8. 청구항 6에 있어서,
    상기 두 번째 CT는,
    하이 신호 상태의 4개의 UI와 로우 신호 상태의 6개의 UI로 구성되는, 타이밍 컨트롤러.
  9. 타이밍 컨트롤러(timing controller)로부터 획득된 기준 신호와 클럭 신호의 위상 차이를 검출하는 위상 검출기;
    검출된 위상 차이를 기반으로 전류를 생성하는 전하펌프; 및
    생성된 전류에 상응하는 주파수에 따른 펄스 신호를 출력하는 복수의 전압제어발진기(voltage controlled oscillator, VCO)를 포함하되,
    상기 기준 신호는,
    두 개의 클럭 구간(clock term, CT) 주기로 반복되는 트레이닝 패턴을 가지고, 각각의 상기 CT가, 하나의 임베디드 클럭 비트(embedded clock bit, CB)와 데이터 팻킷(data packet)으로 구성되는 경우,
    한 주기에서 첫 번째 CT의 첫 번째 유닛 인터벌(unit interval, UI)에 해당하는 첫 번째 CB의 시작 시점에서 상승 에지를 가지고, 상기 한 주기에서 두 번째 CT의 첫 번째 UI에 해당하는 두 번째 CB의 종료 시점에서 상승 에지를 가지고,
    상기 첫 번째 CT에 포함된 하이(high) 신호 상태의 UI 개수 및 로우(low) 신호 상태의 UI 개수는 상기 두 번째 CT에 포함된 하이 신호 상태의 UI 개수 및 로우 신호 상태의 UI 개수와 다르고,
    상기 첫 번째 CT에 포함된 하이 신호 상태의 UI 및 로우 신호 상태의 UI가 발생되는 순서는 상기 두 번째 CT에 포함된 하이 신호 상태의 UI 및 로우 신호 상태의 UI가 발생되는 순서와 다른, 위상 고정 루프(phase locked loop, PLL) 장치.
  10. 삭제
  11. 청구항 9에 있어서,
    상기 첫 번째 CT는,
    하이 신호 상태의 5개의 UI와 로우 신호 상태의 5개의 UI로 구성되는, 위상 고정 루프(PLL) 장치.
  12. 청구항 9에 있어서,
    상기 두 번째 CT는,
    하이 신호 상태의 4개의 UI와 로우 신호 상태의 6개의 UI로 구성되는, 위상 고정 루프(PLL) 장치.
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