CN108073539A - 一种mipi接口的d-phy电路 - Google Patents
一种mipi接口的d-phy电路 Download PDFInfo
- Publication number
- CN108073539A CN108073539A CN201711445289.8A CN201711445289A CN108073539A CN 108073539 A CN108073539 A CN 108073539A CN 201711445289 A CN201711445289 A CN 201711445289A CN 108073539 A CN108073539 A CN 108073539A
- Authority
- CN
- China
- Prior art keywords
- main control
- module
- control module
- mipi interfaces
- phy circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4273—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a clocked protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
Abstract
本发明公开了一种MIPI接口的D‑PHY电路,包括主控模块、受控模块、内部数据源产生模块、配置寄存器,所述主控模块和受控模块分别连接配置寄存器,所述主控模块连接内部数据源产生模块,所述主控模块和受控模块中均包括时钟通道和数据通道,所述主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。本发明提供的一种MIPI接口的D‑PHY电路,采用检错电路,对主控模块和受控模块的信号都进行了检错,并且高速串并和并串转换采用数字电路实现,减小了D‑PHY电路面积,使得电路的复杂度变低。
Description
技术领域
本发明涉及数字电路领域,具体涉及一种MIPI接口的D-PHY电路。
背景技术
MIPI不只是一个联盟也是一套接口协议规范的名称。它下辖不同的工作组(WorkGroup),以满足移动终端各个子***的不同需求。不同的工作组负责制定具体的协议,并分别针对不同的硬件设备定义了一套移动设备内部接口标准,比如摄像头串行接口CSI、显示串行接口DSI、射频接口DigRF等。
D-PHY,是MIPI协议中的一项,D-PHY提供了对串行显示接口(DSI)和串行摄像头接口(CSI)在物理层上的定义D-PHY描述了源同步,高速,低功耗的物理层。目前的DPHY模块都是和对应的外部数据源controller配套的,单独的DPHY模块相互之间的信号传递兼容性太差,并且不能检测接收信号的内容,当接收信号出现错误时,容易造成整个电路的混乱。
DPHY中串并转换和并串转换是整个MIPI模块时钟最快的部分,按照1.5Gbit/通道的传输速率设计,此处的DDR时钟速率为750MHz,因此也是整个电路中的最关键部分,对于整个电路能否工作在高速模式至关重要。大多采用模拟电路搭建电路的方法,但是模拟电路搭建设计复杂,功耗高。
发明内容
本发明所要解决的技术问题是提供一种MIPI接口的D-PHY电路,采用检错电路,对主控模块和受控模块的信号都进行了检错,并且高速串并和并串转换采用数字电路实现,减小了D-PHY电路面积,使得电路的复杂度变低。
为了实现上述目的,本发明采用如下技术方案:一种MIPI接口的D-PHY电路,包括主控模块、受控模块、内部数据源产生模块、配置寄存器,所述主控模块和受控模块分别连接配置寄存器,所述主控模块连接内部数据源产生模块,所述主控模块和受控模块中均包括时钟通道和数据通道,所述主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。
进一步地,所述主控模块中含有1-4个数据通道。
进一步地,所述受控模块中含有1-4个数据通道。
进一步地,所述配置寄存器包括I2C接口配置寄存器和APB总线配置寄存器。
进一步地,所述时钟通道和数据通道中均包括计数器单元、状态机单元、检错单元和输出单元,所述状态机单元的三端分别连接计数器单元、检错单元和输出单元。
进一步地,所述状态机单元包括高速状态和超低功耗状态。
进一步地,所述检错单元检测到数据通道或者时钟通道中的信号发生错误时,保持整个时钟通道或者数据通道处于停止状态。
进一步地,所述输出单元中包括串并转换子单元和并串转换子单元,所述串并转换子单元和并串转换子单元均采用数字电路实现。
进一步地,所述串并转换子单元和并串转换子单元含有两个4位移寄存器,这两个移位寄存器一个工作在双边沿采样高速模式I相位时钟的时钟上升沿采样,另一个工作在双边沿采样高速模式Q相位时钟的时钟上升沿采样,双边沿采样高速模式I相位时钟和双边沿采样高速模式Q相位时钟的相位为互补关系,使得两个移位寄存器中的数据交叉组合就得到8-bit并行数据。
进一步地,所述输出单元中设计一个4-bit计数器,所述输出单元中设计一个4-bit计数器,将输入的双边沿采样时钟进行4分频得到接收端高速模式时钟;在每计4个数后,将EN信号拉高一个周期,将8-bit数据输出一次。
本发明的有益效果为:本发明采用检错电路,对主控模块和受控模块的信号都进行了检错,外部可配置寄存器满足协议要求的时序,高速串并和并串转换采用数字电路实现。通过寄存器配置协议的时序,可让模块的输入时钟范围更加灵活,同时I2C接口配置寄存器可满足芯片接口简便的配置寄存器,APB总线配置寄存器可接到AMBA总线,由主控制器来配置。检错模块提高DPHY的兼容性;串并转换子单元和并串转换子单元让电路面积更小,功耗更省,电路的复杂度更低。
附图说明
图1为本发明一种MIPI接口的D-PHY电路的结构框架图。
图2为本发明时钟通道和数据通道的内部框架图。
图3为本发明高速传输状态时序图。
图4为本发明中串并转换子单元的结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面结合附图对本发明的具体实施方式做进一步的详细说明。
如附图1所示,本发明提供的一种MIPI接口的D-PHY电路,包括主控模块、受控模块、数据源产生模块、配置寄存器,主控模块和受控模块分别连接配置寄存器,主控模块连接内部数据源产生模块,主控模块和受控模块中均包括时钟通道和数据通道,主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。其中本发明中配置寄存器包括I2C接口配置寄存器和APB总线配置寄存器,当主控模块发送CIS像素点数据时,可使用I2C接口配置寄存器。当受控模块发送CIS像素点数据时,MIPI接口可以做为ISP模块的数据输入,可使用APB总线配置寄存器。通过寄存器配置协议的时序,可让模块的输入时钟范围更加灵活,同时I2C接口配置寄存器可满足芯片接口简便的配置寄存器,APB总线配置寄存器可接到AMBA总线,由主控制器来配置。
D-PHY电路通常包括一个时钟通道和1-4个数据通道,本发明中将主控模块和受控模块分开设置,并且主控模块和受控模块中各自包括一个时钟通道和1-4个数据通道。主控模块用于接收内部数据源产生模块发送的命令或者外部数据源controller发送的命令,并发送相应的信号到相邻的D-PHY电路中。受控模块用于接收外部发送到该D-PHY电路中的信号。
如附图2所述,本发明中主控模块和受控模块均含有时钟通道和数据通道,并且所有的时钟通道和数据通道中均包括计数器单元、状态机单元、检错单元和输出单元,态机单元的三端分别连接计数器单元、检错单元和输出单元。其中,D-PHY电路数据传输支持高速模式和超低功耗模式。高速功能模式主要用于高速像素流数据的传输;低超低功耗模式一般用于控制信号的传输。因此,本发明中所有的时钟通道和数据通道中的状态机单元包括高速状态和超低功耗状态。
检错模块存在于主控模块和受控模块中的数据通道和时钟通道中,因此,对于主控模块中的检错单元,在接收内部数据源产生模块或者外部数据源controller发送的命令时,会对该命令进行检错,然后反馈或是报错。位于主控模块数据通道中的检错单元的检错功能表现为:(1)检测高速状态下数据通道请求信号TxRequestHS是否有误。(2)检测数据通道开始时间和结束时间。(3)检测数据通道在接收高速状态hs-state和超低功耗状态ulps-state的请求信号,如果两个信号被同时检测到,反馈一个error给内部数据源模块或者外部数据源controller,同时保持在STOP状态。(4)检测接收到的Escape Entry Codes不是协议中可识别码流,数据通道不进入低功耗模式,等待结束信号回到stop状态,同时反馈给输入端一个Escape Entry Codes Error,提示重新开始。(5)在ULPS模式下mark1状态必须保持Twakeup时间,才能保证不同状态之间的切换时间,但检测到Twakeup小于1ms时,输出一个Error提示输入端。
位于主控模块时钟通道中的检错单元的检错功能表现为:(1)检测高速状态下时钟通道请求信号TxRequestHSclk是否有误。(2)检测时钟通道在接收高速状态hs-state和超低功耗状态ulps-state的请求信号,如果两个信号被同时检测到,反馈一个error给内部数据源模块或者外部数据源controller,同时保持在STOP状态。
对于受控模块中的检错单元,在接收外部发送的信号时,会对该信号进行检错,然后反馈或是报错。位于受控模块数据通道中的检错单元的检错功能表现为:(1)通过DP信号和DN信号检测接收到的Escape Entry Codes不是协议中可识别码流,数据通道不进入低功耗模式,等待结束信号回到stop状态,同时反馈给输入端一个Escape Entry Codes Error,提示重新开始。(2)在ULPS模式下mark1状态必须保持Twakeup时间,才能保证不同状态之间的切换时间,但检测到Twakeup小于1ms时,输出一个Error提示输入端。(3)受控模块RX-TOP主要是通过DP信号和DN信号保证状态机工作的,检测DP信号和DN信号保证每个状态。
位于受控模块时钟通道中的检错单元的检错功能表现为:(1)受控模块RX-TOP主要是通过DP信号和DN信号保证状态机工作的,检测DP信号和DN信号保证每个状态。
本发明中D-PHY的主控模块和受控模块会检错接收和发射的数据,提高与不同的外部数据源的兼容性。
如附图3所示,为本发明D-PHY电路处于高速传输模式下的时序图,发送端在进入HS模式后,会先发一段没意义的0,然后在发一段同步头10111000,然后才开始发送第一bit的数据。当数据发送完成后,还会发一段TRAIL数据。本模块电路接收串并转换来的数据,从相邻两个byte数据中找到同步头HS_DATA_SYNC=10111000,确定数据开始的位置。根据已经得到的位置,把后续8-bit数据正确的传递给上层电路使用。当数据接收完成后,由于有一段TRAIL数据,而本模块没法正确识别此数据的意义。而本设计支持按EoTp发送数据,即每一个高速帧传输完成后需要添加一个EoTp短包,指示传输接收。因此需要引进从底层协议层解码得到EoTp信号。在EoTp_rcvd为高时,将数据有效信号RxValidHS拉低,避免底层协议层继续解码TRAIL数据。
本发明提供的一种MIPI接口的D-PHY电路,时钟通道和数据通道中的输出单元中包括串并转换子单元和并串转换子单元,且串并转换子单元和并串转换子单元均采用数字电路实现。如附图4所示,为本发明串并转换子单元的示意图,其功能是将高速串行数据转换为8-bit并行数据。对于任意一个数据通道,用两个4位移位寄存器接收串行数据。这两个移位寄存器一个工作在双边沿采样高速模式I相位时钟DDRClkHS_I的时钟上升沿采样,另一个工作在双边沿采样高速模式Q相位时钟DDRClkHS_Q的时钟上升沿采样,DDRClkHS_I和DDRClkHS_Q的相位是互补关系的,这样将这两个移位寄存器中的数据交叉组合就得到8-bit并行数据。对于时钟通道,设计一个4-bit计数器,将输入的DDR时钟进行4分频得到接收端高速模式时钟RxByteClkHS。在每计4个数后,将EN信号拉高一个周期,将8-bit数据输出一次。本发明中串并转换子单元和并串转换子单元让电路面积更小,功耗更省,电路的复杂度更低。
以上所述仅为本发明的优选实施例,所述实施例并非用于限制本发明的专利保护范围,因此凡是运用本发明的说明书及附图内容所作的等同结构变化,同理均应包含在本发明所附权利要求的保护范围内。
Claims (10)
1.一种MIPI接口的D-PHY电路,包括主控模块、受控模块、内部数据源产生模块、配置寄存器,其特征在于,所述主控模块和受控模块分别连接配置寄存器,所述主控模块连接内部数据源产生模块,所述主控模块和受控模块中均包括时钟通道和数据通道,所述主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。
2.根据权利要求1所述的一种MIPI接口的D-PHY电路,其特征在于,所述主控模块中含有1-4个数据通道。
3.根据权利要求1所述的一种MIPI接口的D-PHY电路,其特征在于,所述受控模块中含有1-4个数据通道。
4.根据权利要求1所述的一种MIPI接口的D-PHY电路,其特征在于,所述配置寄存器包括I2C接口配置寄存器和APB总线配置寄存器。
5.根据权利要求1所述的一种MIPI接口的D-PHY电路,其特征在于,所述时钟通道和数据通道中均包括计数器单元、状态机单元、检错单元和输出单元,所述状态机单元的三端分别连接计数器单元、检错单元和输出单元。
6.根据权利要求5所述的一种MIPI接口的D-PHY电路,其特征在于,所述状态机单元包括高速状态和超低功耗状态。
7.根据权利要求6所述的一种MIPI接口的D-PHY电路,其特征在于,所述检错单元检测到数据通道或者时钟通道中的信号发生错误时,保持整个时钟通道或者数据通道处于停止状态。
8.根据权利要求5所述的一种MIPI接口的D-PHY电路,其特征在于,所述输出单元中包括串并转换子单元和并串转换子单元,所述串并转换子单元和并串转换子单元均采用数字电路实现。
9.根据权利要求8所述的一种MIPI接口的D-PHY电路,其特征在于,所述串并转换子单元和并串转换子单元含有两个4位移寄存器,这两个移位寄存器一个工作在双边沿采样高速模式I相位时钟的时钟上升沿采样,另一个工作在双边沿采样高速模式Q相位时钟的时钟上升沿采样,双边沿采样高速模式I相位时钟和双边沿采样高速模式Q相位时钟的相位为互补关系,使得两个移位寄存器中的数据交叉组合就得到8-bit并行数据。
10.根据权利要求8所述的一种MIPI接口的D-PHY电路,其特征在于,所述输出单元中设计一个4-bit计数器,将输入的双边沿采样时钟进行4分频得到接收端高速模式时钟;在每计4个数后,将EN信号拉高一个周期,将8-bit数据输出一次。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711445289.8A CN108073539A (zh) | 2017-12-27 | 2017-12-27 | 一种mipi接口的d-phy电路 |
US16/957,745 US11249933B2 (en) | 2017-12-27 | 2018-08-29 | MIPI D-PHY circuit |
PCT/CN2018/102888 WO2019128277A1 (zh) | 2017-12-27 | 2018-08-29 | 一种mipi接口的d-phy电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711445289.8A CN108073539A (zh) | 2017-12-27 | 2017-12-27 | 一种mipi接口的d-phy电路 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108073539A true CN108073539A (zh) | 2018-05-25 |
Family
ID=62156109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711445289.8A Withdrawn CN108073539A (zh) | 2017-12-27 | 2017-12-27 | 一种mipi接口的d-phy电路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11249933B2 (zh) |
CN (1) | CN108073539A (zh) |
WO (1) | WO2019128277A1 (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109639380A (zh) * | 2018-11-29 | 2019-04-16 | 青岛海信电器股份有限公司 | Mipi信号的处理方法、装置、设备和存储介质 |
WO2019128277A1 (zh) * | 2017-12-27 | 2019-07-04 | 上海集成电路研发中心有限公司 | 一种mipi接口的d-phy电路 |
CN110300221A (zh) * | 2019-05-20 | 2019-10-01 | 努比亚技术有限公司 | Mipi控制电路和***、电路控制和电路***控制方法 |
CN111193583A (zh) * | 2018-11-15 | 2020-05-22 | 美格纳半导体有限公司 | 具有时钟故障恢复的接收装置和包括接收装置的传输*** |
WO2020239102A1 (zh) * | 2019-05-29 | 2020-12-03 | 深圳市紫光同创电子有限公司 | 一种接收电路、接收电路的重构方法及电子设备 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102946293A (zh) * | 2012-09-26 | 2013-02-27 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种基于ds编码的并行接收方法及其装置 |
CN103377638A (zh) * | 2012-04-28 | 2013-10-30 | 华为技术有限公司 | 一种快速响应信号的方法及装置 |
US20140153656A1 (en) * | 2012-11-30 | 2014-06-05 | Hao-Han Hsu | Interference mitigation for clock signal transmissions |
CN104020820A (zh) * | 2013-02-28 | 2014-09-03 | 瑞萨Sp驱动器公司 | 接收器以及发射和接收*** |
CN104765706A (zh) * | 2014-01-07 | 2015-07-08 | 全视技术有限公司 | 基于数字校准的长距离mipi d-phy串行链路的偏斜消除 |
CN104915165A (zh) * | 2014-03-14 | 2015-09-16 | 辛纳普蒂克斯显像装置合同会社 | 接收器电路及其操作方法 |
CN105164659A (zh) * | 2013-03-07 | 2015-12-16 | 高通股份有限公司 | 用于n相***的电压模式驱动器电路 |
CN105493062A (zh) * | 2013-08-30 | 2016-04-13 | 高通股份有限公司 | 可配置的时钟树 |
CN105594172A (zh) * | 2013-10-03 | 2016-05-18 | 高通股份有限公司 | 以最小phy改变及无协议改变而增强mipi d-phy链路速率的方法 |
US9350403B2 (en) * | 2012-10-02 | 2016-05-24 | Mstar Semiconductor, Inc. | Receiver in physical layer of mobile industry processor interface (MIPI-PHY) |
CN107431614A (zh) * | 2015-04-22 | 2017-12-01 | 韩国以事美德有限公司 | 用于自动偏移补偿的方法和装置 |
CN107463470A (zh) * | 2016-06-03 | 2017-12-12 | 中芯国际集成电路制造(上海)有限公司 | 通道冲突检测方法及*** |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU5796499A (en) * | 1998-08-31 | 2000-03-21 | Kamilo Feher | Feher keying (fk) modulation and transceivers including clock shaping processors |
US7369635B2 (en) * | 2000-01-21 | 2008-05-06 | Medtronic Minimed, Inc. | Rapid discrimination preambles and methods for using the same |
US20020109552A1 (en) * | 2000-06-02 | 2002-08-15 | Tran Duke T. | System and method of tuning a voltage controlled oscillator |
US6948098B2 (en) * | 2001-03-30 | 2005-09-20 | Cirrus Logic, Inc. | Circuits and methods for debugging an embedded processor and systems using the same |
US20030093702A1 (en) * | 2001-03-30 | 2003-05-15 | Zheng Luo | System on a chip with multiple power planes and associate power management methods |
US7272196B2 (en) * | 2003-06-30 | 2007-09-18 | International Business Machines Corporation | Adjustable phase controlled clock and data recovery circuit |
US7689133B2 (en) * | 2005-02-28 | 2010-03-30 | Fujitsu Limited | Optical signal reception device and method of controlling optical signal reception |
JP4516907B2 (ja) * | 2005-08-26 | 2010-08-04 | 富士通株式会社 | 光受信装置およびその制御方法 |
JP4955781B2 (ja) * | 2007-03-20 | 2012-06-20 | エヌエックスピー ビー ヴィ | データ通信システムの高速パワーアップ |
JP4906103B2 (ja) * | 2007-07-06 | 2012-03-28 | 日本電信電話株式会社 | 光変調回路および光伝送システム |
US9001869B2 (en) * | 2013-02-28 | 2015-04-07 | Broadcom Corporation | Compact low-power fully digital CMOS clock generation apparatus for high-speed SerDes |
KR102166908B1 (ko) * | 2014-02-13 | 2020-10-19 | 삼성전자주식회사 | 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법 |
KR102250493B1 (ko) * | 2014-09-03 | 2021-05-12 | 삼성디스플레이 주식회사 | 디스플레이 구동 집적 회로, 이를 포함하는 디스플레이 모듈 및 디스플레이 시스템 |
JP2017026936A (ja) * | 2015-07-27 | 2017-02-02 | シナプティクス・ジャパン合同会社 | 半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュール |
TWI736559B (zh) * | 2015-12-23 | 2021-08-21 | 美商英特爾公司 | 用以針對實體層裝置的組件傳輸資料之控制器 |
US10225066B2 (en) * | 2016-07-14 | 2019-03-05 | Keyssa Systems, Inc. | Multi-protocol contactless communication |
CN106370999B (zh) * | 2016-09-07 | 2018-12-04 | 中国科学院上海高等研究院 | 一种基于mipi d-phy协议的回路测试*** |
KR20180074138A (ko) * | 2016-12-23 | 2018-07-03 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
US10437744B2 (en) * | 2017-12-18 | 2019-10-08 | Intel Corporation | Reconfigurable camera serial interface |
CN108073539A (zh) * | 2017-12-27 | 2018-05-25 | 上海集成电路研发中心有限公司 | 一种mipi接口的d-phy电路 |
US10886049B2 (en) * | 2018-11-30 | 2021-01-05 | Northrop Grumman Systems Corporation | Coiled coupled-line hybrid coupler |
-
2017
- 2017-12-27 CN CN201711445289.8A patent/CN108073539A/zh not_active Withdrawn
-
2018
- 2018-08-29 US US16/957,745 patent/US11249933B2/en active Active
- 2018-08-29 WO PCT/CN2018/102888 patent/WO2019128277A1/zh active Application Filing
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103377638A (zh) * | 2012-04-28 | 2013-10-30 | 华为技术有限公司 | 一种快速响应信号的方法及装置 |
CN102946293A (zh) * | 2012-09-26 | 2013-02-27 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种基于ds编码的并行接收方法及其装置 |
US9350403B2 (en) * | 2012-10-02 | 2016-05-24 | Mstar Semiconductor, Inc. | Receiver in physical layer of mobile industry processor interface (MIPI-PHY) |
US20140153656A1 (en) * | 2012-11-30 | 2014-06-05 | Hao-Han Hsu | Interference mitigation for clock signal transmissions |
CN104020820A (zh) * | 2013-02-28 | 2014-09-03 | 瑞萨Sp驱动器公司 | 接收器以及发射和接收*** |
CN105164659A (zh) * | 2013-03-07 | 2015-12-16 | 高通股份有限公司 | 用于n相***的电压模式驱动器电路 |
CN105493062A (zh) * | 2013-08-30 | 2016-04-13 | 高通股份有限公司 | 可配置的时钟树 |
CN105594172A (zh) * | 2013-10-03 | 2016-05-18 | 高通股份有限公司 | 以最小phy改变及无协议改变而增强mipi d-phy链路速率的方法 |
CN104765706A (zh) * | 2014-01-07 | 2015-07-08 | 全视技术有限公司 | 基于数字校准的长距离mipi d-phy串行链路的偏斜消除 |
CN104915165A (zh) * | 2014-03-14 | 2015-09-16 | 辛纳普蒂克斯显像装置合同会社 | 接收器电路及其操作方法 |
CN107431614A (zh) * | 2015-04-22 | 2017-12-01 | 韩国以事美德有限公司 | 用于自动偏移补偿的方法和装置 |
CN107463470A (zh) * | 2016-06-03 | 2017-12-12 | 中芯国际集成电路制造(上海)有限公司 | 通道冲突检测方法及*** |
Non-Patent Citations (3)
Title |
---|
MIPI ALLIANCE: "《Specification for D-PHY Version 1.2》", 1 August 2014 * |
XILINX: "《MIPI D-PHY v2.0 LogiCORE IP Product Guide》", 6 April 2016 * |
温浪明: ""基于MIPI-DSI协议的LCD驱动接口设计"", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019128277A1 (zh) * | 2017-12-27 | 2019-07-04 | 上海集成电路研发中心有限公司 | 一种mipi接口的d-phy电路 |
CN111193583A (zh) * | 2018-11-15 | 2020-05-22 | 美格纳半导体有限公司 | 具有时钟故障恢复的接收装置和包括接收装置的传输*** |
CN109639380A (zh) * | 2018-11-29 | 2019-04-16 | 青岛海信电器股份有限公司 | Mipi信号的处理方法、装置、设备和存储介质 |
CN109639380B (zh) * | 2018-11-29 | 2020-11-06 | 海信视像科技股份有限公司 | Mipi信号的处理方法、装置、设备和存储介质 |
CN110300221A (zh) * | 2019-05-20 | 2019-10-01 | 努比亚技术有限公司 | Mipi控制电路和***、电路控制和电路***控制方法 |
WO2020239102A1 (zh) * | 2019-05-29 | 2020-12-03 | 深圳市紫光同创电子有限公司 | 一种接收电路、接收电路的重构方法及电子设备 |
Also Published As
Publication number | Publication date |
---|---|
US11249933B2 (en) | 2022-02-15 |
US20200349102A1 (en) | 2020-11-05 |
WO2019128277A1 (zh) | 2019-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108073539A (zh) | 一种mipi接口的d-phy电路 | |
JP6433973B2 (ja) | データシンボル遷移ベースのクロッキングを用いたマルチワイヤシングルエンドプッシュプルリンク | |
CN204857144U (zh) | Led显示屏控制***和发送卡 | |
JP6883377B2 (ja) | 表示ドライバ、表示装置及び表示ドライバの動作方法 | |
JP6878300B2 (ja) | マルチモード変調を用いる向上した仮想gpio | |
US20130019039A1 (en) | System and method for operating a one-wire protocol slave in a two-wire protocol bus environment | |
CN102323877B (zh) | 基于serdes的视频处理*** | |
CN103841009A (zh) | 一种以太网数据和e1数据的转换与级联的fpga实现方法 | |
CN108111382A (zh) | 基于i3c总线的通信装置及其通信方法 | |
CN108694898A (zh) | 驱动控制方法、组件及显示装置 | |
CN104822041B (zh) | 基于fpga实现mipi信号的video和command功能的方法和装置 | |
CN105472782B (zh) | 一种无线通讯终端 | |
CN104660989A (zh) | 一种基于FPGA的光纤转全配置型Camera link实时图像*** | |
CN104615571A (zh) | 可编程高速差分接口 | |
CN104796653B (zh) | 基于fpga实现的在lpdt模式下传输mipi信号的方法和装置 | |
CN104035904B (zh) | 一种基于fpga的芯片间互联装置 | |
CN206757602U (zh) | 一种基于SoC支持多个SPI接口标准组的装置 | |
CN103631182A (zh) | 一种hart通信硬件电路装置及其通信方法 | |
US10049067B2 (en) | Controller-PHY connection using intra-chip SerDes | |
CN104221351A (zh) | 多端口串行介质独立接口 | |
CN102123068A (zh) | 一种交调仪多总线通信*** | |
CN110365710A (zh) | 多协议聚合传输装置、***及方法 | |
CN107548183A (zh) | 基于无线通信的led驱动调光芯片 | |
CN202551008U (zh) | 一种模数转换芯片的控制器 | |
CN110392185A (zh) | 一种信号采集子卡工作*** |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WW01 | Invention patent application withdrawn after publication |
Application publication date: 20180525 |
|
WW01 | Invention patent application withdrawn after publication |