JP5963732B2 - チップ支持基板の配線部裏面に放熱器設置の面領域を設定する方法およびチップ支持基板並びにチップ実装構造体 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 89
- 238000000034 method Methods 0.000 title claims description 40
- 238000009434 installation Methods 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000005476 soldering Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 169
- 230000017525 heat dissipation Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000012792 core layer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 239000004519 grease Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Description
導電層の電流密度:100mA
許容される電圧降下:100mV
許容される電気抵抗:1Ω
1.68e−8 x Cu配線長さ / Cu配線断面積
理解容易のため、例えば、配線部225を単純に1層で構成し、Cu配線の厚さは配線部225における厚さtの半分であり残り半分が絶縁層の厚さであるとして、上の式から、Cu配線の断面積が10μmx10μm、15μmx15μmおよび20μmx20μmそれぞれの場合の電気抵抗を計算して求めた。それらの電気抵抗と長さの関係を図6にグラフで示す。図6のグラフから、Cu配線の断面積が大きくなると電気抵抗は小さくなることが分かる。許容される求めた抵抗値は1Ωであるので、図6のグラフより、電気抵抗の値が1Ω以下となるようなCu配線の断面積と長さの組を求める。例えば、Cu配線の断面積を15μmx15μmとするときには、Cu配線の長さは15mmまで許容され、従って、配線部225における長さlも15mmまで許容され、断面積15μmx15μmと長さ15mmの組が求まる。
厚さt/(1.98x長さlx長さl)
この式から、Cu配線の断面積が10μmx10μm、15μmx15μmおよび20μmx20μmそれぞれの場合の熱抵抗を計算して求めた。それらの熱抵抗と長さの関係を図7にグラフで示す。図7のグラフから、Cu配線の断面積が大きくなると熱抵抗は大きくなることが分かる。
225 配線部
230 放熱器設置の面領域
240 凹所
250 インターポーザ
410 配線基板
415、425 放熱器
Claims (16)
- チップ支持基板の配線部の裏面において放熱器設置の面領域を設定する方法であって、
前記配線部の導電層に関する電圧降下の許容値から、当該電圧降下の許容値を満たす導電層の断面積と長さの組を求めることと、
前記配線部の導電層と絶縁層に関する熱抵抗の所望値から、前記電圧降下の許容値に関して求めた前記導電層の断面積と長さの組の断面積にしたときの導電層と絶縁層が当該熱抵抗の所望値を満たす導電層と絶縁層の長さの組を求めることと、
前記電圧降下の許容値に関して求めた前記導電層の断面積と長さの組から、用いる導電層の断面積に対応する導電層の長さを選んで、選んだ導電層の長さにより定まる面積を最大値とし、前記熱抵抗の所望値に関して求めた前記導電層と絶縁層の長さの組から、前記用いる導電層の断面積に対応する導電層と絶縁層の長さを選んで、選んだ導電層と絶縁層の長さにより定まる面積を最小値とする範囲の面積に、前記放熱器設置の面領域を設定することと、
を含む、方法。 - 前記導電層の断面積と長さの組を求めることは、前記電圧降下の許容値および導電層を流れる電流値から導電層の抵抗値を求め、求めた抵抗値となる導電層の断面積と長さの組を求めることを含む、請求項1に記載の方法。
- 前記導電層と絶縁層の長さの組を求めることは、導電層と絶縁層との構成比から前記配線部の実効熱伝導率値を求め、求めた実効熱伝導率値を用いて導電層と絶縁層に関する熱抵抗値を求め、求めた熱抵抗値が前記熱抵抗の所望値となる導電層と絶縁層の長さの組を求めることを含む、請求項1又は2に記載の方法。
- チップ支持基板の製造方法であって、
設けられる配線部の導電層に関する電圧降下の許容値から、当該電圧降下の許容値を満たす導電層の断面積と長さの組を求めることと、
前記配線部の導電層と絶縁層に関する熱抵抗の所望値から、前記電圧降下の許容値に関して求めた前記導電層の断面積と長さの組の断面積にしたときの導電層と絶縁層が当該熱抵抗の所望値を満たす導電層と絶縁層の長さの組を求めることと、
前記電圧降下の許容値に関して求めた前記導電層の断面積と長さの組から、用いる導電層の断面積に対応する導電層の長さを選んで、選んだ導電層の長さにより定まる面積を最大値とし、前記熱抵抗の所望値に関して求めた前記導電層と絶縁層の長さの組から、前記用いる導電層の断面積に対応する導電層と絶縁層の長さを選んで、選んだ導電層と絶縁層の長さにより定まる面積を最小値とする範囲の面積に、前記配線部の裏面において放熱器設置の面領域を設定することと、
を含む、チップ支持基板の製造方法。 - 前記導電層の断面積と長さの組を求めることは、前記電圧降下の許容値および導電層を流れる電流値から導電層の抵抗値を求め、求めた抵抗値となる導電層の断面積と長さの組を求めることを含む、請求項4に記載のチップ支持基板の製造方法。
- 前記導電層と絶縁層の長さの組を求めることは、導電層と絶縁層との構成比から前記配線部の実効熱伝導率値を求め、求めた実効熱伝導率値を用いて導電層と絶縁層に関する熱抵抗値を求め、求めた熱抵抗値が前記熱抵抗の所望値となる導電層と絶縁層の長さの組を求めることを含む、請求項4又は5に記載のチップ支持基板の製造方法。
- 前記配線部の裏面には、凹所を設けることを含み、当該凹所の底面が前記放熱器設置の面領域を成す、請求項4〜6のいずれか1項に記載のチップ支持基板の製造方法。
- 前記配線部の表面には、チップの平面の大きさの範囲内に導電貫通ビアを有しチップに接続されるインターポーザを設けることを含む、請求項4〜7のいずれか1項に記載のチップ支持基板の製造方法。
- フリップチップを準備することと、
前記フリップチップをチップ支持基板に搭載することであって、
設けられる配線部の導電層に関する電圧降下の許容値から、当該電圧降下の許容値を満たす導電層の断面積と長さの組を求めることと、
前記配線部の導電層と絶縁層に関する熱抵抗の所望値から、前記電圧降下の許容値に関して求めた前記導電層の断面積と長さの組の断面積にしたときの導電層と絶縁層が当該熱抵抗の所望値を満たす導電層と絶縁層の長さの組を求めることと、
前記電圧降下の許容値に関して求めた前記導電層の断面積と長さの組から、用いる導電層の断面積に対応する導電層の長さを選んで、選んだ導電層の長さにより定まる面積を最大値とし、前記熱抵抗の所望値に関して求めた前記導電層と絶縁層の長さの組から、前記用いる導電層の断面積に対応する導電層と絶縁層の長さを選んで、選んだ導電層と絶縁層の長さにより定まる面積を最小値とする範囲の面積に、前記配線部の裏面において放熱器設置の面領域を設定することとを含む、前記フリップチップをチップ支持基板に搭載することと、
前記放熱器設置の面領域に放熱器を設けることと、
を含む、チップ実装構造体の製造方法。 - 前記導電層の断面積と長さの組を求めることは、前記電圧降下の許容値および導電層を流れる電流値から導電層の抵抗値を求め、求めた抵抗値となる導電層の断面積と長さの組を求めることを含む、請求項9に記載のチップ実装構造体の製造方法。
- 前記導電層と絶縁層の長さの組を求めることは、導電層と絶縁層との構成比から前記配線部の実効熱伝導率値を求め、求めた実効熱伝導率値を用いて導電層と絶縁層に関する熱抵抗値を求め、求めた熱抵抗値が前記熱抵抗の所望値となる導電層と絶縁層の長さの組を求めることを含む、請求項9又は10に記載のチップ実装構造体の製造方法。
- 前記フリップチップの上に別の放熱器を設けることを含む、請求項9〜11のいずれか1項に記載のチップ実装構造体の製造方法。
- 前記放熱器設置の面領域に対応する位置に開孔が設けられた配線基板を、前記配線部の裏面に半田接続することを含む、請求項9〜12のいずれか1項に記載のチップ実装構造体の製造方法。
- 前記配線基板を、前記配線部の裏面に熱伝導シートを介して半田接続することを含む、請求項13に記載のチップ実装構造体の製造方法。
- 前記配線部の裏面には、凹所を設けることを含み、当該凹所の底面が前記放熱器設置の面領域を成す、請求項9〜14のいずれか1項に記載のチップ実装構造体の製造方法。
- 前記配線部の表面には、チップの平面の大きさの範囲内に導電貫通ビアを有しチップに接続されるインターポーザを設けることを含む、請求項9〜15のいずれか1項に記載のチップ実装構造体の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013226674A JP5963732B2 (ja) | 2013-10-31 | 2013-10-31 | チップ支持基板の配線部裏面に放熱器設置の面領域を設定する方法およびチップ支持基板並びにチップ実装構造体 |
US14/525,292 US9558311B2 (en) | 2013-10-31 | 2014-10-28 | Surface region selection for heat sink placement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013226674A JP5963732B2 (ja) | 2013-10-31 | 2013-10-31 | チップ支持基板の配線部裏面に放熱器設置の面領域を設定する方法およびチップ支持基板並びにチップ実装構造体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015088649A JP2015088649A (ja) | 2015-05-07 |
JP5963732B2 true JP5963732B2 (ja) | 2016-08-03 |
Family
ID=52996967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013226674A Active JP5963732B2 (ja) | 2013-10-31 | 2013-10-31 | チップ支持基板の配線部裏面に放熱器設置の面領域を設定する方法およびチップ支持基板並びにチップ実装構造体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9558311B2 (ja) |
JP (1) | JP5963732B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6975730B2 (ja) * | 2016-06-23 | 2021-12-01 | スリーエム イノベイティブ プロパティズ カンパニー | フレキシブル熱電モジュール |
CN112711847B (zh) * | 2020-12-28 | 2022-02-08 | 西安科技大学 | 一种关键层位于覆岩不同位置的地表下沉系数确定方法 |
CN113241331B (zh) * | 2021-04-22 | 2022-11-15 | 中国电子科技集团公司第二十九研究所 | 基于阵列散热的三维集成结构及其制备方法和分析方法 |
US11887908B2 (en) | 2021-12-21 | 2024-01-30 | International Business Machines Corporation | Electronic package structure with offset stacked chips and top and bottom side cooling lid |
CN116863870B (zh) * | 2023-09-04 | 2023-11-17 | 长春希达电子技术有限公司 | 一种降低显示灯板电源电压降的方法及显示灯板 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0512362A (ja) | 1991-07-02 | 1993-01-22 | Fujitsu Ltd | 回路シミユレータへの回路網入力方法 |
EP0552475B1 (de) | 1992-01-23 | 1997-09-10 | Siemens Aktiengesellschaft | Halbleitermodul mit hoher Isolations- und Wärmefähigkeit |
US5786635A (en) * | 1996-12-16 | 1998-07-28 | International Business Machines Corporation | Electronic package with compressible heatsink structure |
JP2000228466A (ja) | 1999-02-08 | 2000-08-15 | Hitachi Ltd | 半導体装置及びその製造方法ならびに電子装置 |
JP2001135753A (ja) | 1999-11-05 | 2001-05-18 | Sumitomo Metal Electronics Devices Inc | 半導体モジュール用基板及びその製造方法 |
JP3668083B2 (ja) | 1999-12-27 | 2005-07-06 | 京セラ株式会社 | セラミック配線基板 |
JP3815239B2 (ja) * | 2001-03-13 | 2006-08-30 | 日本電気株式会社 | 半導体素子の実装構造及びプリント配線基板 |
JP3740116B2 (ja) | 2002-11-11 | 2006-02-01 | 三菱電機株式会社 | モールド樹脂封止型パワー半導体装置及びその製造方法 |
JP4111187B2 (ja) | 2004-11-30 | 2008-07-02 | 松下電器産業株式会社 | 部品ユニットの製造方法 |
JP2006165383A (ja) | 2004-12-09 | 2006-06-22 | Renesas Technology Corp | 半導体モジュール及びその製造方法 |
CN101496165B (zh) | 2006-07-28 | 2011-01-19 | 京瓷株式会社 | 电子部件收容用封装件以及电子装置 |
JP5259328B2 (ja) | 2008-10-08 | 2013-08-07 | 株式会社グツドマン | カテーテル |
JP2012253167A (ja) | 2011-06-02 | 2012-12-20 | Denki Kagaku Kogyo Kk | 熱伝導性絶縁シート、金属ベース基板及び回路基板 |
-
2013
- 2013-10-31 JP JP2013226674A patent/JP5963732B2/ja active Active
-
2014
- 2014-10-28 US US14/525,292 patent/US9558311B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9558311B2 (en) | 2017-01-31 |
JP2015088649A (ja) | 2015-05-07 |
US20150121331A1 (en) | 2015-04-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151127 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20160119 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20160225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160405 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160608 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160628 |
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