JP5740903B2 - 電子装置、半導体装置、サーマルインターポーザ及びその製造方法 - Google Patents
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Description
本発明は、電子装置、半導体装置、サーマルインターポーザ及びその製造方法に関する。
例えばコンピュータなどの電子装置に備えられる半導体装置として、複数の半導体チップをバンプ接続によって積層させた構造、即ち、３次元積層構造を有するものがある。
このような３次元積層構造を有する半導体装置では、放熱設計が重要になる。つまり、３次元積層構造を有する半導体装置では、例えば、積層された複数の半導体チップの上側に放熱フィンを設けるだけでは、複数の半導体チップの下方に位置する半導体チップが発生する熱を十分に放熱させることが難しい。このため、放熱設計が重要になる。
このような３次元積層構造を有する半導体装置では、放熱設計が重要になる。つまり、３次元積層構造を有する半導体装置では、例えば、積層された複数の半導体チップの上側に放熱フィンを設けるだけでは、複数の半導体チップの下方に位置する半導体チップが発生する熱を十分に放熱させることが難しい。このため、放熱設計が重要になる。
例えば、３次元積層構造を有する半導体装置において、最上層の半導体チップの上側に放熱フィンを取り付けるのに代えて、積層された各半導体チップの間のそれぞれに放熱板を設け、これらの放熱板の端面に放熱フィンを設けることが提案されている。また、放熱板として、ヒートパイプを内蔵した構造の放熱板を設けることも提案されている。
山地康弘，安達達也，森藤忠洋，佐藤知稔及び高橋健司，"３次元積層モジュールにおける熱設計"，電子情報通信学会技術研究報告（ＣＰＭ），電子部品・材料，101(516)，pp.45-52，2001-12-13
しかしながら、上述の放熱板を設ける方法では、各半導体チップの間のそれぞれに放熱板を設けるため、上下の半導体チップを電気的に接続するバンプを、放熱板が設けられていない領域に設ける必要がある。このように、バンプの配置に制約があるため、配線構造が複雑になり、コストが増加し、設計自由度が低下することになる。
そこで、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、バンプを介して積層された各半導体チップが発生する熱を効率的に放熱させることができるようにしたい。
そこで、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、バンプを介して積層された各半導体チップが発生する熱を効率的に放熱させることができるようにしたい。
本サーマルインターポーザは、はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザであって、内部空間と、内部空間から上方の外部へ貫通する上部貫通ビアと、内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、内部空間を通って上部貫通ビアと下部貫通ビアとを接続し、上部貫通ビアに設けられたはんだバンプと下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、内部空間の上面上に設けられ、上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、内部空間の下面上に設けられ、第１多孔質体には接触していない下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、内部空間に封入された冷媒とを備える。
本半導体装置は、はんだバンプを介して積層された複数の半導体チップと、上記サーマルインターポーザと、複数の半導体チップ及びサーマルインターポーザを実装するパッケージ基板とを備える。
本電子装置は、配線基板と、配線基板の上方に実装された上記半導体装置と、半導体装置に接する放熱部材とを備える。
本電子装置は、配線基板と、配線基板の上方に実装された上記半導体装置と、半導体装置に接する放熱部材とを備える。
本サーマルインターポーザの製造方法は、はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザの製造方法であって、第１基板に第１凹部を形成し、第１凹部の底面から第１基板の裏面へ貫通する第１貫通ビアを形成し、第１凹部に第１貫通ビアに接続される第１のはんだバンプを形成し、第１凹部に前記第１のはんだバンプに接する第１多孔質体を形成し、第２基板に第２凹部を形成し、第２凹部の底面から第２基板の裏面へ貫通する第２貫通ビアを形成し、第２凹部に第２貫通ビアに接続される第２のはんだバンプを形成し、第２凹部に第２のはんだバンプに接する第２多孔質体を形成し、第１凹部と第２凹部とによって内部空間が形成されるように第１基板と第２基板とを接合し、第１のはんだバンプと第２のはんだバンプとを接合して、内部空間を通って第１貫通ビアと第２貫通ビアとを接続し、格子状に配列されたはんだバンプ接合部を形成し、内部空間に冷媒を封入する、各工程を含む。
したがって、本電子装置、半導体装置、サーマルインターポーザ及びその製造方法によれば、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、バンプを介して積層された各半導体チップが発生する熱を効率的に放熱させることができるという利点がある。
以下、図面により、本発明の実施の形態にかかる電子装置、半導体装置、サーマルインターポーザ及びその製造方法について、図１〜図８を参照しながら説明する。
本実施形態にかかる電子装置は、例えばコンピュータなどの電子装置である。なお、電子装置を電子機器ともいう。
本電子装置は、図１に示すように、配線基板１と、配線基板１上に実装されたＬＳＩパッケージ２と、ＬＳＩパッケージ２に接するヒートシンク３とを備える。
本実施形態にかかる電子装置は、例えばコンピュータなどの電子装置である。なお、電子装置を電子機器ともいう。
本電子装置は、図１に示すように、配線基板１と、配線基板１上に実装されたＬＳＩパッケージ２と、ＬＳＩパッケージ２に接するヒートシンク３とを備える。
なお、ＬＳＩパッケージ２を、ＬＳＩモジュール、半導体パッケージ、半導体モジュール又は半導体装置ともいう。また、ヒートシンク３を放熱部材ともいう。また、配線基板１を回路配線基板又はプリント基板ともいう。
本実施形態では、ＬＳＩパッケージ２は、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６とを備える。
本実施形態では、ＬＳＩパッケージ２は、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６とを備える。
ここでは、複数のＬＳＩチップ５は、パッケージ基板４上にはんだバンプ７を介して積層されている。つまり、複数のＬＳＩチップ５は、互いに、はんだバンプ７を介して電気的及び熱的に接続されており、パッケージ基板４にはんだバンプ７を介して電気的及び熱的に接続されている。また、ＬＳＩチップ５は、上側表面及び下側表面のそれぞれに電極パッド８を備えるベアチップである。また、電極パッド８は、ＬＳＩチップ５の上側表面及び下側表面の全面に格子状に配列されている。但し、最上層に設けられるＬＳＩチップ５の上側表面には電極パッド８は設けられていない。このため、上方に位置するＬＳＩチップ５の下側表面に設けられた電極パッド８と下方に位置するＬＳＩチップ５の上側表面に設けられた電極パッド８とが、はんだバンプ（金属バンプ）７を介して接続されている。この場合、上下のＬＳＩチップ５を接続するはんだバンプ７は、全面に格子状に配列されることになる。ここでは、ＬＳＩチップ５はＣＰＵチップやメモリチップである。つまり、ＬＳＩパッケージ２は、ＬＳＩシステムの高性能化に対応するために、ＣＰＵチップやメモリチップで構成されるシステムを１つのチップで実現したシステムＬＳＩパッケージ（システムインパッケージ；ＳｉＰ；System in Package）である。
なお、ＬＳＩチップ５を、ＬＳＩ素子、半導体チップ、半導体素子、半導体集積回路チップ又は半導体集積回路素子ともいう。また、電極パッド８は、はんだ接合に用いるため、はんだ接合用電極パッド又はアンダーバンプメタル（ＵＢＭ）ともいう。また、はんだバンプ７は、ＬＳＩチップ５に設けられるはんだボールであり、格子状に配列されているため、ＢＧＡ（Ball Grid Array）又はＢＧＡ端子ともいう。このため、ＬＳＩチップ５はＢＧＡを有するＬＳＩチップである。また、ＬＳＩパッケージ２は、複数のＬＳＩチップ５を３次元に積層させた構造を有するため、３次元積層ＬＳＩパッケージともいう。
また、サーマルインターポーザ６は、熱拡散機能又は熱拡散機構を有する中継基板である。ここでは、サーマルインターポーザ６は、複数のＬＳＩチップ５の最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５とを中継する中継基板として設けられている。このため、サーマルインターポーザ基板ともいう。なお、サーマルインターポーザ６の構成の詳細は後述する。
具体的には、サーマルインターポーザ６は、複数のＬＳＩチップ５の最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５との間に、はんだバンプ７を介して積層されている。つまり、最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５との間に、はんだバンプ７を介して電気的及び熱的に接続されている。このサーマルインターポーザ６は、ＬＳＩチップ５が発生した熱を拡散させるヒートスプレッダとしての機能を有する。ここでは、サーマルインターポーザ６は、上側表面及び下側表面の全面に格子状に配列された電極パッド９を備える。そして、下から２番目のＬＳＩチップ５の下側表面に設けられた電極パッド８とサーマルインターポーザ６の上側表面に設けられた電極パッド９とがはんだバンプ７を介して接続されている。また、サーマルインターポーザ６の下側表面に設けられた電極パッド８と最下層のＬＳＩチップ５の上側表面に設けられた電極パッド８とがはんだバンプ７を介して接続されている。この場合、上下のＬＳＩチップ５とサーマルインターポーザ６とを接続するはんだバンプ７は、全面に格子状に配列されることになる。このため、サーマルインターポーザ６はＢＧＡを有する。
このように、複数のＬＳＩチップ５及びサーマルインターポーザ６は、互いに、全面に格子状に配列されたはんだバンプ７を介して電気的に接続されているため、ＬＳＩパッケージ２の高速化の障害となることはない。また、ＬＳＩチップ５の電極パッド位置（バンプ位置）に応じてサーマルインターポーザ６の電極パッド位置（バンプ位置）を決めるため、サーマルインターポーザ６を設けることによってＬＳＩチップ５の電極パッド位置（バンプ位置）が制約を受けることはない。このため、サーマルインターポーザ６を設けることによって、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、はんだバンプ７を介して積層された各ＬＳＩチップ５が発生する熱を効率的に放熱させることが可能となる。また、はんだバンプ７を介して積層される上下のＬＳＩチップ５の間に、サーマルインターポーザ６を介装するだけであるため、ＬＳＩパッケージ２の製造が複雑になり、コストが増加したり、設計自由度が低下したりすることもない。
なお、ここでは、サーマルインターポーザ６を最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５との間に設けているが、これに限られるものではなく、複数のＬＳＩチップ５の間及び最下層のＬＳＩチップ５の下側の少なくとも１箇所に設ければ良い。つまり、サーマルインターポーザ６は、複数のＬＳＩチップ５に含まれる一のＬＳＩチップ５と他のＬＳＩチップ５との間（上下のＬＳＩチップ５の間）、又は、最下層のＬＳＩチップ５とパッケージ基板４との間に、はんだバンプ（金属バンプ）７を介して電気的及び熱的に接続しても良い。
このように、本実施形態では、パッケージ基板４上に複数のＬＳＩチップ５がバンプ７を介して３次元に積層された構造を有するＬＳＩパッケージ２に、サーマルインターポーザ６を追加することで、冷却機能を内蔵したＬＳＩパッケージ２を実現している。これにより、３次元に積層された各ＬＳＩチップ５が発生する熱を効率的に放熱させることができ、この結果、各ＬＳＩチップ５を冷却し、各ＬＳＩチップ５の温度を低下させることができる。つまり、３次元積層構造を有するＬＳＩパッケージ２の設計仕様を大幅に変更することなく、各ＬＳＩチップ５が発生する熱を効率的に放熱させ、その温度を低下させることが可能となる。
また、パッケージ基板４は、上側表面に最下層のＬＳＩチップ５の電極パッド位置に対応する位置に設けられた電極パッド１０を備えるとともに、下側表面の全面に格子状に配列された電極パッド１０及びはんだバンプ７を備える。このため、パッケージ基板４はＢＧＡを有するパッケージ基板であり、ＬＳＩパッケージ２はＢＧＡパッケージである。そして、パッケージ基板４がはんだバンプ７を介して配線基板１に電気的に接続されて、配線基板１上にＬＳＩパッケージ２が実装されている。
また、本実施形態では、ヒートシンク３として、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上側、及び、サーマルインターポーザ６の外周部に接するヒートシンクを備える。つまり、ヒートシンク３は、金属からなり、最上層のＬＳＩチップ５の上方に放熱フィン３Ａを備え、さらに、これと一体に形成され、パッケージ基板４に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６の周囲に設けられる枠体３Ｂを備える。
そして、ヒートシンク３の放熱フィン３Ａが最上層のＬＳＩチップ５の表面（放熱面）に接しており、枠体３Ｂがサーマルインターポーザ６の外周部に接している。これにより、一つのヒートシンク３によって、複数のＬＳＩチップ５の最上層のＬＳＩチップ５からの熱を放熱させることができるとともに、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５からの熱を放熱させることができる。この結果、最上層のＬＳＩチップ５だけでなく、最下層付近のＬＳＩチップ５も冷却され、パッケージ内部の各ＬＳＩチップ５の温度を低下させることができる。なお、ファンなどを設けて送風し、ヒートシンク３、特に、放熱フィン３Ａに風を当てるのが好ましい。また、ここでは、ヒートシンク３は、熱を拡散させるヒートスプレッダとしての機能も有する。
このように、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の表面から熱を放熱させるための放熱フィン３Ａを備えるヒートシンク３の枠体３Ｂに、サーマルインターポーザ６を熱的に接触させるだけで良い。つまり、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の表面から熱を放熱させるためのヒートシンク３の設計仕様を大幅に変更することなく、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５の熱を効率的に放熱させ、その温度を低下させることが可能となる。
例えば図４に示すように、サーマルインターポーザを有しない３次元積層ＬＳＩパッケージ１００にヒートシンク３を設け、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上側表面を放熱面とし、パッケージ内部のＬＳＩチップ５の温度を低下させることも考えられる。
しかしながら、ＬＳＩチップ５の高速化、高機能化に伴ってＬＳＩチップ５の発熱量が増加した場合、ヒートシンク（ヒートスプレッダ）３の大型化や形状の複雑化を招き、部品実装設計に大きな影響を与えることになる。
しかしながら、ＬＳＩチップ５の高速化、高機能化に伴ってＬＳＩチップ５の発熱量が増加した場合、ヒートシンク（ヒートスプレッダ）３の大型化や形状の複雑化を招き、部品実装設計に大きな影響を与えることになる。
そこで、本実施形態では、図１に示すように、このようなヒートシンク３に加え、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５が発生する熱を放熱させるために、３次元に積層された複数のＬＳＩチップ５の間にサーマルインターポーザ６を挿入している。そして、３次元に積層された複数のＬＳＩチップ５の最上層のＬＳＩチップ５の表面に熱的に接触しているヒートシンク３に、サーマルインターポーザ６の外周部を熱的に接触させている。このように構成することで、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５の熱をサーマルインターポーザ６で拡散し、ヒートシンク３で放熱させることができる。これにより、３次元に積層された複数のＬＳＩチップ５の上方及び下方から効率的に熱を放熱させることができ、パッケージ内部のＬＳＩチップ５の温度を効率的に低下させることが可能となる。また、サーマルインターポーザ６をヒートシンク３に熱的に接触させることで、ヒートシンク３の冷却能力を有効利用することができる。つまり、サーマルインターポーザ６をヒートシンク３に熱的に接触させることで、最上層のＬＳＩチップ５の上方に放熱フィン３Ａを有するヒートシンク３を有効利用して、下層のＬＳＩチップ５の温度を効率的に低下させることができる。これにより、３次元に積層された複数のＬＳＩチップ５間の温度ばらつきを平均化することができ、下層のＬＳＩチップ５の温度が上昇してしまうのを防止することができる。
次に、サーマルインターポーザ６について、図２及び図３を参照しながら、具体的に説明する。
本実施形態では、サーマルインターポーザ６は、図２に示すように、インターポーザ基板１１ＡＢと、バンプ接合部１２Ｘと、多孔質体１３と、冷媒１４とを備える。
ここで、インターポーザ基板１１ＡＢは、内部空間１５と、内部空間１５から上方の外部へ貫通する上部貫通導体１６Ａ（１６）と、内部空間１５から下方の外部へ貫通する下部貫通導体１６Ｂ（１６）とを有する。なお、ここでは、内部空間１５は、密閉されているため、密閉空間ともいう。また、内部空間１５は、熱を拡散させる部分であるため、熱拡散部ともいう。また、貫通導体１６は導体ビアともいう。
本実施形態では、サーマルインターポーザ６は、図２に示すように、インターポーザ基板１１ＡＢと、バンプ接合部１２Ｘと、多孔質体１３と、冷媒１４とを備える。
ここで、インターポーザ基板１１ＡＢは、内部空間１５と、内部空間１５から上方の外部へ貫通する上部貫通導体１６Ａ（１６）と、内部空間１５から下方の外部へ貫通する下部貫通導体１６Ｂ（１６）とを有する。なお、ここでは、内部空間１５は、密閉されているため、密閉空間ともいう。また、内部空間１５は、熱を拡散させる部分であるため、熱拡散部ともいう。また、貫通導体１６は導体ビアともいう。
ここでは、インターポーザ基板１１ＡＢは、２つの基板１１Ａ，１１Ｂを貼り合わせて形成されている。つまり、第１凹部１１ＡＸ（１１Ｘ）及び第１凹部１１ＡＸの底面から基板裏面へ貫通する第１貫通導体１６Ａを有する第１基板１１Ａ（１１）と、第２凹部１１ＢＸ（１１Ｘ）及び第２凹部１１ＢＸの底面から基板裏面へ貫通する第２貫通導体１６Ｂを有する第２基板１１Ｂ（１１）とを、第１凹部１１ＡＸと第２凹部１１ＢＸとによって内部空間１５が形成されるように接合することによって、インターポーザ基板１１ＡＢが形成されている。
ここで、インターポーザ基板１１ＡＢは、例えばシリコン基板である。なお、基板１１ＡＢはシリコン化合物基板であっても良い。なお、サーマルインターポーザ６に接続されるＬＳＩチップ５の電極パッド８が狭ピッチの場合に、インターポーザ基板１１ＡＢとしてシリコン基板やシリコン化合物基板を用いるのが好ましい。ここでは、インターポーザ基板１１ＡＢとしてｎ型又はｐ型のシリコン基板を用いているため、貫通導体１６が設けられている貫通ビア孔１１Ｙの壁面に絶縁膜１８（ここではＳｉＯ２膜）が設けられている。また、インターポーザ基板１１ＡＢの外側表面にも絶縁膜１９（ここではＳｉＯ２膜）が設けられている。なお、例えば、インターポーザ基板１１ＡＢとしてノンドープのシリコン基板などの絶縁性の高い基板を用いる場合には、貫通ビア孔１１Ｙに絶縁膜を設けなくても良い。また、貫通導体１６は、上下のＬＳＩチップ５からの電源や電気信号を通すものであれば良い。
また、インターポーザ基板１１ＡＢの外周部、即ち、サーマルインターポーザ６の外周部には、導体層２０が設けられている。そして、インターポーザ基板１１ＡＢの外周部の外側表面に設けられた導体層２０がヒートシンク３に接合（ここでははんだ接合）されている。このように、インターポーザ基板１１ＡＢをヒートシンク３に導体層２０を介して接合することで、サーマルインターポーザ６からヒートシンク３への熱伝導が良くなるようにしている。ここで、導体層２０は、例えばＴｉ、Ｃｕのスパッタ膜及びＮｉめっき膜を積層させた構造になっている。
ここでは、第１基板１１Ａの外周部に第１導体層２０Ａが形成されており、第２基板１１Ｂの外周部に第２導体層２０Ｂが形成されている。そして、第１基板１１Ａの外周部の端面に形成された第１導体層２０Ａと第２基板１１Ｂの外周部の端面に形成された第２導体層２０Ｂとをはんだ接合することで、第１基板１１Ａと第２基板１１Ｂとが貼り合わされている。また、第１基板１１Ａの外周部の外側表面に形成された第１導体層２０Ａ及び第２基板１１Ｂの外周部の外側表面に形成された第２導体層２０Ｂをヒートシンク３にはんだ接合することで、インターポーザ基板１１ＡＢ（サーマルインターポーザ６）とヒートシンク３とを熱的に接触させている。
また、上部貫通導体（第１貫通導体）１６Ａの上側表面、即ち、サーマルインターポーザ６の上側表面に電極パッド９Ａ（９）が設けられている。また、下部貫通導体（第２貫通導体）１６Ｂの下側表面、即ち、サーマルインターポーザ６の下側表面に電極パッド９Ｂ（９）が設けられている。さらに、上部貫通導体１６Ａの下側表面、即ち、内部空間１５側の表面に電極パッド２１Ａ（２１）が設けられている。また、下部貫通導体１６Ｂの上側表面、即ち、内部空間１５側の表面に電極パッド２１Ｂ（２１）が設けられている。
そして、電極パッド２１Ａ上に設けられたはんだバンプ１２Ａ（１２）と、電極パッド２１Ｂ上に設けられたはんだバンプ１２Ｂ（１２）とが接合されており、バンプ接合部１２Ｘを形成している。つまり、上部貫通導体１６Ａと下部貫通導体１６Ｂとがバンプ接合部１２Ｘを介して電気的に接続されている。この場合、はんだバンプ（金属バンプ）１２Ａ，１２Ｂは内部空間１５に設けられるため、上部貫通導体１６Ａと下部貫通導体１６Ｂとを接合するバンプ接合部１２Ｘも内部空間１５に設けられることになる。なお、バンプ接合部１２Ｘをはんだ接合部ともいう。
上述のように、サーマルインターポーザ６の上側表面に設けられる電極パッド９Ａに、はんだバンプ７を介して、上方のＬＳＩチップ５を電気的に接続し、サーマルインターポーザ６の下側表面に設けられる電極パッド９Ｂに、はんだバンプ７を介して、下方のＬＳＩチップ５を電気的に接続する。そして、基板内部に設けられた上部貫通導体１６Ａと下部貫通導体１６Ｂとを、電極パッド２１及びバンプ接合部１２Ｘを介して電気的に接続する。これにより、サーマルインターポーザ６の上下に配置されるＬＳＩチップ５がサーマルインターポーザ６を介して電気的に接続されることになる。
このように、インターポーザ基板１１ＡＢに上部貫通導体１６Ａ及び下部貫通導体１６Ｂを設け、これらを電気的に接続するとともに、上下のＬＳＩチップ５に電気的に接続することで、サーマルインターポーザ６が上下のＬＳＩチップ５を中継するインターポーザとして機能するようになっている。
また、バンプ接合部１２Ｘに接するように、内部空間１５に多孔質体１３が設けられている。つまり、内部空間１５の上面上及び下面上に、複数のバンプ接合部１２Ｘの間の空間を埋めるように、多孔質体１３が設けられている。ここで、多孔質体１３は、非導電性（絶縁性）の多孔質体である。例えば酸化物からなる酸化物多孔質体である。特に、インターポーザ基板１１ＡＢの内部空間１５に設けられる複数のバンプ接合部１２Ｘの間の空間に多孔質体１３を形成するには、例えばガスデポジション法を用いるのが好ましい。この場合、内部空間１５に形成される多孔質体１３は酸化物多孔質体となる。なお、酸化物多孔質体をセラミックス多孔質体ともいう。
また、バンプ接合部１２Ｘに接するように、内部空間１５に多孔質体１３が設けられている。つまり、内部空間１５の上面上及び下面上に、複数のバンプ接合部１２Ｘの間の空間を埋めるように、多孔質体１３が設けられている。ここで、多孔質体１３は、非導電性（絶縁性）の多孔質体である。例えば酸化物からなる酸化物多孔質体である。特に、インターポーザ基板１１ＡＢの内部空間１５に設けられる複数のバンプ接合部１２Ｘの間の空間に多孔質体１３を形成するには、例えばガスデポジション法を用いるのが好ましい。この場合、内部空間１５に形成される多孔質体１３は酸化物多孔質体となる。なお、酸化物多孔質体をセラミックス多孔質体ともいう。
さらに、内部空間１５には冷媒１４が封入されている。ここで、冷媒１４は、非導電性（絶縁性）の冷媒である。
このように、インターポーザ基板１１ＡＢに内部空間１５を設け、この内部空間１５に多孔質体１３を設け、冷媒１４を封入することで、サーマルインターポーザ６が上下のＬＳＩチップ５の熱を拡散させるヒートスプレッダとして機能するようになっている。
このように、インターポーザ基板１１ＡＢに内部空間１５を設け、この内部空間１５に多孔質体１３を設け、冷媒１４を封入することで、サーマルインターポーザ６が上下のＬＳＩチップ５の熱を拡散させるヒートスプレッダとして機能するようになっている。
次に、このように構成されるサーマルインターポーザ６における熱移動について図３を参照しながら説明する。
サーマルインターポーザ６の内部空間１５に封入された冷媒（液体）１４は、内部空間１５に形成された多孔質体１３の微細な気孔で発生する毛細管力によって吸収され、上下のＬＳＩチップ５からはんだバンプ７及び貫通導体１６を介してバンプ接合部１２Ｘに伝わった熱によって蒸発・気化する。
サーマルインターポーザ６の内部空間１５に封入された冷媒（液体）１４は、内部空間１５に形成された多孔質体１３の微細な気孔で発生する毛細管力によって吸収され、上下のＬＳＩチップ５からはんだバンプ７及び貫通導体１６を介してバンプ接合部１２Ｘに伝わった熱によって蒸発・気化する。
サーマルインターポーザ６の外周部はヒートシンク３と熱的に接触しているため、サーマルインターポーザ６の外周部は中央部に比べて温度が低くなっている。このため、バンプ接合部１２Ｘで発生した蒸気は、サーマルインターポーザ６の外周部に移動し、凝縮・液化する。
液化した冷媒１４は、多孔質体１３に吸収され、毛細管力によって、サーマルインターポーザ６の中央部に向かって移動する。
液化した冷媒１４は、多孔質体１３に吸収され、毛細管力によって、サーマルインターポーザ６の中央部に向かって移動する。
このようにして、冷媒１４の蒸発による潜熱を利用した熱移動によって、サーマルインターポーザ６の上下に接続されるＬＳＩチップ５を冷却することができる。
ここで、サーマルインターポーザ６の有無による冷却効果について見積もる。
ここでは、パッケージ基板４上に５つのＬＳＩチップ５が積層されたＬＳＩパッケージ２において、各ＬＳＩチップ５の発熱量を約５０Ｗとする。
ここで、サーマルインターポーザ６の有無による冷却効果について見積もる。
ここでは、パッケージ基板４上に５つのＬＳＩチップ５が積層されたＬＳＩパッケージ２において、各ＬＳＩチップ５の発熱量を約５０Ｗとする。
まず、ＬＳＩパッケージ２に、ヒートシンク３を設け、サーマルインターポーザ６を設けない場合に、ヒートシンク３で排熱される熱量及びパッケージ基板４に放出される熱量について見積もる。
図５に示すように、最上層のＬＳＩチップ５（以下、ＬＳＩ−１という）では、発熱量（約５０Ｗ）のうち約９０％が上面（放熱面）から放出され、残りの約１０％が、下面から放出されると仮定する。
図５に示すように、最上層のＬＳＩチップ５（以下、ＬＳＩ−１という）では、発熱量（約５０Ｗ）のうち約９０％が上面（放熱面）から放出され、残りの約１０％が、下面から放出されると仮定する。
次に、上から２番目のＬＳＩチップ５（以下、ＬＳＩ−２という）では、ヒートシンク３までの距離とＬＳＩ−１の存在を考慮して、発熱量（約５０Ｗ）のうち約８０％が上面から放出され、約２０％が下面から放出されると仮定する。
同様に、上から３番目のＬＳＩチップ５（以下、ＬＳＩ−３という）では、発熱量（約５０Ｗ）のうち約７０％が上面から放出され、約３０％が下面から放出されると仮定する。
同様に、上から３番目のＬＳＩチップ５（以下、ＬＳＩ−３という）では、発熱量（約５０Ｗ）のうち約７０％が上面から放出され、約３０％が下面から放出されると仮定する。
また、同様に、上から４番目のＬＳＩチップ５（以下、ＬＳＩ−４という）では、発熱量（約５０Ｗ）のうち約６０％が上面から放出され、約４０％が下面から放出されると仮定する。
さらに、同様に、最下層のＬＳＩチップ５（以下、ＬＳＩ−５という）では、発熱量（約５０Ｗ）のうち約５０％が上面から放出され、約５０％が下面から放出されると仮定する。
さらに、同様に、最下層のＬＳＩチップ５（以下、ＬＳＩ−５という）では、発熱量（約５０Ｗ）のうち約５０％が上面から放出され、約５０％が下面から放出されると仮定する。
これらの仮定にもとづくと、ＬＳＩ−１〜ＬＳＩ−５の全発熱量約２５０Ｗのうち、約２１１．３４Ｗの熱量がＬＳＩ−１の上面から放出されてヒートシンク３で排熱され、残りの約３８．６６Ｗの熱量がＬＳＩ−５の下面からパッケージ基板４に放出されることになる。
次に、ＬＳＩパッケージ２に、ヒートシンク３を設け、ＬＳＩパッケージ２のＬＳＩ−４とＬＳＩ−５との間にサーマルインターポーザ６を挿入した場合に、ヒートシンク３で排熱される熱量及びパッケージ基板４に放出される熱量について見積もる。
次に、ＬＳＩパッケージ２に、ヒートシンク３を設け、ＬＳＩパッケージ２のＬＳＩ−４とＬＳＩ−５との間にサーマルインターポーザ６を挿入した場合に、ヒートシンク３で排熱される熱量及びパッケージ基板４に放出される熱量について見積もる。
図６に示すように、上記仮定に基づくと、ＬＳＩ−１〜ＬＳＩ−４の下方へ流れる熱、即ち、約７２．３２Ｗの熱量は、サーマルインターポーザ６によって拡散され、ヒートシンク３で排熱される。
このため、ＬＳＩ−５では、発熱量（約５０Ｗ）のうち約９０％が上面から放出され、約１０％が下面から放出されると仮定して良い。この場合、ＬＳＩ−５の上面から放出される熱はサーマルインターポーザ６によって拡散され、ヒートシンク３で排熱される。このため、ＬＳＩ−５の下面からパッケージ基板４に放出される熱量は約５Ｗとなる。
このため、ＬＳＩ−５では、発熱量（約５０Ｗ）のうち約９０％が上面から放出され、約１０％が下面から放出されると仮定して良い。この場合、ＬＳＩ−５の上面から放出される熱はサーマルインターポーザ６によって拡散され、ヒートシンク３で排熱される。このため、ＬＳＩ−５の下面からパッケージ基板４に放出される熱量は約５Ｗとなる。
このように、サーマルインターポーザ６を導入することによって、パッケージ基板４に流れ込む熱量、即ち、ヒートシンク３によって排熱されずにＬＳＩパッケージ２に残る熱量は、約１／８になるため、ＬＳＩパッケージ全体の温度を低下させることができる。
次に、本実施形態のサーマルインターポーザ６の製造方法について、図７、図８を参照しながら説明する。
次に、本実施形態のサーマルインターポーザ６の製造方法について、図７、図８を参照しながら説明する。
ここでは、サーマルインターポーザ６を構成するインターポーザ基板１１ＡＢを形成するために例えばシリコン基板を用いる。なお、シリコン基板に代えてシリコン化合物基板を用いても良い。
まず、図７（Ａ）に示すように、シリコン基板１１に凹部１１Ｘを形成する。つまり、シリコン基板１１に対して例えば水酸化カリウムを用いて例えば深さ約２００μｍの凹型又は凹状にエッチング加工を施して、シリコン基板１１に凹部１１Ｘを形成する。
まず、図７（Ａ）に示すように、シリコン基板１１に凹部１１Ｘを形成する。つまり、シリコン基板１１に対して例えば水酸化カリウムを用いて例えば深さ約２００μｍの凹型又は凹状にエッチング加工を施して、シリコン基板１１に凹部１１Ｘを形成する。
ここでは、２つのシリコン基板１１のそれぞれに凹部１１Ｘを形成する。つまり、第１シリコン基板（第１基板）１１Ａに第１凹部１１ＡＸを形成し、第２シリコン基板（第２基板）１１Ｂに第２凹部１１ＢＸを形成する（図１参照）。
次に、図７（Ｂ）に示すように、貫通ビア孔１１Ｙ、絶縁膜１８及び貫通導体１６を形成する。つまり、まず、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通する貫通ビア孔１１Ｙを形成する。次いで、貫通ビア孔１１Ｙの壁面に絶縁膜１８を形成する。次に、貫通ビア孔１１Ｙに例えばめっき法で導体１６を充填する。これにより、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通する貫通導体１６を形成する。なお、貫通導体１６を導体ビアともいう。また、貫通ビア孔１１Ｙをビア孔又は貫通孔ともいう。
次に、図７（Ｂ）に示すように、貫通ビア孔１１Ｙ、絶縁膜１８及び貫通導体１６を形成する。つまり、まず、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通する貫通ビア孔１１Ｙを形成する。次いで、貫通ビア孔１１Ｙの壁面に絶縁膜１８を形成する。次に、貫通ビア孔１１Ｙに例えばめっき法で導体１６を充填する。これにより、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通する貫通導体１６を形成する。なお、貫通導体１６を導体ビアともいう。また、貫通ビア孔１１Ｙをビア孔又は貫通孔ともいう。
具体的には、まず、シリコン基板１１にドライエッチング加工を施して、例えば深さ約２００μｍ、直径約５０μｍの貫通ビア孔１１Ｙを形成する。次いで、貫通ビア孔１１Ｙの壁面にＳｉＯ２膜１８を形成する。次いで、貫通ビア孔部分に、例えばセミアディティブ法でＣｕ／Ｃｒスパッタ層（図示せず）を形成した後、Ｃｕめっきによって導体１６を形成する。このようにして、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通するＣｕ貫通導体１６を形成する。
ここでは、２つのシリコン基板１１のそれぞれに貫通ビア孔１１Ｙ、絶縁膜１８及び貫通導体１６を形成する。つまり、第１基板１１Ａに貫通ビア孔１１ＡＹ、絶縁膜１８Ａ及び第１貫通導体１６Ａを形成し、第２基板１１Ｂに貫通ビア孔１１ＢＹ、絶縁膜１８Ｂ及び第２貫通導体１６Ｂを形成する。後述するように、２つの基板１１Ａ，１１Ｂを貼り合わせてサーマルインターポーザ６が形成される。そして、本実施形態では、サーマルインターポーザ６の上下にＬＳＩチップ５が電気的に接続される（図２参照）。このため、それぞれの基板１１Ａ，１１Ｂに形成する貫通導体１６Ａ，１６Ｂは、サーマルインターポーザ６の上下に電気的に接続されるＬＳＩチップ５の電極パッド８の位置に対応した位置に形成する。
次に、図７（Ｃ）に示すように、シリコン基板１１に対して例えば厚さ約４００μｍになるまで背面研磨を施すことで、貫通導体１６を露出させた後、貫通導体１６の上面及び下面のそれぞれに、電極パッド９，２１を例えばスパッタ及びめっき法などで形成する。ここでは、電極パッド９，２１は、例えばＴｉ、Ｃｕのスパッタ膜及びＮｉめっき膜を積層させた構造になっている。
ここでは、２つのシリコン基板１１のそれぞれに形成された貫通導体１６の上面及び下面のそれぞれに電極パッド９，２１を形成する。つまり、第１基板１１Ａに形成された第１貫通導体１６Ａの上面、即ち、凹部１１ＡＸに電極パッド２１Ａを形成する。また、第１基板１１Ａに形成された第１貫通導体１６Ａの下面、即ち、基板裏面に電極パッド９Ａを形成する。また、第２基板１１Ｂに形成された第２貫通導体１６Ｂの上面、即ち、凹部１１ＢＸに電極パッド２１Ｂを形成する。また、第２基板１１Ｂに形成された第２貫通導体１６Ｂの下面、即ち、基板裏面に電極パッド９Ｂを形成する。
次に、シリコン基板１１の裏面上、即ち、凹部１１Ｘが形成されている側と反対側の表面上に形成された複数の電極パッド９の間に絶縁膜１９（ここではＳｉＯ２膜）を形成する。
ここでは、２つのシリコン基板１１のそれぞれの裏面上に絶縁膜１９を形成する。つまり、第１基板１１Ａの裏面上に絶縁膜１９Ａを形成し、第２基板１１Ｂの裏面上に絶縁膜１９Ｂを形成する。
ここでは、２つのシリコン基板１１のそれぞれの裏面上に絶縁膜１９を形成する。つまり、第１基板１１Ａの裏面上に絶縁膜１９Ａを形成し、第２基板１１Ｂの裏面上に絶縁膜１９Ｂを形成する。
次に、図７（Ｄ）に示すように、シリコン基板１１の外周部に例えばスパッタ及びめっき法などで導体層２０を形成する。ここでは、導体層２０は、例えばＴｉ、Ｃｕのスパッタ膜及びＮｉめっき膜を積層させた構造になっている。
ここでは、２つのシリコン基板１１のそれぞれの外周部に導体層２０を形成する。つまり、第１基板１１Ａの外周部に第１導体層２０Ａを形成し、第２基板１１Ｂの外周部に第２導体層２０Ｂを形成する。
ここでは、２つのシリコン基板１１のそれぞれの外周部に導体層２０を形成する。つまり、第１基板１１Ａの外周部に第１導体層２０Ａを形成し、第２基板１１Ｂの外周部に第２導体層２０Ｂを形成する。
次に、図７（Ｅ）に示すように、シリコン基板１１の凹部１１Ｘに貫通導体１６に接続されるはんだバンプ１２を形成する。つまり、貫通導体１６の上面に形成された電極パッド２１上、即ち、シリコン基板１１の凹部１１Ｘに設けられている電極パッド２１上に、例えばめっき法などではんだバンプ１２を形成する。ここでは、はんだバンプ１２として、例えばＳｎ−Ａｇはんだバンプを形成する。
ここでは、２つのシリコン基板１１のそれぞれにはんだバンプ１２を形成する。つまり、第１基板１１Ａの第１凹部１１ＡＸに第１貫通電極１６Ａに接続される第１バンプ１２Ａを形成する。また、第２基板１１Ｂの第２凹部１１ＢＸに第２貫通電極１６Ｂに接続される第２バンプ１２Ｂを形成する。
次に、図７（Ｆ）に示すように、シリコン基板１１の凹部１１Ｘにはんだバンプ１２に接する多孔質体１３を形成する。ここでは、複数のはんだバンプ１２が設けられているため、これらのはんだバンプ１２の間に、これらのはんだバンプ１２に接するように、例えばＳｉＯ２やアルミナなどのセラミックスからなる多孔質膜１３（酸化物多孔質膜）を、例えばガスデポジション法などで形成する。なお、多孔質膜１３をガスデポジション膜ともいう。
次に、図７（Ｆ）に示すように、シリコン基板１１の凹部１１Ｘにはんだバンプ１２に接する多孔質体１３を形成する。ここでは、複数のはんだバンプ１２が設けられているため、これらのはんだバンプ１２の間に、これらのはんだバンプ１２に接するように、例えばＳｉＯ２やアルミナなどのセラミックスからなる多孔質膜１３（酸化物多孔質膜）を、例えばガスデポジション法などで形成する。なお、多孔質膜１３をガスデポジション膜ともいう。
具体的には、ガスデポジション法によって、ＳｉＯ２の酸化物ナノ粒子を、ガス流にのせてノズルから噴射して、シリコン基板１１の凹部１１Ｘに形成されたはんだバンプ１２の間のシリコン基板１１の表面が露出している領域に吹き付ける。ここでは、基板温度を例えば１００℃とし、キャリアガスにヘリウムを用い、原料生成室と膜形成室の圧力差を約１．０ｋＰａとし、気孔径約２μｍのポーラスなＳｉＯ２酸化膜１３を成膜する。
ここでは、２つのシリコン基板１１の凹部１１Ｘのそれぞれに多孔質体１３（多孔質膜）を形成する。つまり、第１基板１１Ａの第１凹部１１ＡＸに第１バンプ１２Ａに接する第１多孔質体１３Ａを形成する。また、第２基板１１Ｂの第２凹部１１ＢＸに第２バンプ１２Ｂに接する第２多孔質体１３Ｂを形成する。
なお、ここでは、上述のように、２つのシリコン基板１１に対して、上述の各工程を同時に行なうようにしているが、これに限られるものではない。例えば、一方のシリコン基板１１（第１基板１１Ａ）に対して、上述の全ての工程を行なった後に、他方のシリコン基板１１（第２基板１１Ｂ）に対して、上述の全ての工程を行なうようにしても良い。
なお、ここでは、上述のように、２つのシリコン基板１１に対して、上述の各工程を同時に行なうようにしているが、これに限られるものではない。例えば、一方のシリコン基板１１（第１基板１１Ａ）に対して、上述の全ての工程を行なった後に、他方のシリコン基板１１（第２基板１１Ｂ）に対して、上述の全ての工程を行なうようにしても良い。
そして、図８（Ａ）、図８（Ｂ）に示すように、上述のようにして作製された２つのシリコン基板１１を貼り合わせる。つまり、第１凹部１１ＡＸと第２凹部１１ＢＸとによって内部空間１５が形成されるように第１基板１１Ａと第２基板１１Ｂとを接合してインターポーザ基板１１ＡＢを形成する。この際、２つのシリコン基板１１のそれぞれに形成されたはんだバンプ１２も接合する。つまり、第１基板１１Ａに形成された第１バンプ１２Ａと第２基板１１Ｂに形成された第２バンプ１２Ｂとを接合してバンプ接合部１２Ｘを形成する。
ここでは、第１基板１１Ａの外周部に形成された第１導体層２０Ａ及び第２基板１１Ｂの外周部に形成された第２導体層２０Ｂの少なくとも一方に例えばＳｎ−Ａｇはんだペーストを塗布してはんだ接合することで、第１基板１１Ａと第２基板１１Ｂとを貼り合わせる。また、第１基板１１Ａに形成された第１バンプとしてのはんだバンプ１２Ａと第２基板１１Ｂに形成された第２バンプとしてのはんだバンプ１２Ｂとを、はんだリフローによって接合する。
なお、ここでは、第１基板１１Ａと第２基板１１Ｂとの接合と第１バンプ１２Ａと第２バンプ１２Ｂとの接合とを同一の工程で行なっているが、これに限られるものではなく、これらを別々の工程で行なっても良い。
その後、図８（Ｂ）に示すように、内部空間１５に冷媒１４を封入する。ここでは、絶縁性の冷媒１４である代替フロンを封入する。代替フロンとしては、例えばＲ３６５ｍｆｃ（沸点４０℃）を使用できる。
その後、図８（Ｂ）に示すように、内部空間１５に冷媒１４を封入する。ここでは、絶縁性の冷媒１４である代替フロンを封入する。代替フロンとしては、例えばＲ３６５ｍｆｃ（沸点４０℃）を使用できる。
具体的には、第１基板１１Ａ又は第２基板１１Ｂに、例えば上述の貫通ビア孔形成工程において、予め冷媒注入用の孔を形成し、この冷媒注入用の孔に例えば銅製パイプを挿入しておき、内部空間１５に冷媒１４を封入した後に銅製パイプの先端をはんだ等で封止すれば良い。
このようにして、本実施形態にかかるサーマルインターポーザ６を製造することができる。
このようにして、本実施形態にかかるサーマルインターポーザ６を製造することができる。
このようにして製造されたサーマルインターポーザ６は、複数のＬＳＩチップ５を３次元に積層する際に、ＬＳＩチップ５と同様に積層することができる。例えば、パッケージ基板４上に複数のＬＳＩチップ５を３次元に積層して３次元積層ＬＳＩパッケージ２を組み立てる工程において、パッケージ基板４上又はＬＳＩチップ５上に上述のサーマルインターポーザ６を積層することで、３次元積層ＬＳＩパッケージ２を製造することができる。
したがって、本実施形態にかかる電子装置、半導体装置、サーマルインターポーザ及びその製造方法によれば、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、バンプ７を介して積層された各ＬＳＩチップ５が発生する熱を効率的に放熱させることができるという利点がある。
特に、上述のサーマルインターポーザ６を設けることによって効率的に排熱することができるため、発熱量が多いＬＳＩチップ５を積層させた３次元積層ＬＳＩパッケージ２を実現することが可能となる。
特に、上述のサーマルインターポーザ６を設けることによって効率的に排熱することができるため、発熱量が多いＬＳＩチップ５を積層させた３次元積層ＬＳＩパッケージ２を実現することが可能となる。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
例えば、ＬＳＩパッケージ２及びヒートシンク３の構成は、上述の実施形態のものに限られるものではない。例えば図９に示すように、ＬＳＩパッケージ２Ｘを、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６と、パッケージ基板４に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６の周囲に設けられ、サーマルインターポーザ６に接する枠体３０（金属枠体）とを備えるものとして構成しても良い。この場合、ヒートシンク３Ｘは、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上方に放熱フィン３Ａを備え、枠体を備えないものとして構成する。そして、ＬＳＩパッケージ２Ｘを配線基板１上に実装して電子装置を製造する際に、ＬＳＩパッケージ２Ｘに設けられた枠体３０上にヒートシンク３Ｘを取り付けるようにすれば良い。このようにしてヒートシンク３Ｘを取り付けられた枠体３０はヒートシンク（ヒートスプレッダ）として機能する。この場合、ヒートシンク３Ｘ及びＬＳＩパッケージ２Ｘに設けられた枠体３０が、ＬＳＩパッケージ２Ｘ（半導体装置）に接する放熱部材である。
例えば、ＬＳＩパッケージ２及びヒートシンク３の構成は、上述の実施形態のものに限られるものではない。例えば図９に示すように、ＬＳＩパッケージ２Ｘを、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６と、パッケージ基板４に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６の周囲に設けられ、サーマルインターポーザ６に接する枠体３０（金属枠体）とを備えるものとして構成しても良い。この場合、ヒートシンク３Ｘは、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上方に放熱フィン３Ａを備え、枠体を備えないものとして構成する。そして、ＬＳＩパッケージ２Ｘを配線基板１上に実装して電子装置を製造する際に、ＬＳＩパッケージ２Ｘに設けられた枠体３０上にヒートシンク３Ｘを取り付けるようにすれば良い。このようにしてヒートシンク３Ｘを取り付けられた枠体３０はヒートシンク（ヒートスプレッダ）として機能する。この場合、ヒートシンク３Ｘ及びＬＳＩパッケージ２Ｘに設けられた枠体３０が、ＬＳＩパッケージ２Ｘ（半導体装置）に接する放熱部材である。
また、例えば、上述の実施形態では、放熱部材として一つのヒートシンク３を備えるものとし、サーマルインターポーザ６をヒートシンク３に熱的に接触させるようにしているが、これに限られるものではない。例えば図１０に示すように、放熱部材として、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上側に接する第１ヒートシンク３Ｙ（放熱フィン３Ａを含む）と、サーマルインターポーザ６の外周部に接する第２ヒートシンク３Ｚ（放熱フィン３Ａを含む）とを備えるものとしても良い。これにより、サーマルインターポーザ６の外周部に移動してきた熱を効率良く放熱させることが可能となる。この場合、ＬＳＩパッケージ２Ｙは、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６とを備え、サーマルインターポーザ６が、その外周部に第２ヒートシンク３Ｚを取り付けることができるように外方へ延ばされたものとなる。そして、ＬＳＩパッケージ２Ｙを配線基板１上に実装して電子装置を製造する際に、最上層のＬＳＩチップ５の上側に第１ヒートシンク３Ｙが取り付けられ、サーマルインターポーザ６の外周部に第２ヒートシンク３Ｚが取り付けられる。この場合、第１ヒートシンク３Ｙ及び第２ヒートシンク３Ｚが、ＬＳＩパッケージ２Ｙ（半導体装置）に接する放熱部材である。
また、例えば、上述の実施形態のサーマルインターポーザ６を構成するインターポーザ基板１１ＡＢの上側表面（外側上面）及び下側表面（外側下面）の少なくとも一方に、回路配線を有する配線層を設けても良い。
例えば図１１に示すように、上述の実施形態のサーマルインターポーザ６を構成するインターポーザ基板１１ＡＢの上側表面（外側上面）に配線層４０を設けても良い。また、配線層４０上に、例えばコンデンサや抵抗などの受動部品を実装しても良い。
例えば図１１に示すように、上述の実施形態のサーマルインターポーザ６を構成するインターポーザ基板１１ＡＢの上側表面（外側上面）に配線層４０を設けても良い。また、配線層４０上に、例えばコンデンサや抵抗などの受動部品を実装しても良い。
この場合、上述の実施形態のサーマルインターポーザ６の製造方法において、一方のシリコン基板（ここでは第１基板１１Ａ）の裏面に配線層４０を形成する工程が追加すれば良い。
その場合、サーマルインターポーザ６の製造方法は、次のようになる。
つまり、上述の実施形態のサーマルインターポーザ６の製造方法において、シリコン基板１１の外周部に導体層２０を形成した後［図７（Ａ）〜図７（Ｄ）までの工程を行なった後］、図１２（Ａ）に示すように、シリコン基板１１の裏面、即ち、凹部１１Ｘが形成されている側と反対側の表面に形成された絶縁膜１９上に、電極パッド９の上方に開口部４１Ａを有する層間絶縁膜４１（樹脂膜）を形成する。次に、図１２（Ｂ）に示すように、層間絶縁膜４１上に開口部４１Ａを介して電極パッド９に接続される配線４２（ここではＣｕ配線）を形成する。次に、図１２（Ｃ）に示すように、再び、開口部４３Ａを有する層間絶縁膜４３を形成した後、図１２（Ｄ）に示すように、配線４４を形成する。このようにして、層間絶縁膜４１，４３と配線４２，４４とを含む配線層４０が、シリコン基板１１の裏面に形成される。その後、上述の実施形態の場合と同様の工程を経て、サーマルインターポーザ６を製造する。
その場合、サーマルインターポーザ６の製造方法は、次のようになる。
つまり、上述の実施形態のサーマルインターポーザ６の製造方法において、シリコン基板１１の外周部に導体層２０を形成した後［図７（Ａ）〜図７（Ｄ）までの工程を行なった後］、図１２（Ａ）に示すように、シリコン基板１１の裏面、即ち、凹部１１Ｘが形成されている側と反対側の表面に形成された絶縁膜１９上に、電極パッド９の上方に開口部４１Ａを有する層間絶縁膜４１（樹脂膜）を形成する。次に、図１２（Ｂ）に示すように、層間絶縁膜４１上に開口部４１Ａを介して電極パッド９に接続される配線４２（ここではＣｕ配線）を形成する。次に、図１２（Ｃ）に示すように、再び、開口部４３Ａを有する層間絶縁膜４３を形成した後、図１２（Ｄ）に示すように、配線４４を形成する。このようにして、層間絶縁膜４１，４３と配線４２，４４とを含む配線層４０が、シリコン基板１１の裏面に形成される。その後、上述の実施形態の場合と同様の工程を経て、サーマルインターポーザ６を製造する。
また、例えば、サーマルインターポーザ６を構成するインターポーザ基板の材料（母材）は、上述の実施形態のものに限られるものではなく、例えば石英ガラスを用いても良い。この場合、上述の実施形態のサーマルインターポーザ６の製造方法において、基板１１に凹部１１Ｘを形成する工程において、石英ガラス基板を凹型又は凹状に例えば機械研磨することによって、石英ガラス基板に凹部を形成し、基板１１に貫通ビア孔１１Ｙを形成する工程において、例えばサンドブラスト法によって石英ガラス基板に貫通ビア孔を形成すれば良い。なお、その他の工程は上述の実施形態の場合と同様である。
１ 配線基板
２，２Ｘ，２Ｙ ＬＳＩパッケージ
３，３Ｘ，３Ｙ，３Ｚ ヒートシンク
３Ａ 放熱フィン
４ パッケージ基板
５ ＬＳＩチップ
６ サーマルインターポーザ
７ はんだバンプ
８ 電極パッド
９，９Ａ，９Ｂ 電極パッド
１０ 電極パッド
１１ シリコン基板
１１ＡＢ インターポーザ基板
１１Ａ 第１基板
１１Ｂ 第２基板
１１Ｘ 凹部
１１ＡＸ 第１凹部
１１ＢＸ 第２凹部
１１Ｙ，１１ＡＹ，１１ＢＹ 貫通ビア孔
１２Ｘ バンプ接合部
１２ はんだバンプ
１２Ａ 第１バンプ
１２Ｂ 第２バンプ
１３ 多孔質体
１３Ａ 第１多孔質体
１３Ｂ 第２多孔質体
１４ 冷媒
１５ 内部空間
１６ 貫通導体
１６Ａ 上部貫通導体（第１貫通導体）
１６Ｂ 下部貫通導体（第２貫通導体）
１８ 絶縁膜
１９，１９Ａ，１９Ｂ 絶縁膜
２０ 導体層
２０Ａ 第１導体層
２０Ｂ 第２導体層
２１，２１Ａ，２１Ｂ 電極パッド
３０ 枠体
４０ 配線層
４１ 層間絶縁膜
４１Ａ 開口部
４２ 配線
４３ 層間絶縁膜
４３Ａ 開口部
４４ 配線
１００ ３次元積層ＬＳＩパッケージ
２，２Ｘ，２Ｙ ＬＳＩパッケージ
３，３Ｘ，３Ｙ，３Ｚ ヒートシンク
３Ａ 放熱フィン
４ パッケージ基板
５ ＬＳＩチップ
６ サーマルインターポーザ
７ はんだバンプ
８ 電極パッド
９，９Ａ，９Ｂ 電極パッド
１０ 電極パッド
１１ シリコン基板
１１ＡＢ インターポーザ基板
１１Ａ 第１基板
１１Ｂ 第２基板
１１Ｘ 凹部
１１ＡＸ 第１凹部
１１ＢＸ 第２凹部
１１Ｙ，１１ＡＹ，１１ＢＹ 貫通ビア孔
１２Ｘ バンプ接合部
１２ はんだバンプ
１２Ａ 第１バンプ
１２Ｂ 第２バンプ
１３ 多孔質体
１３Ａ 第１多孔質体
１３Ｂ 第２多孔質体
１４ 冷媒
１５ 内部空間
１６ 貫通導体
１６Ａ 上部貫通導体（第１貫通導体）
１６Ｂ 下部貫通導体（第２貫通導体）
１８ 絶縁膜
１９，１９Ａ，１９Ｂ 絶縁膜
２０ 導体層
２０Ａ 第１導体層
２０Ｂ 第２導体層
２１，２１Ａ，２１Ｂ 電極パッド
３０ 枠体
４０ 配線層
４１ 層間絶縁膜
４１Ａ 開口部
４２ 配線
４３ 層間絶縁膜
４３Ａ 開口部
４４ 配線
１００ ３次元積層ＬＳＩパッケージ
Claims (7)
- 配線基板と、
前記配線基板の上方に実装され、はんだバンプを介して積層された複数の半導体チップと、前記複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの面内に熱を拡散させるサーマルインターポーザとを備える半導体装置と、
前記半導体装置に接する放熱部材とを備え、
前記サーマルインターポーザは、
内部空間と、前記内部空間から上方の外部へ貫通する上部貫通ビアと、前記内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、
前記内部空間を通って前記上部貫通ビアと前記下部貫通ビアとを接続し、前記上部貫通ビアに設けられたはんだバンプと前記下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、
前記内部空間の上面上に設けられ、前記上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、前記内部空間の下面上に設けられ、前記下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、
前記内部空間に封入された冷媒とを備えることを特徴とする電子装置。 - 前記放熱部材として、前記複数の半導体チップの最上層の半導体チップの上側、及び、前記サーマルインターポーザの外周部に接するヒートシンクを備えることを特徴とする、請求項１に記載の電子装置。
- 前記放熱部材として、前記複数の半導体チップの最上層の半導体チップの上側に接する第１ヒートシンクと、前記サーマルインターポーザの外周部に接する第２ヒートシンクとを備えることを特徴とする、請求項１に記載の電子装置。
- 前記サーマルインターポーザは、前記インターポーザ基板の外側上面及び外側下面の少なくとも一方に配線層を備えることを特徴とする、請求項１〜３のいずれか１項に記載の電子装置。
- はんだバンプを介して積層された複数の半導体チップと、
前記複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの面内に熱を拡散させるサーマルインターポーザと、
前記複数の半導体チップ及び前記サーマルインターポーザを実装するパッケージ基板とを備え、
前記サーマルインターポーザは、
内部空間と、前記内部空間から上方の外部へ貫通する上部貫通ビアと、前記内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、
前記内部空間を通って前記上部貫通ビアと前記下部貫通ビアとを接続し、前記上部貫通ビアに設けられたはんだバンプと前記下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、
前記内部空間の上面上に設けられ、前記上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、前記内部空間の下面上に設けられ、前記下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、
前記内部空間に封入された冷媒とを備えることを特徴とする半導体装置。 - はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザであって、
内部空間と、前記内部空間から上方の外部へ貫通する上部貫通ビアと、前記内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、
前記内部空間を通って前記上部貫通ビアと前記下部貫通ビアとを接続し、前記上部貫通ビアに設けられたはんだバンプと前記下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、
前記内部空間の上面上に設けられ、前記上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、前記内部空間の下面上に設けられ、前記下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、
前記内部空間に封入された冷媒とを備えることを特徴とするサーマルインターポーザ。 - はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザの製造方法であって、
第１基板に第１凹部を形成し、
前記第１凹部の底面から前記第１基板の裏面へ貫通する第１貫通ビアを形成し、
前記第１凹部に前記第１貫通ビアに接続される第１のはんだバンプを形成し、
前記第１凹部に前記第１のはんだバンプに接する第１多孔質体を形成し、
第２基板に第２凹部を形成し、
前記第２凹部の底面から前記第２基板の裏面へ貫通する第２貫通ビアを形成し、
前記第２凹部に前記第２貫通ビアに接続される第２のはんだバンプを形成し、
前記第２凹部に前記第２のはんだバンプに接する第２多孔質体を形成し、
前記第１凹部と前記第２凹部とによって内部空間が形成されるように前記第１基板と前記第２基板とを接合し、
前記第１のはんだバンプと前記第２のはんだバンプとを接合して、前記内部空間を通って前記第１貫通ビアと前記第２貫通ビアとを接続し、格子状に配列されたはんだバンプ接合部を形成し、
前記内部空間に冷媒を封入することを特徴とするサーマルインターポーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010234393A JP5740903B2 (ja) | 2010-10-19 | 2010-10-19 | 電子装置、半導体装置、サーマルインターポーザ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010234393A JP5740903B2 (ja) | 2010-10-19 | 2010-10-19 | 電子装置、半導体装置、サーマルインターポーザ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012089642A JP2012089642A (ja) | 2012-05-10 |
| JP5740903B2 true JP5740903B2 (ja) | 2015-07-01 |
Family
ID=46260960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010234393A Active JP5740903B2 (ja) | 2010-10-19 | 2010-10-19 | 電子装置、半導体装置、サーマルインターポーザ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5740903B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6007681B2 (ja) * | 2012-08-31 | 2016-10-12 | 富士通株式会社 | 冷却モジュールおよび半導体装置 |
| JPWO2014185088A1 (ja) * | 2013-05-17 | 2017-02-23 | 富士通株式会社 | 半導体装置とその製造方法、及び電子機器 |
| JP6263866B2 (ja) * | 2013-06-11 | 2018-01-24 | 富士通株式会社 | 半導体装置 |
| JP5554444B1 (ja) * | 2013-09-02 | 2014-07-23 | 株式会社フジクラ | 半導体パッケージの複合冷却構造 |
| US9594113B2 (en) * | 2014-02-21 | 2017-03-14 | Sensata Technologies, Inc. | Package on package thermal forcing device |
| KR101923659B1 (ko) | 2015-08-31 | 2019-02-22 | 삼성전자주식회사 | 반도체 패키지 구조체, 및 그 제조 방법 |
| WO2017039275A1 (ko) | 2015-08-31 | 2017-03-09 | 한양대학교 산학협력단 | 반도체 패키지 구조체, 및 그 제조 방법 |
| CN113421864B (zh) * | 2021-06-11 | 2023-11-10 | 西安电子科技大学 | 三维封装相变散热装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161090A (en) * | 1991-12-13 | 1992-11-03 | Hewlett-Packard Company | Heat pipe-electrical interconnect integration for chip modules |
| JPH09139453A (ja) * | 1995-11-16 | 1997-05-27 | Toshiba Corp | 半導体冷却装置 |
| JP4140100B2 (ja) * | 1998-10-29 | 2008-08-27 | ソニー株式会社 | ヒートパイプ内蔵プリント配線基板 |
| JP2005243761A (ja) * | 2004-02-25 | 2005-09-08 | Ngk Spark Plug Co Ltd | 中継基板、中継基板付き樹脂製基板 |
| JP4710460B2 (ja) * | 2005-07-20 | 2011-06-29 | 株式会社村田製作所 | セラミック多層基板、その製造方法、およびパワー半導体モジュール |
| US7432592B2 (en) * | 2005-10-13 | 2008-10-07 | Intel Corporation | Integrated micro-channels for 3D through silicon architectures |
| DE102006018161A1 (de) * | 2006-04-19 | 2007-10-25 | Patent-Treuhand-Gesellschaft für elektrische Glühlampen mbH | Elektronisches Bauelementmodul |
| JP2008159619A (ja) * | 2006-12-20 | 2008-07-10 | Shinko Electric Ind Co Ltd | 半導体装置 |
| KR100891520B1 (ko) * | 2007-05-15 | 2009-04-06 | 주식회사 하이닉스반도체 | 열 순환 매체를 구비한 인쇄회로기판 및 그의 제조방법 |
| US8035223B2 (en) * | 2007-08-28 | 2011-10-11 | Research Triangle Institute | Structure and process for electrical interconnect and thermal management |
| US8110415B2 (en) * | 2008-04-03 | 2012-02-07 | International Business Machines Corporation | Silicon based microchannel cooling and electrical package |
| JP2010002084A (ja) * | 2008-06-18 | 2010-01-07 | Fujitsu Ltd | ループ型ヒートパイプ、コンピュータ、および冷却装置 |
-
2010
- 2010-10-19 JP JP2010234393A patent/JP5740903B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012089642A (ja) | 2012-05-10 |
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