JP5923641B2 - ３次元メモリおよびその形成方法 - Google Patents

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Description

関連出願の説明
本特許出願は、参照により本明細書に組み込まれる、２０１０年６月２８日出願の米国特許出願第１２／８２５，２１１号の優先権の利益を主張するものである。
フラッシュメモリデバイスなどの不揮発性メモリデバイスは、情報を格納するために、多くのコンピュータおよび電子デバイス内で使用される。フラッシュメモリデバイスは、通常は、情報（例えば、データおよび命令コード）を格納するための書き込み動作、格納された情報を引き出すための読み出し動作、およびメモリから情報を除去するための消去動作を有する。より高密度のメモリデバイスに対する需要が増大すると共に、３次元（３Ｄ）メモリデバイスが提案されてきた。従来の３Ｄメモリデバイスの一例は、Ｊｉｙｏｕｎｇ Ｋｉｍらによる、表題「Ｎｏｖｅｌ ３−Ｄ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｖｅｒｔｉｃａｌ−Ａｒｒａｙ−Ｔｒａｎｓｉｓｔｏｒ（ＶＲＡＴ）ａｎｄ Ｐｌａｎａｒｉｚｅｄ
Ｉｎｔｅｇｒａｔｉｏｎ ｏｎ ｔｈｅ ｓａｍｅ Ｐｌａｎｅ（ＰＩＰＥ）」（２００８ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、２２〜２３ページ）の論文で説明されている。
また、従来の３Ｄメモリデバイスの一例が、特許文献１及び２に記載されている。
特開２００９−２６６９４５号公報 特開２００９−１１７８４３号公報
３Ｄメモリデバイスは比較的新しいものであるため、これらのデバイスは、製造プロセス上の課題を提起し得る。
上記の課題を解決するために、本発明の一態様に係る半導体装置は、水平に延在する第１の導電材料と、水平に延在し、前記第１の導電材料の上方に形成された第２の導電材料と、第１、第２および第３の誘電材料があって、前記第１および前記第２の誘電材料はそれらの間に前記第１の導電材料を挟み、前記第２の誘電材料は前記第１および前記第２の導電材料の間に挟まれ、前記第２および前記第３の誘電材料はそれらの間に前記第２の導電材料を挟み、前記第１および前記第２の導電材料、ならびに前記第１、前記第２および前記第３の誘電材料を垂直に貫通する導電チャネル柱があって、前記第１の導電材料は、前記第１の導電材料の端部と前記導電チャネル柱との間に第１の空洞を形成するように、前記導電チャネル柱から水平に後退し、前記第２の導電材料は、前記第２の導電材料の端部と前記導電チャネル柱との間に第２の空洞を形成するように、前記導電チャネル柱から水平に後退し、前記第１の導電材料と、前記第１および前記第２の誘電材料の各々と、の間に挟まれることを回避しながら、前記第１の空洞内で終端するように形成された、第１のメモリ素子と、前記第２の導電材料と、前記第２および前記第３の誘電材料の各々と、の間に挟まれることを回避しながら、前記第２の空洞内で終端するように形成された、第２のメモリ素子と、を備え、前記第１および第２のメモリ素子は、前記第２の誘電材料に
よって互いに分離されている、ことを特徴とする。
また、本発明の他の態様に係る半導体装置は、垂直方向に延在する導電チャネル柱と、それぞれが水平方向に延在しながら、それぞれの一部分が前記導電チャネル柱に隣接し、前記導電チャネル柱に沿って前記垂直方向に積層されるように配列された複数の誘電材料層と、前記垂直方向は前記複数の誘電材料層のそれぞれに挟まれ、前記水平方向の一方でそれらの各々が、前記導電チャネル柱と隣接する、複数のメモリ素子と、前記垂直方向は前記複数の誘電材料層のそれぞれに挟まれ、前記水平方向でそれらの各々が、前記複数のメモリ素子の各々を挟んで前記導電チャネル柱と対向する、複数の制御ゲートと、を備え、前記複数のメモリ素子のそれぞれは、前記垂直方向を前記複数の誘電材料層で、前記水平方向を前記複数の制御ゲートおよび前記導電チャネル柱で区画された各々の領域内で終端する、ことを特徴とする。
更に、本発明の一態様に係る半導体装置の製造方法は、導電材料層の形成と当該導電材料層上への誘電材料層の形成とを複数回繰り返し、複数の導電材料層および複数の誘電材料層とを形成する工程と、前記複数の導電材料層および前記複数の誘電材料層を垂直方向に貫通する開口を形成する工程と、前記開口内に露出した前記複数の導電材料層を選択的にエッチングし、前記複数の導電材料層のそれぞれの側面を前記複数の誘電材料層のそれぞれの側面から水平に後退させる工程と、前記複数の導電材料層の前記後退した側面のそれぞれと、前記複数の誘電材料層のそれぞれと、で区画された複数の空洞の各々を、埋設するように複数のメモリ素子を形成する工程と、前記複数のメモリ素子と前記複数の誘電材料層の側面のそれぞれを覆い垂直方向に延在する導電チャネル柱を形成する工程と、を含むことを特徴とする。
本発明の一実施形態による、メモリセルを備えるメモリアレイを有するメモリデバイスのブロック図を示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスの一部分の回路図を示す。 本発明の一実施形態による、図２のメモリデバイスの一部分の３次元視図を示す。 本発明の一実施形態による、図３のメモリデバイスの制御ゲートおよびメモリセルの一部分を示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスの一部分の回路図を示す。 本発明の一実施形態による、図３０のメモリデバイスの一部分の３次元視図を示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。
図１は、本発明の一実施形態による、メモリセル１１０を備えるメモリアレイ１０２を有するメモリデバイス１００のブロック図を示す。メモリセル１１０は、アクセス線１２３（例えば、信号を有するワード線ＷＬ０〜ＷＬＭ）および線１２４（例えば、信号を有するビット線ＢＬ０〜ＢＬＮ）を伴って、行ならびに列の形で配置構成することができる。メモリデバイス１００は、線１２４および線１２８を使用して、メモリセル１１０内部の情報を転送することができる。メモリセル１１０は、複数のデバイスレベル内に物理的に配置することができ、そのため、メモリセル１１０の１つのグループを、他のメモリセル１１０の１つ以上のグループ上に積み重ねることができる。行デコーダ１３２および列デコーダ１３４は、線１２５（例えば、アドレス線）上のアドレス信号Ａ０〜ＡＸを復号して、どのメモリセル１１０にアクセスさせるべきかを決定する。ｘ行及び列デコーダ１３２及び１３４の行及び列レベルデコーダ１３６及び１３８は各々、アクセスさせるべきメモリセル１１０が配置された、メモリデバイス１００の複数のデバイスレベルのうちのどれかを決定する。
センス増幅器回路１４０は、メモリセル１１０から読み出される情報の値を判定して、その情報を、線１２４および線１２８に、信号の形態で提供するように動作する。センス増幅器回路１４０はまた、線１２４および線１２８上の信号を使用して、メモリセル１１０に書き込まれる情報の値を判定することもできる。メモリデバイス１００は、メモリアレイ１０２と線（例えば、データ線）１２６との間で情報を転送するための、回路機構１５０を含み得る。線１２６上の信号ＤＱ０〜ＤＱＮは、メモリセル１１０から読み出されるか、またはメモリセル１１０内に書き込まれる情報を示し得る。線１２６は、メモリデバイス１００内部のノード、またはメモリデバイス１００が存在するパッケージ上のノード（例えば、ピンまたはハンダボール）を含み得る。メモリデバイス１００の外部の他のデバイス（例えば、メモリコントローラまたはプロセッサ）は、線１２５、１２６、および１２７を通じて、メモリデバイス１００と通信することができる。
メモリデバイス１００は、メモリセル１１０から情報を読み出すための読み出し動作、およびメモリセル１１０内に情報を書き込む書き込み動作（プログラミング動作と称される場合もある）などの、メモリ動作を実行する。メモリ制御ユニット１１８が、線１２７上の制御信号に基づいて、このメモリ動作を制御する。線１２７上の制御信号の例としては、１つ以上のクロック信号、およびメモリデバイス１００が実行するいずれかの動作（例えば、書き込み動作または読み出し動作）を指示するための他の信号が挙げられる。メモリデバイス１００の外部の他のデバイス（例えば、プロセッサまたはメモリコントローラ）は、線１２７上の制御信号の値を制御することができる。これらの線上の信号の組み合わせの、特定の値が、コマンド（例えば、書き込みコマンドまたは読み出しコマンド）を生成して、このコマンドが、メモリデバイス１００に、対応するメモリ動作（例えば、書き込み動作または読み出し動作）を実行させることができる。
メモリセル１１０のそれぞれは、単一ビットの値、または２つ、３つ、４つ、もしくは他の数のビットなどの複数ビットの値を表す情報を、格納することができる。例えば、メモリセル１１０のそれぞれは、単一ビットのバイナリ値「０」または「１」を表す情報を格納することができる。別の実施例では、メモリセル１１０のそれぞれは、２ビットの、４つの可能な値「００」、「０１」、「１０」、および「１１」のうちの１つ、８つの可能な値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、および「１１１」のうちの１つ、あるいは他の数の複数ビットの、他の値のうちの１つなどの、複数ビットの値を表す情報を、格納することができる。
メモリデバイス１００は、線１４１上の供給電圧信号Ｖｃｃおよび線１４２上の供給電圧信号Ｖｓｓを含めた、供給電圧を受け取ることができる。供給電圧信号Ｖｓｓは、接地電位（例えば、約０ボルトの値を有する）で動作することができる。供給電圧信号Ｖｃｃは、バッテリーまたは交直流（ＡＣ−ＤＣ）変換回路機構などの、外部電源から、メモリデバイス１００に供給される、外部電圧を含み得る。
メモリデバイス１００の回路機構１５０は、選択回路１５２および入出力（Ｉ／Ｏ）回路１１６を含み得る。選択回路１５２は、信号ＳＥＬ０〜ＳＥＬｎに応答して、メモリセル１１０から読み出されるか、またはメモリセル１１０内に書き込まれる情報を表し得る、線１２４および線１２８上の信号を選択する。列デコーダ１３４が、アドレス信号Ａ０〜ＡＸに基づいて、ＳＥＬ０〜ＳＥＬｎ信号を選択的にアクティブにする。選択回路１５２が、線１２４および線１２８上の信号を選択して、読み出し動作および書き込み動作の間の、メモリアレイ１０２とＩ／Ｏ回路１１６との通信を提供する。
メモリデバイス１００は、不揮発性メモリデバイスとすることができ、メモリセル１１０は、不揮発性メモリセルとすることができるため、メモリセル１１０は、電力（例えば、ＶｃｃもしくはＶｓｓ、または双方）がメモリデバイス１００から切断される際に、メモリセル１１０上に格納された情報を保持することができる。例えば、メモリデバイス１００は、ＮＡＮＤフラッシュもしくはＮＯＲフラッシュメモリデバイスなどの、フラッシュメモリデバイス、または可変抵抗メモリデバイスなど（例えば、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ（登録商標））など）の、他の種類のメモリデバイスとすることができる。
メモリデバイス１００は、本明細書で説明される実施形態に焦点を合わせる手助けとするために、図１には示されない他の機構を含み得ることが、当業者には理解されるであろう。
メモリデバイス１００は、図２〜図３８を参照して以下で説明されるメモリデバイスおよびメモリセルのうちの、少なくとも１つを含み得る。
図２は、本発明の一実施形態による、メモリセル２１０、２１１、および２１２の下方に、データ線２５１、２５２、および２５３が配置される、メモリデバイス２００の一部分の回路図を示す。メモリセル２１０、２１１、および２１２は、メモリセル２１０のグループ、メモリセル２１１のグループ、およびメモリセル２１２のグループなどのグループへと、グループ化することができる。図２に示すように、各グループ内のメモリセルは、制御ゲート２２１、２２２、または２２３（関連する信号ＷＬ０、ＷＬ１、およびＷＬ２を有する）などの、同じ制御ゲートを共有する。これらのメモリセルは、ストリング２１５およびストリング２１６などのストリング内で直列に結合される。各ストリングは、異なるグループからのメモリセルのうちの１つを含み得、トランジスタ２３１のうちの１つとトランジスタ２３２のうちの１つとの間に結合される。
図２に示すように、トランジスタ２３１は、選択線２４１、２４２、および２４３（関連する信号ＳＧＤ０、ＳＧＤ１、およびＳＧＤ２を有する）に結合される、ゲートを有する。トランジスタ２３１は、データ線２５１、２５２、および２５３（関連する信号ＢＬ０、ＢＬ１、およびＢＬ２を有する）に結合される、ノード（例えば、ソース）を有する。データ線２５１、２５２、および２５３は、不揮発性メモリデバイスのビット線またはセンス線に対応する場合がある。
トランジスタ２３２は、選択線２６１、２６２、および２６３（関連する信号ＳＧＳ０、ＳＧＳ１、およびＳＧＳ２を有する）に結合される、ゲートを有する。トランジスタ２
３２は、不揮発性メモリデバイス内のメモリセルストリングの共通ソース２７０に結合される、ノード（例えば、ドレイン）を有する。
図２は、関連する構成要素が結合された、メモリセルの３つのグループを、一実施例として示す。メモリセルのグループ、およびそれらのグループの関連する構成要素（例えば、制御ゲートおよびデータ線）の数は、変動し得る。
メモリデバイス２００は、メモリセル２１０、２１１、および２１２内に格納された情報を検知する（例えば、読み出す）ための読み出し動作の間、ならびにメモリセル２１０、２１１、および２１２内に情報を格納するための書き込み動作の間の、メモリセル２１０、２１１、および２１２へのアクセスを制御するために、制御ゲート２２１、２２２、および２２３を使用する。メモリデバイス２００は、読み出し動作の間にこれらのメモリセルから読み出された情報を転送するために、データ線２５１、２５２、および２５３を使用する。
トランジスタ２３１およびトランジスタ２３２は、読み出し動作または書き込み動作の間、それぞれ、信号ＳＧＤ０、ＳＧＤ１、およびＳＧＤ２、ならびに信号ＳＧＳ０、ＳＧＳ１、およびＳＧＳ２に応答して、データ線２５１、２５２、および２５３、ならびに共通ソース２７０に、メモリセルを選択的に結合する。
本明細書での説明に焦点を合わせる手助けとするために、本明細書での説明では、書き込み、読み出し、および消去動作などの、メモリデバイスの動作の詳細な説明は省略される。これらの動作は、当業者には理解されるであろう。例えば、メモリデバイス２００の消去動作では、約２０ボルトの電圧を、データ線２５１、２５２、および２５３に印加することができ、その一方で、制御ゲート２２１、２２２、および２２３、選択線２４１、２４２、および２４３、ならびに選択線２６１、２６２、および２６３を、「浮遊」させる（例えば、電圧に対して非接続のままにする）ことができる。この消去動作で、メモリセル２１０、２１１、および２１２のメモリ素子からの電子は、データ線２５１、２５３、および２５３に移動することができる。
図３は、本発明の一実施形態による、メモリデバイス２００の一部分の３Ｄ視図を示す。図３はまた、Ｘ方向、Ｙ方向、およびＺ方向も示し、デバイスレベル３０１、３０２、および３０３が、Ｚ方向で配置構成される。同じグループのメモリセル２１０は、Ｘ方向およびＹ方向で、行および列の形に配置構成することができる。メモリセルの各グループは、異なるデバイスレベル３０１、３０２、および３０３内に配置される。例えば、メモリセル２１０を有するグループは、デバイスレベル３０１内に配置される。メモリセル２１１を有するグループは、デバイスレベル３０２内に配置される。メモリセル２１２を有するグループは、デバイスレベル３０３内に配置される。
図３に示すように、各ストリング内のメモリセル２１０、２１１、および２１２（例えば、トランジスタ２３１とトランジスタ２３２との間のメモリセル）は、データ線２５１、２５２、および２５３の下の基材（基板）に対して、Ｚ方向に、実質的に垂直に位置合わせされる。この基材は、図３には示されないが、図５および図６の基材５０３と同様のものとすることができる。図３はまた、図２のトランジスタ２３１およびトランジスタ２３２に対応する、トランジスタ２３１とトランジスタ２３２との間の、同じストリング内のメモリセル２１０、２１１、および２１２のメモリ素子４３０を通って、Ｚ方向に垂直に延びる、チャネル４４１ならびに導電材料部分４４２も示す。図３に示すように、トランジスタ２３１は、本体３９１（例えば、トランジスタチャネル）に結合されるダブルゲートを含み、トランジスタを制御する（オンまたはオフにする）ことができる。このダブルゲートの構造は、同じ選択線２４１の２つの区画（図３に示すような）を含み得、その
２つの区画は、本体３９１の２つの両側上にのみ配置される。
図３のメモリデバイス２００はまた、コンタクト３２９、３４９、および３５９も含み得る。コンタクト３２９は、制御ゲート２２１、２２２、および２２３への電気的接続を提供する。コンタクト３４９は、選択線２４１、２４２、２４３、および２４４への電気的接続を提供する。コンタクト３５９は、データ線２５１、２５２、および２５３との間の電気的接続を提供する。選択線２４４、および選択線２４４とＺ方向で関連するメモリセルは、図２には示されない。
図４は、図３のメモリデバイス２００の制御ゲート２２１およびメモリセル２１０の一部分を示す。図２の制御ゲート２２２および制御ゲート２２３、ならびにメモリセル２１１およびメモリセル２１２は、それぞれ、制御ゲート２２１およびメモリセル２１０と同様の構造を有する。図４に示すように、制御ゲート２２１は、空洞４２０を有する均質材料を含み、各空洞は、この均質材料とは異なる材料を含めた、様々な構成要素で充填することができる。その様々な構成要素としては、メモリ素子４３０、チャネル４４１、導電材料部分４４２、ならびに誘電体４２１および誘電体４２７が挙げられる。誘電体４２１は、異なる層として配置構成される、複数の材料４２２、４２３、および４２４を含み得る。図４に示すように、各メモリセル２１０のメモリ素子４３０は、内側面４５１および外側面４５２を有する、リング形状（例えば、ドーナツ形状）を有する。図３に示す他のメモリセル２１１およびメモリセル２１２のそれぞれもまた、リング形状を有する。図３に示すように、同じストリング内（例えば、トランジスタ２３１とトランジスタ２３２との間）のメモリセル２１０、２１１、および２１２の内部では、各メモリセルのリング形状メモリ素子４３０の全体が、同じストリング内の他のメモリセルのそれぞれの、リング形状メモリ素子の全体と、実質的に垂直に（Ｚ方向で）位置合わせされる。
各メモリ素子４３０は、その中の電荷の量（例えば、電子の数）に基づくような、情報を格納することができる。そのような各メモリ素子４３０では、電荷の量は、そのメモリ素子が格納する情報の値に対応する。この電荷の量は、書き込み動作で、または消去動作で、制御することができる。例えば、チャネル４４１もしくは導電材料部分４４２、または双方からの電子は、当業者には既知のトンネル効果により、書き込み動作の間に、メモリ素子４３０に移動することができる。消去動作では、メモリ素子４３０からの電子は、チャネル４４１もしくは導電材料部分４４２、または双方へ戻り、データ線２５１、２５３、および２５３（図２および図３）に移動することができる。代替的実施形態は、例えば、素子４３０の抵抗に基づくような、情報を格納することができる、メモリ素子４３０を使用することも可能である。 図３のメモリデバイス２００は、図５〜図２９を参照して以下で説明されるものと同様のプロセス、または同一のプロセスを使用して、形成することができる。
図５〜図２９は、本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイス５００を形成する、様々なプロセスを示す。メモリデバイス５００（図２９に、より詳細に示す）は、図３のメモリデバイス３００に対応し得る。
図５は、基材（基板）５０３を有するメモリデバイス５００を示し、この基材５０３は、層として配置構成される材料５０１および材料５０２を含み得る。材料５０１は、バルクシリコンを含み得、または別の半導体材料とすることも可能である。材料５０２は、誘電材料（誘電体材料）、例えば、シリコン酸化物とすることができる。図５はまた、基材５０３の上に形成される、材料５０４および材料５０５も示す。材料５０４および材料５０５の形成は、基材５０３の上に導電材料を付着（堆積）させ、次に材料５０４の上に別の導電材料を付着させる工程を含み得る。材料５０４は、金属、または他の導電材料を含み得る。材料５０５は、非ドープのポリシリコン、もしくはｐ型シリコンなどのドープポ
リシリコン、または別の導電材料を含み得る。
図５はまた、Ｘ方向、Ｘ方向に対して垂直なＹ方向、ならびにＸ方向およびＹ方向の双方に対して垂直なＺ方向も示す。図５に示すように、材料５０４および材料５０５は、１つの層が、Ｚ方向で１つ以上の他の層の上方に（例えば、層上に）ある、異なる層として形成することができる。
本明細書で使用するとき、一方が他方「上に」ある、２つ以上の材料に関して使用される用語「〜上に」とは、それらの材料の間の少なくとも一部の接触を意味し、一方で、「の上方に」または「上にある」は、材料が別の材料「上に」あることか、またはそれらの材料の間に、１つ以上の追加的な介在材料が存在する場合を指すことができる（例えば、接触は必ずしも必要とされない）。これらの用語「〜上に」、「の上方に」、または「上にある」は、本明細書で使用するとき、特にそのような明示的記述がない限り、いずれの方向性も示すものではない。
図６は、データ線６５１、６５２、および６５３、ならびにデバイス構造体６０５が形成された後の、メモリデバイス５００を示す。エッチング（例えば、乾式エッチング）などのプロセスを使用して、材料５０４および材料５０５（図５）の諸部分を除去し、トレンチ５１１およびトレンチ５１２を形成することができ、このトレンチ５１１およびトレンチ５１２は、材料５０２で、トレンチの底部を有する。データ線６５１、６５２、および６５３のそれぞれ、ならびにデバイス構造体６０５のそれぞれは、Ｘ方向に延びる、より大きい寸法（例えば、長さ）を有する。Ｘ方向に延びる個別の開口部を有するマスク（図６には示さず）を使用して、トレンチ５１１およびトレンチ５１２を形成することができる。図６に示すように、トレンチ５１１およびトレンチ５１２は、材料５０４（図５）を、図２のデータ線２５１、２５２、および２５３に対応し得る、個別のデータ線６５１、６５２、および６５３へと分割する。
図７は、ピラー７０５が、メモリデバイス５００の区域７０１内に形成された後の、メモリデバイス５００を示す。ピラー７０５は、メモリデバイス５００の区域７０２内には形成されない。簡略化のために、図７〜図２９には、図６の基材５０３は示されない。図７では、エッチング（例えば、乾式エッチング）などのプロセスを使用して、デバイス構造体６０５の諸部分を除去し、トレンチ５１１およびトレンチ５１２と垂直なＹ方向で、トレンチ７１１、７１２、および７１３を形成することができ、それによりピラー７０５を、図７に示すように形成することができる。Ｙ方向に延びる個別の開口部を有するマスク（図７には示さず）を使用して、トレンチ７１１、７１２、および７１３を形成することができる。各ピラー７０５は、約２０〜５０ナノメートルの、Ｚ方向での高さを含み得る。図７に示すように、ピラー７０５は、Ｘ方向およびＹ方向で、行および列の形に（例えば、マトリックスの形に）配置構成される。簡略化のために、図７には、トレンチ５１１およびトレンチ５１２内に充填される誘電材料は示されない。しかしながら、図７のメモリデバイス５００の形成はまた、デバイス構造体６０５の頂部表面７１５まで、トレンチ５１１およびトレンチ５１２を充填するように、誘電材料（例えば、シリコン酸化物）を形成する工程も含み得る。
図８は、誘電体８３１、ならびに選択線８４１、８４２、８４３、および８４４が形成された後の、メモリデバイス５００を示す。選択線８４１、８４２、８４３、および８４４は、それぞれ、図３の選択線２４１、２４２、２４３、および２４４に対応し得る。図８では、誘電体８３１は、選択線８４１、８４２、８４３、および８４４を、ピラー７０５から電気的に絶縁するように形成される。誘電体８３１は、例えば、各ピラー７０５の少なくとも２つの面上に、誘電材料（例えば、シリコン酸化物）を付着させることによって、またはピラー７０５を酸化させることによって、形成することができる。誘電体８３
１が形成された後、例えば、ピラー７０５、ならびにトレンチ７１１、７１２、および７１３（図７）の上に、導電材料を付着させ、次にその導電材料の一部分を除去（例えば、エッチング）することによって、選択線８４１、８４２、８４３、および８４４を形成し、図８に示す構造を有する、選択線８４１、８４２、８４３、および８４４を形成することができる。選択線８４１、８４２、８４３、および８４４のための導電材料の例としては、ポリシリコン、金属、あるいは、ＴｉＮおよびＴａＮなどの、他の導電材料が挙げられる。
図８はまた、デバイス構造体６０５の選択部分内にｎ型不純物を挿入する（例えば、注入する）ことによって形成することができる、ドープ領域８３３も示す。ｎ型不純物の例としては、リン（Ｐ）またはヒ素（Ａｓ）などの元素が挙げられる。ｎ型不純物が挿入されていない、デバイス構造体６０５の残余部分は、図５を参照して上記で説明されたような、ｐ型シリコンなどの、その本来の材料を維持し得る。
図９は、図８の選択線８４１、８４２、８４３、および８４４の代替的構造体である、選択線９４１、９４２、９４３、および９４４を有する、メモリデバイス５００を示す。図８では、各ピラー７０５の相対する側面は、同じ選択線８４１、８４２、８４３、または８４４の、２つの異なる区画と関連する。図９では、ピラー７０５の頂部表面を除いて、選択線９４１、９４２、９４３、または９４４のうちの１つの材料によって、各ピラー７０５を完全に取り囲むことができる（例えば、各ピラー７０５の４つの側面が、同じ選択線の４つの異なる区画と関連する）。選択線８４１、８４２、８４３、および８４４と比較して、より高効率のメモリデバイスを、選択線９４１、９４２、９４３、および９４４を使用して達成することができる。選択線９４１、９４２、９４３、および９４４はまた、それぞれ、図３の選択線２４１、２４２、２４３、および２４４の代替的構造体とすることもできる。それゆえ、図２および図３の各トランジスタ２３１は、図９に示す構造を有する、取り囲まれたゲート（サラウンドゲート）を含み得る。それゆえ、図３に示すダブルゲートの代わりに、図３の各トランジスタ２３１は、代替的には、本体３９１（図３）を取り囲む、同じ選択線（選択線９４１など）の４つの異なる区画を有する、取り囲まれたゲートを含み得る。
図１０は、材料１００１〜１００７が、ピラー７０５、ならびに選択線８４１、８４２、８４３、および８４４の上に形成された後の、メモリデバイス５００を示す。材料１００１〜１００７は、メモリデバイス５００の区域７０１内および区域７０２内の双方に形成することができる。しかしながら、本明細書での説明に焦点を合わせるために、図１０には、区域７０２内の、材料１００１〜１００７の一部の部分は示されない。図２８および図２９を参照する下記の説明で、メモリデバイス５００の区域７０２内の追加的構成要素（例えば、図３のコンタクト３２９と同様の構成要素）の形成が説明される。
図１０〜図２９では、簡略化のために、メモリデバイス５００の一部の構成要素に関連する一部の番号指定は、１つ１つの図ごとに繰り返さない場合がある。図１０では、材料１００１〜１００７を形成する前に、シリコン酸化物などの誘電材料（図１０には示さず）を、間隙１０４１、１０４２、および１０４３を充填するように形成することができる。材料１００１〜１００７の形成は、誘電材料と導電材料とを、交互配置方式で交互に付着させる工程を含み得ることにより、これらの材料は、図１０に示すように、Ｚ方向で互いの上に交互に積み重ねられる。材料１００１、１００３、１００５、および１００７は、シリコン酸化物などの誘電材料を含み得る。材料１００２、１００４、および１００６は、金属またはポリシリコン（例えば、ｐ型シリコンに対するｎ型シリコン）などの導電材料を含み得る。図１０に示すように、材料１００１〜１００７は、材料１００２、１００４、および１００６が、材料１００１、１００３、１００５、および１００７によって互いに電気的に絶縁されるように、形成される。
図１１は、開口部（例えば、穴）１１０１が、材料１００２〜１１０７内に形成された後の、メモリデバイス５００を示す。穴１１０１は、図１１に示すように、各穴１１０１を、対応するピラー７０５の実質的に直接上に、位置合わせすることができるように形成される。穴１１０１の形成は、材料１００２〜１００７のそれぞれの一部分を除去（例えば、エッチング）して、材料１００１で停止させる工程を含み得ることにより、材料１００１の少なくとも一部分、または材料１００１の全体が、穴１１０１をピラー７０５から隔てるように残存する。穴１１０１の形成は、材料１００３、１００５、および１００７内のそれぞれの空洞１１１０、ならびに材料１００２、１００４、および１００６内のそれぞれの空洞１１２０の形成をもたらす。図１１に示すように、材料１００３、１００５、および１００７内の空洞１１１０は、他の材料１００２、１００４、および１００６内の空洞１１２０の実質的に直接上に、位置合わせされる。各空洞１１１０および各空洞１１２０は、実質的に同じ直径Ｄ１を有し得る。直径Ｄ１はまた、各空洞１１１０および各空洞１１２０の場所での、各穴１１０１の直径と見なすことができる。
図１２は、空洞１２２０が、材料１００２、１００４、および１００６（制御ゲート１２２１、１２２２、および１２２３を形成するために使用される）内に形成された後の、メモリデバイス５００を示す。空洞１２２０の形成は、空洞１１２０（図１１）のサイズを拡大し、その一方で、空洞１１１０のサイズを実質的に変化させずに保つ（例えば、実質的に直径Ｄ１で維持する）工程を含み得る。例えば、空洞１１２０（図１１）のサイズの拡大は、各空洞１１２０（図１１）で、材料１００２、１００４、および１００６のそれぞれの一部分を選択的に除去（例えば、選択的な、湿式または乾式エッチング）する工程を含み得ることにより、各空洞１２２０の直径が、実質的に直径Ｄ２へと増大し、その一方で、各空洞１１１０での直径Ｄ１は、実質的に変化せずに維持される。直径Ｄ２は、直径Ｄ１よりも大きい。材料１００２、１００４、および１００６内の空洞１１２０の形成はまた、図２の制御ゲート２２１、２２２、および２２３に対応し得る、制御ゲート１２２１、１２２２、および１２２３も形成する。
図１３は、図１２の制御ゲート１２２１の、更なる詳細を示す。図１２の制御ゲート１２２２および制御ゲート１２２３は、制御ゲート１２２１と同様の構造を有する。図１３に示すように、制御ゲート１２２１は、図１１の空洞１２２０が、Ｘ方向およびＹ方向で、行および列の形に配置構成される、均質材料を含み得る。各空洞１２２０は、側壁１２２５を含み得る。
図１４および図１５は、誘電体１４２１およびメモリ素子１４３０が、空洞１２２０内に形成された後の、メモリデバイス５００を示す。簡略化のために、図１５には、全ての空洞１２２０内の誘電体１４２１およびメモリ素子１４３０は示されない。各誘電体１４２１は、制御ゲート１２２１の材料とメモリ素子１４３０との間に各誘電体１４２１を配置することができるように、側壁１２２５上に形成することができ、それにより、メモリ素子１４３０を、誘電体１４２１の少なくとも一部分によって、制御ゲート１２２１の材料から電気的に絶縁することができる。誘電体１４２１の形成は、複数の材料１４２２、１４２３、および１４２４（図１５）を、異なる時点で、次々と形成する工程を含み得る。材料１４２２の形成は、側壁１２２５の一部分（例えば、表面）を酸化させて、側壁１２２５上に誘電材料（例えば、シリコン酸化物）を形成する工程を含み得る。あるいは、材料１４２２の形成は、側壁１２２５上に誘電材料（例えば、シリコン酸化物）を付着させる工程を含み得る。材料１４２３の形成は、材料１４２２上に誘電材料（例えば、シリコン窒化物）を付着させる工程を含み得、その誘電材料の一部分はまた、各空洞１１１０の側壁１４２５上にも形成される。材料１４２４の形成は、材料１４２３上に誘電材料（例えば、シリコン酸化物）を付着させる工程を含み得る。
メモリ素子１４３０は、誘電体１４２１が形成された後に、形成することができる。図１５に示すように、各メモリ素子１４３０は、図１４の内側面１４５１および外側面１４５２を有する、リング形状（例えば、ドーナツ形状）を有する。メモリ素子１４３０の形成は、穴１１０１内に材料を付着させる工程を含み得る。図１４の空洞１２２０は、空洞１１１０と実質的に位置合わせされているため、この材料（メモリ素子１４３０を形成する）は、空洞１１１０および空洞１１２０の双方に充填することができる。次に、メモリ素子１４３０を形成する材料の一部分（例えば、各穴の中心部分）を除去する（例えば、同じ単一のエッチング工程での、エッチングによって）ことができ、それにより、空洞１１１０内の材料を除去（例えば、完全に除去）することができ、空洞１２２０内の材料は、完全に除去されることなく、部分的に除去される。図１４に示すように、メモリ素子１４３０を形成する材料が、空洞１１１０から除去された後、誘電材料１４２３（例えば、材料１４２２上に形成された、シリコン窒化物）の一部分を、露出させることができる。図１４に示すように、メモリ素子１４３０を形成する材料が、空洞１２２０から部分的に除去された後、同じ穴１１０１に関連するメモリ素子１４３０（空洞１２２０内の残留材料によって形成される）は、空洞１１１０の側壁１４２５（または、空洞１１１０の、材料１４２２および材料１４２３の諸部分を有する側壁１４２５）と実質的に位置合わせされる、その内側面１４５１を有し得る。
メモリ素子１４３０の材料としては、例えば、半導体材料（例えば、ポリシリコン）、シリコン窒化物もしくは他の誘電電荷トラッピング材料などの誘電電荷トラッピング材料、または相変化材料（例えば、ＧＳＴ）などの可変抵抗材料を挙げることができる。メモリ素子１４３０を形成する材料の一部分を除去（例えば、エッチング）する間、ピラー７０５の上に配置された、材料１００１の部分１４０１もまた除去して、部分１４０１の厚さを低減することができる。
図１６および図１７は、誘電体１６２７が、メモリ素子１４３０の内側面１４５１上、および空洞１１１０内に形成された後の、メモリデバイス５００を示す。誘電体１６２７の形成は、内側面１４５１上に誘電材料（例えば、シリコン酸化物）を付着させる工程を含み得る。あるいは、誘電体１６２７の形成は、メモリ素子１４３０の一部分（例えば、内側面１４５１）を酸化させる工程を含み得る。誘電体１６２７の形成（例えば、酸化による）はまた、空洞１１１０の側壁１４２５上に形成された材料１４２２上に形成される、材料１４２３（図１４）もまた、消耗させることができる。それゆえ、誘電体１６２７はまた、材料１４２２の上で、空洞内に形成することもできる。
図１８および図１９は、チャネル１８４１が、空洞１１１０内および空洞１２２０内の双方の、誘電体１６２７上に形成された後の、メモリデバイス５００を示す。チャネル１８４１の形成は、誘電体１６２７上に導電材料を付着させる工程を含み得る。エッチングプロセスを使用して、その付着の後に、導電材料の厚さを低減することができる。チャネル１８４１の導電材料は、ピラー７０５と同じ材料のタイプ（例えば、ｐ型）を有し得る、ドープポリシリコンを含み得る。図１８はまた、開口部１８０１の形成も示し、この開口部１８０１は、ピラー７０５の上に配置された部分１４０１（図１４）を除去することによって、（例えば、エッチングによって）形成することができる。図１９に示すように、チャネル１８４１は、メモリ素子１４３０と対向しており、誘電体１６２７の少なくとも一部分によって、メモリ素子１４３０から電気的に絶縁される。
図２０は、例えば非ドープまたは低ドープのポリシリコンを付着させることによって、導電材料２００１が形成され、チャネル１８４１とピラー７０５とが電気的に連通された後の、メモリデバイス５００を示す。図２０に示すように、導電材料２００１は、ピラー７０５を通じて、チャネル１８４１とデータ線６５１、６５２、および６５３との間に、連続的な導電経路を形成する。
図２１は、誘電材料２１０１（例えば、シリコン酸化物）が、導電材料２００１の上に形成された後の、メモリデバイス５００を示す。
図２２は、開口部（例えば、穴２２０１）、導電材料部分２２６０、および導電材料部分２２４１の形成後の、メモリデバイス５００を示す。穴２２０１は、図２２に示すように、各穴２２０１を、チャネル１８４１の実質的に直接上に、位置合わせすることができるように形成される。穴２２０１の形成は、誘電材料２１０１の一部分、および導電材料２００１（図２１）の一部分を除去（例えば、エッチング）して、材料１００７内の場所で停止させる工程を含み得る。穴２２０１が形成されることにより、導電材料２００１の一部分が、穴２２０１の形成の間に除去された後、導電材料２００１は、図２２に示すように、導電材料部分２２６０と導電材料部分２２４１とに分離することができる。
図２３は、ドープ領域２３０１が形成された後の、メモリデバイス５００を示す。ドープ領域２３０１の形成は、導電材料部分２２４１の頂部部分内に、ｎ型不純物を挿入する（例えば、埋め込む）工程を含み得る。ドープ領域２３０１は、チャネル１８４１とメモリデバイス５００の他の構成要素との間に、比較的低い抵抗の接続を提供することができる。
図２４は、誘電体２４０１およびチャネル２４０２が形成された後の、メモリデバイス５００を示す。誘電体２４０１（例えば、シリコン酸化物）は、穴２２０１の場所で、導電材料部分２２６０の側壁上に形成される。チャネル２４０２は、誘電材料２１０１の側壁上、および誘電体２４０１上に形成される。
図２５は、導電材料２５０１が、各穴２２０１内に形成された後の、メモリデバイス５００を示し、このことにより、チャネル２４０２は、導電材料２５０１、ドープ領域２３０１、および導電材料部分２２４１を通じて、チャネル１８４１と電気的に結合することができる。各穴２２０１内の導電材料２５０１の形成は、材料の上に導電材料（例えば、ポリシリコン）を付着させることにより、その導電材料が穴２２０１を充填する工程を含み得る。次に、例えば導電材料をエッチ（etching）バックすることによって、または化学機械研磨（ＣＭＰ）によって、その導電材料の頂部部分を除去することができる。
図２６は、ドープ領域２６０１、ならびに選択線２６６１、２６６２、および２６６３が形成された後の、メモリデバイス５００を示す。ドープ領域２６０１の形成は、導電材料部分２５０１の頂部部分内に、ｎ型不純物を挿入する（例えば注入する）工程を含み得る。選択線２６６１、２６６２、および２６６３の形成は、誘電材料２１０１および導電材料部分２２６０の諸部分を除去して、トレンチ２６０２を形成する工程を含み得、このトレンチ２６０２は、材料１００７内に部分的に延びる、トレンチの底部を有する。図２６に示すように、トレンチ２６０２は、導電材料部分２２６０を、図２の選択線２６１、２６２、および２６３に対応し得る、選択線２６６１、２６６２、および２６６３へと分離する。
図２７は、材料２７０１および共通ソース２７７０が形成された後の、メモリデバイス５００を示す。材料２７０１の形成は、材料２１０１の上に誘電材料（例えば、シリコン酸化物）を付着させることにより、その誘電材料がトレンチ２６０２を充填する工程を含み得る。次に、例えば誘電材料をエッチバックすることによって、またはＣＭＰによって、その誘電材料の頂部部分を除去することができる。共通ソース２７７０の形成は、材料２７０１および材料２１０１の上に導電材料（例えば、金属）を付着させる工程を含み得る。
図２８は、区域７０２（図１０）内の材料１００１〜１００７が、階段状パターンを形成するように処理（例えば、パターニングによって）された後の、メモリデバイス５００を示し、階段の間の材料は、図２８には示されない。図１０の説明で上述されたように、材料１００１〜１００７の一部の部分は、簡略化のために、図１０〜図２７の区域７０２からは省略されている。図２８は、階段状パターンを形成するように処理された後の、区域７０２内の材料１００１〜１００７を示す。図２８に示すように、制御ゲート１２２１、１２２２、および１２２３が、それぞれ、階段状パターンに形成される材料１００２、１００４、および１００６から形成される。
図２９は、コンタクト２９２９、２９４９、および２９５９が形成された後の、メモリデバイス５００を示す。コンタクト２９２９は、制御ゲート１２２１、１２２２、および１２２３への電気的接続を提供する。コンタクト２９４９は、選択線８４１、８４２、８４３、および８４４への電気的接続を提供する。コンタクト２９５９は、データ線６５１、６５２、および６５３との間の電気的接続を提供する。
図２９に示すように、メモリデバイス５００は、図２および図３を参照して上記で説明された、メモリデバイス３００の構成要素ならびにメモリセル２１０、２１１、および２１２と同様、もしくは同一の、構成要素ならびにメモリセル２９１０、２９１１、および２９１２を含み得る。
追加的なプロセスを実行して、上述のメモリデバイス５００などのメモリデバイスの、追加的な機構を形成することができる点が、当業者には容易に理解されるであろう。それゆえ、本明細書で説明される実施形態に焦点を合わせる手助けとするために、上述の図５〜図２９、および以下で説明される図３０〜図３８には、メモリデバイス５００などのメモリデバイスの、機構の一部のみが示される。
図３０は、本発明の一実施形態による、メモリセル２１０、２１１、および２１２の上方に、データ線２５１、２５２、および２５３が配置される、メモリデバイス３０００の一部分の回路図を示す。メモリデバイス３０００は、図３のメモリデバイス２００のものと同様の構成要素を含み得る。それゆえ、簡略化のために、メモリデバイス２００とメモリデバイス３０００との間で同様の構成要素、または同じ構成要素には、同じ番号指定が与えられる。これらの同様の構成要素の詳細な説明は、図３０では繰り返されない。メモリデバイス３０００とメモリデバイス２００との主要な相違としては、大域消去動作を可能にするための、メモリデバイス３０００の、データ線２５１、２５２、および２５３、ならびに共通ソース３０７０の場所が挙げられる。図３０に示すように、データ線２５１、２５２、および２５３は、メモリセル２１０、２１１、および２１２の上方に配置される。共通ソース３０７０は、メモリセル２１０、２１１、および２１２の下方に配置され、メモリデバイス３０００の基材（例えば、図３１の基材３１０１）の少なくとも一部分に、直接結合することができる。この主要な相違により、メモリデバイス２００の消去動作（例えば、局所消去動作）と比較して、消去動作の間、メモリデバイス３０００の様々な構成要素に、異なる方法で電圧を印加することが可能になり、メモリデバイス３０００は、異なる方式で機能する（例えば、大域消去動作の間）ことが可能になる。例えば、メモリデバイス３０００の消去動作では、約２０ボルトの電圧を、共通ソース３０７０に印加することができ、その一方で、制御ゲート２２１、２２２、および２２３、データ線２５１、２５２、および２５３、選択線２４１、２４２、および２４３、ならびに選択線２６１、２６２、および２６３を「浮遊」させることができる。この消去動作では、メモリセル２１０、２１１、および２１２のメモリ素子からの電子は、共通ソース３０７０に移動する（例えば、トンネル現象によって）ことができる（例えば、大域消去）。メモリ２００では、図２、図３、および図４を参照して上記で説明されたように、消去動作の間、メモリセル２１０、２１１、および２１２のメモリ素子からの電子は、データ線２５１、
２５３、および２５３へと移動することができる（例えば、局所消去）。
図３１は、本発明の一実施形態による、図３０のメモリデバイス３０００の一部分の３Ｄ視図を示す。図３１に示すように、データ線２５１、２５２、および２５３は、メモリセル２１０、２１１、および２１２の上方に配置され、共通ソース３０７０は、メモリセル２１０、２１１、および２１２の下方に配置されて、基材３１０１に結合される。基材３１０１は、ｐ型シリコンなどの半導体材料を含み得る。
図３１に示すように、各ストリング内のメモリセル２１０、２１１、および２１２（例えば、トランジスタ２３１とトランジスタ２３２との間のメモリセル）は、基材３１０１に対して、Ｚ方向で実質的に垂直に位置合わせされる。トランジスタ２３２は、図３のトランジスタ２３１の、ダブルゲート（図３）または取り囲まれたゲート（図９）と同様の、ダブルゲートまたは取り囲まれたゲートを含み得る。図３１はまた、Ｚ方向で垂直に延び、図３０のトランジスタ２３１およびトランジスタ２３２に対応する、トランジスタ２３１とトランジスタ２３２との間の、同じストリング内のメモリセル２１０、２１１、および２１２の、メモリ素子４３０を貫通する、チャネル４４１ならびに導電材料部分４４２も示す。
各メモリセル２１０、２１１、および２１２内のメモリ素子４３０は、リング形状を有する。図３１に示すように、同じストリング内のメモリセル２１０、２１１、および２１２の内部では、各メモリセルのリング形状メモリ素子４３０の全体が、同じストリング内の他のメモリセルのそれぞれの、リング形状メモリ素子の全体と、実質的に垂直に（Ｚ方向で）位置合わせされる。
図３２〜図３８は、本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイス３２００を形成する、様々なプロセスを示す。メモリデバイス３２００（図３８に、より詳細に示す）は、図３１のメモリデバイス３０００に対応し得る。
図３２は、基材３２０１、ならびにトレンチ３２１１、３２１２、および３２１３を有する、メモリデバイス３２００を示し、基材部分３２７０および基材部分３２７１が、基材３２０１の頂部部分上に形成される。基材３２０１は、バルクシリコンなどの、半導体材料を含み得る。頂部の基材部分３２７０および基材部分３２７１は、基材３２０１の頂部部分内にｐ型不純物を挿入する（例えば、注入する）ことによって形成することができる。それゆえ、基材部分３２７０および基材部分３２７１は、ｐ型シリコンを含み得る。トレンチ３２１１、３２１２、および３２１３、ならびに基材部分３２７０の形成は、基材部分３２７１の一部分を除去（例えば、エッチング）する工程を含み得る。メモリデバイス３２００の書き込み動作または読み出し動作の間、基材部分３２７０は、接地などの電位に結合することができる。メモリデバイス３２００の消去動作の間、基材部分３２７０は、例えば約２０ボルトの電圧に結合することができる。
図３３は、材料３３０１が、トレンチ３２１１、３２１２、および３２１３（図３２）内に形成された後の、メモリデバイス３２００を示す。材料３３０１の形成は、基材３２０１の上に誘電材料（例えば、シリコン酸化物）を付着させ、トレンチ３２１１、３２１２、および３２１３を充填する工程を含み得る。次に、その誘電材料の頂部部分を、例えばＣＭＰによって、除去することができる。
図３４は、材料３４０１、ならびにトレンチ３４１１、３４１２、および３４１３、ならびにデバイス構造体３４６０が形成された後の、メモリデバイス３２００を示す。材料３４０１の形成は、基材３２０１および材料３３０１の上に誘電材料（例えば、シリコン酸化物またはシリコン窒化物）を付着させる工程を含み得る。トレンチ３４１１、３４１
２、および３４１３の形成は、基材３２０１、材料３３０１、および材料３４０１の諸部分を除去（例えば、エッチング）する工程を含み得る。デバイス構造体３４６０は、トレンチ３４１１、３４１２、および３４１３の形成の結果として形成される。
図３５は、ドープ領域３５０１、材料３５０２、ならびに選択線３５６１、３５６２、および３５６３の形成後の、メモリデバイス３２００を示す。ドープ領域３５０１の形成は、基材部分３２７１の選択部分内にｎ型不純物を挿入する（例えば、注入する）工程を含み得る。材料３５０２（例えば、シリコン酸化物）を、各デバイス構造体３４６０の両側面上に形成して、選択線３５６１、３５６２、および３５６３を、デバイス構造体３４６０から電気的に絶縁することができる。選択線３５６１、３５６２、および３５６３の材料としては、１種以上の金属、合金、他の導電材料、またはそれらの組み合わせなどの、１種以上の導電材料を挙げることができる。選択線３５６１、３５６２、および３５６３は、図３０のメモリデバイス３０００の選択線２６１、２６２、および２６３に対応し得る。
図３６は、材料３６０１が、トレンチ３４１１、３４１２、および３４１３内に形成された後の、メモリデバイス３２００を示す。材料３６０１の形成は、誘電材料（例えば、シリコン酸化物）を付着させ、トレンチ３４１１、３４１２、および３４１３を充填する工程を含み得る。次に、例えば導電材料をエッチバックすることによって、またはＣＭＰによって、その誘電材料の頂部部分を除去し、基材部分３２７０で停止させることができる。
図３７は、選択線３５６１、３５６２、および３５６３を形成するために使用される材料の頂部部分を除去することによって（例えば、湿式エッチングによって）、溝３７０１が形成された後の、メモリデバイス３２００を示す。あるいは、溝３７０１の形成は、省略することができる。
図３８は、他の構成要素が形成された後の、メモリデバイス３２００を示す。図３８のメモリデバイス３２００の構成要素を形成するためのプロセスは、図１０〜図２９を参照して上記で説明された、メモリデバイス５００の構成要素を形成するための、同様のプロセス、または同一のプロセスを含み得る。例えば、図３８の制御ゲート３８２１、３８２２、および３８２３は、図５〜図２９を参照して上記で説明された、メモリデバイス５００の制御ゲート１２２１、１２２２、および１２２３を形成するものと同様のプロセス、もしくは同一のプロセスを使用して、形成することができる。図３８のデータ線３８５１、３８５２、および３８５３は、図３０および図３１のデータ線２５１、２５２、および２５３に対応し得る。図３８に示すように、メモリデバイス３２００は、図５〜図２９を参照して上記で説明された、メモリデバイス５００のメモリセル２９１０、２９１１、および２９１２を形成するものと同様のプロセス、もしくは同一のプロセスを使用して形成することができる、メモリセル３８１０、３８１１、および３８１２を含み得る。
本明細書で説明される１つ以上の実施形態は、メモリデバイス、およびそのメモリデバイスの形成方法を含む。１つのそのようなメモリデバイスは、メモリセルの第１のグループを含み得、この第１のグループの各セルは、そのメモリデバイスの１つのデバイスレベル内に配置される第１の制御ゲートの、対応する空洞内に形成される。このメモリデバイスはまた、メモリセルの第２のグループも含み得、この第２のグループの各セルは、そのメモリデバイスの別のデバイスレベル内に配置される第２の制御ゲート内の、空洞内に形成される。追加的な装置および方法が説明される。追加的な装置および方法を含めた、他の実施形態は、図１〜図３８を参照して上記で説明される。
メモリデバイス１００、２００、５００、３０００、および３２００、ならびにメモリ
セル２１０、２１１、２１２、２９１０、２９１１、２９１２、３８１０、３８１１、および３８１２などの装置の説明は、様々な実施形態の構造の、全般的な理解を提供することを意図するものであり、本明細書で説明される構造を利用することができる装置の、全ての要素および機構の、完全な説明を提供することを意図するものではない。
その様々な実施形態の装置は、高速コンピュータ内で使用される電子回路機構、通信および信号処理回路機構、メモリモジュール、携帯用メモリ記憶装置（例えば、サムドライブ）、単一またはマルチプロセッサモジュール、単一または多重埋め込みプロセッサ、マルチコアプロセッサ、データスイッチ、ならびにマルチレイヤー、マルチチップモジュールを含む、特定用途向けモジュールを含み得るか、もしくはこれらに含めることができる。そのような装置は、テレビジョン、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレーヤー、オーディオプレーヤー、（例えば、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ、Ａｕｄｉｏ Ｌａｙｅｒ３）プレーヤー）、車両、医療装置（例えば、ハートモニター、血圧モニターなど）、セットトップボックスなどのような、様々な電子システム内部のサブコンポーネントとして、更に含めることができる。
上記の説明および図面は、本発明の一部の実施形態を説明することにより、当業者が、本発明の実施形態を実践することを可能にする。他の実施形態は、構造的変更、論理的変更、電気的変更、プロセスの変更、および他の変更を、組み込むことができる。実施例は、単に可能な変型を代表するものである。一部の実施形態の諸部分および諸機構は、他の諸部分および諸機構内に含めるか、またはそれらに置き換えることができる。上記の説明を研究し、理解することで、当業者には、多くの多の実施形態が明らかとなるであろう。
要約は、本技術的開示の本質および要旨を、読者が手早く確認することを可能にする要約を要求する、３７Ｃ．Ｆ．Ｒ．Ｓｅｃｔｉｏｎ１．７２（ｂ）に従って、提供されるものである。本開示の要約は、特許請求の範囲の範囲または意味を、解釈もしくは限定するために使用されることがないという理解のもとに提示される。
１００ メモリデバイス
１０２ メモリアレイ
１１０ メモリセル
１１６ Ｉ／Ｏ回路
１１８ メモリ制御ユニット
１３２ 行デコーダ
１３４ 列デコーダ
１４０ センス増幅器回路
２００ メモリデバイス
２１０、２１１、２１２ メモリセル
２１５、２１６ ストリング
２２１、２２２、２２３ 制御ゲート
２３１、２３２ トランジスタ
２４１、２４２、２４３、２４４ 選択線
２５１、２５２、２５３ データ線
２６１、２６２、２６３ 選択線
２７０ 共通ソース
３０１、３０２、３０３ デバイスレベル
３２９、３４９、３５９ コンタクト
３９１ 本体
４２０ 空洞
４２１、４２７ 誘電体
４３０ メモリ素子
４４１ チャネル
４４２ 導電材料部分
５００ メモリデバイス
５０１、５０２ 材料
５０３ 基材（基板）
５０４、５０５ 材料
５１１、５１２ トレンチ
６０５ デバイス構造体
６５１、６５２、６５３ データ線
７０５ ピラー
７１１、７１２、７１３ トレンチ
８３１ 誘電体
８３３ ドープ領域
８４１、８４２、８４３、８４４ 選択線
９４１、９４２、９４３、９４４ 選択線
１００１、１００３、１００５、１００７ 材料
１００２、１００４、１００６ 材料
１０４１、１０４２、１０４３ 間隙
１１０１ 開口部（穴）
１１１０、１１２０ 空洞
１２２０ 空洞
１２２１、１２２２、１２２３ 制御ゲート
１２２５ 側壁
１４２１ 誘電体
１４２２、１４２３、１４２４ 材料
１４２５ 側壁
１４３０ メモリ素子
１６２７ 誘電体
１８０１ 開口部
１８４１ チャネル
２００１ 導電材料
２１０１ 誘電材料
２２０１ 開口部（穴）
２２４１、２２６０ 導電材料部分
２３０１ ドープ領域
２４０１ 誘電体
２４０２ チャネル
２５０１ 導電材料
２６０１ ドープ領域
２６０２ トレンチ
２６６１、２６６２、２６６３ 選択線
２７０１ 材料
２７７０ 共通ソース
２９１０、２９１１、２９１２ メモリセル
２９２９、２９４９、２９５９ コンタクト
３０００ メモリデバイス
３０７０ 共通ソース
３１０１ 基材（基板）
３２００ メモリデバイス
３２０１ 基材（基板）
３２１１、３２１２、３２１３ トレンチ
３２７０、３２７１ 基材部分
３３０１ 材料
３４０１ 材料
３４１１、３４１２、３４１３ トレンチ
３４６０ デバイス構造体
３５０１ ドープ領域
３５０２ 材料
３５６１、３５６２、３５６３ 選択線
３６０１ 材料
３７０１ 溝
３８１０、３８１１、３８１２ メモリセル
３８２１、３８２２、３８２３ 制御ゲート
３８５１、３８５２、３８５３ データ線

Claims (3)

  1. 導電材料層の形成と当該導電材料層上への誘電材料層の形成とを複数回繰り返し、複数の導電材料層および複数の誘電材料層とを形成する工程と、
    前記複数の導電材料層および前記複数の誘電材料層を垂直方向に貫通する開口を形成する工程と、
    前記開口内に露出した前記複数の導電材料層を選択的にエッチングし、前記複数の導電材料層のそれぞれの側面を前記複数の誘電材料層のそれぞれの側面から水平に後退させる工程と、
    前記複数の導電材料層の前記後退した側面のそれぞれと、前記複数の誘電材料層のそれぞれと、で区画された複数の空洞の各々を、埋設するように複数のメモリ素子を形成する工程と、
    前記複数のメモリ素子と前記複数の誘電材料層の側面のそれぞれを覆い垂直方向に延在する導電チャネル柱を形成する工程と、
    を含み、
    前記複数のメモリ素子を形成した後、前記複数のメモリ素子の表面のそれぞれを覆うように第１の誘電体膜を形成する工程と、
    前記複数の導電材料層のそれぞれの側面を水平方向に後退させた後、前記後退した側面のそれぞれを覆うように第２の誘電体膜を形成する工程と、
    を更に含み、
    前記第２の誘電体膜は、前記複数の導電材料層の前記後退した側面から、前記複数の誘電材料層の前記複数の空洞内の露出面および前記開口内の露出側面へ渡って連続して延在するように形成され、
    前記第２の誘電体膜を形成する工程は、前記複数の導電材料層の前記後退した側面を酸化する工程と、２つの誘電材料層を順次堆積する工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
  2. 前記複数のメモリ素子を形成する工程は、
    前記メモリ素子を形成する材料を、前記複数の空洞を埋設し、且つ前記開口の内壁面を覆うように形成する工程と、
    前記メモリ素子を形成する材料の前記開口の内壁面を覆う部分を異方性のエッチングで除去し、前記メモリ素子を形成する材料を、前記複数の空洞内のそれぞれを埋設する前記複数のメモリ素子に分離する工程と、
    を含む、ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記導電チャネル柱は、側壁面のみを有する中空構造であって、当該中空部分を埋設材料で充填する工程を更に含む、ことを特徴とする請求項１に記載の半導体装置の製造方法。
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