JP2017158166A - 再構成可能半導体論理回路メモリ積層接続型集積回路 - Google Patents

Abstract

【課題】［００４１］
平面パターン上に形成した従来のロジックＬＳＩでは、ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。
【解決手段】［００４２］
大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続して実現した論理回路メモリ積層接続構造を用いて任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現できる。これにより、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。
【選択図】図１

Description

プログラム情報によって実現されるディジタル論理を変更できる再構成可能半導体論理回路メモリ積層接続型集積回路に関する。

ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。

その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。

ＳＧＴは１層のロジックＬＳＩに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためＮＡＮＤフラッシュメモリの積層化に関する提案がなされた（文献３）。

当初提案された積層型ＮＡＮＤフラッシュメモリでは、１層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、１ビット当たりのコストであるビットコストは安くならなかった。

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である（文献４、特許文献１）。

これはゲート電極とゲート電極間の層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない１層構造と比較して大幅に低減することが初めて可能になった。

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているＮＡＮＤ型フラッシュメモリで本格的に導入された（文献５）。

現在までに３２〜４８層積層した積層型ＮＡＮＤフラッシュメモリが開発され、東芝、サムスン、Ｉｎｔｅｌ／Ｍｉｃｒｏｎが開発、製品化を進めている。

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。

それに対し大容量メモリと比較して複雑な回路構成を平面型のトランジスタと配線で形成している現在のロジックＬＳＩでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。

特開２００９−４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”

文献１

Ｍ．Ｓａｋｏ ｅｔ ａｌ，”Ａ Ｌｏｗ‐Ｐｏｗｅｒ ６４Ｇｂ ＭＬＣ ＮＡＮＤ‐Ｆｌａｓｈ Ｍｅｍｏｒｙ ｉｎ １５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．

文献２

Ｈ．Ｔａｋａｔｏ ｅｔ ａｌ．，”Ｉｍｐａｃｔ ｏｆ ＳＧＴ ｆｏｒ ｕｌｔｒａ‐ｈｉｇｈ ｄｅｎｓｉｔｙ ＬＳＩｓ”，ＩＥＥＥ Ｔｒａｎｓ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３‐５７８，１９９１．

文献３

Ｔ．Ｅｎｄｏｈ ｅｔ．ａｌ．，“Ｎｏｖｅｌ Ｕｌｔｒａｈｉｇｈ‐Ｄｅｎｓｉｔｙ Ｆｌａｓｈ ＭｅｍｏｒｙＷｉｔｈ ａ Ｓｔａｃｋｅｄ‐Ｓｕｒｒｏｕｎｄｉｎｇ ＧａｔｅＴｒａｎｓｉｓｔｏｒ（Ｓ‐ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ Ｃｅｌｌ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．５０，ｎｏ．４，ｐｐ．９４５‐９５１，２００３．

文献４

Ｈ．Ｔａｎａｋａ ｅｔ ａｌ．，：“Ｂｉｔ Ｃｏｓｔ ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，２００７．

文献５

Ｒ．Ｋａｔｓｕｍａｔａ ｅｔ ａｌ．，“Ｐｉｐｅ‐ｓｈａｐｅｄ ＢｉＣＳ ｆｌａｓｈ ｍｅｍｏｒｙ ｗｉｔｈ １６ ｓｔａｃｋｅｄ ｌａｙｅｒｓ ａｎｄ ｍｕｌｔｉ‐ｌｅｖｅｌ‐ｃｅｌｌ ｏｐｅｒａｔｉｏｎ ｆｏｒ ｕｌｔｒａ ｈｉｇｈ ｄｅｎｓｉｔｙ ｓｔｏｒａｇｅ ｄｅｖｉｃｅｓ”，Ｓｙｍｐ ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６‐１３７，２００９．

発明が解決しようとしている課題

ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。

課題を解決するための手段

大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続して実現した論理回路メモリ積層接続構造を用いて任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現できる。

発明の効果

本発明によれば、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。

全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。

以下、図面を参照して、本発明に係る再構成可能半導体論理回路メモリ積層接続型集積回路の一実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）

以下本発明の１実施形態を説明する。図１は本発明の提案する論理回路・メモリ積層型集積回路の２入力の積層型ＬＵＴへの適用例である。上層にはセレクタ回路、その下層にはメモリを積層する。前記のセレクタ回路として４個の直列接続されたＦｅ‐ＦＥＴを使用し、その下部の４層はディジタル情報を記憶するメモリとして使用される。前述メモリでは、“０”の情報を記憶した場合を入力の信号によらず電流が流れるいわゆるＤタイプトランジスタ状態に対応させ、“１”の情報を記憶した場合を入力の信号により電流が流れるいわゆるＥタイプトランジスタ状態に対応させる。

一方上部の４層は情報を選択する論理回路であるセレクタ回路として使用する。４種類のメモリセル情報を上から４層目のＦｅ‐ＦＥＴのソースから入力し、１層目から４層目のＦｅ‐ＦＥＴのゲートにＡ（１０３），Ｂ（１０５）およびその反転信号（１０４，１０６）を入力させる。４列の４個の直列接続されたＦｅ‐ＦＥＴ１６個でセレクタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計８個はあらかじめプログラムして図１に示すようにＤタイプトランジスタ（１０２）として使用する。

論理回路とメモリの内容は事前にプログラムする。図１の例では下部４層はメモリ、上部４層は論理回路として使用しているが、その境界は事前のＦｅ‐ＦＥＴへのプログラムにより自由に変えることができる。また図１の例では上部の論理回路としてセレクタ回路を想定しているが事前のＦｅ‐ＦＥＴへのプログラム内容によってその実現論理を自由に変更できる。プログラムによりメモリと論理回路の境界を移動したり、実現論理回路の内容を変更できる。

またメモリも論理回路も同じプロセス技術で実現でき、上から見てわずか１素子分のパターン面積にメモリと論理回路を実現するためのＦｅ‐ＦＥＴを８層も積層することができるため、従来の１層型ＳＧＴと比較してそのパターン面積を大幅に縮小できる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の１層型と比較して大幅に低減できる特徴がある。

再構成可能半導体論理回路メモリ積層接続型集積回路を実現するためにはＦｅ−ＦＥＴへのプログラム及び消去が必要になる。図２にプログラムと消去法を示した。まずセレクタ等論理回路部分のプログラム及び消去について述べる。初期状態をしきい値電圧が０．２Ｖとする（Ｅタイプに対応）（２０１）。

この状態でＦｅ‐ＦＥＴのゲートにロウレベルの０Ｖを印加するとＦｅ‐ＦＥＴはオフ状態になる。これをプログラムする場合にはＦｅ‐ＦＥＴのゲートに０Ｖ、基板に高電圧（＋１０Ｖ）を印加して、しきい値電圧−１ＶのＤタイプを実現する（２０２）。ＤタイプのＦｅ‐ＦＥＴでは、ゲート電圧がロウレベルの０Ｖでもオン状態になり、論理を実現する場合はいわゆる通過トランジスタとなり論理に無関係に導通状態になる。この状態から元のＥタイプ状態に戻すには、プログラム時と逆の電圧をＦｅ‐ＦＥＴのゲートと基板間に印加する消去動作を行う。

次にメモリ部分のプログラム方法について述べる。メモリとして使用する場合には、初期状態のしきい値電圧が０．２Ｖの状態（Ｅタイプに対応）を”１”書き込み状態とする。これを”０”書き込み状態に変更するためにはＦｅ‐ＦＥＴのゲートに０Ｖ、基板に高電圧（＋１０Ｖ）を印加して、しきい値電圧−１ＶのＤタイプを実現する。

再構成可能半導体論理回路メモリ積層接続型集積回路のプログラム動作を図３に示す。図３（ａ）に図１の左端のＮＡＮＤ構造で実現される上部の論理回路へのプログラム法に関して述べる。プログラム時には図２で示したようにプログラムするＦｅ‐ＦＥＴのゲートに０Ｖ、選択したＮＡＮＤ構造の基板に高電圧を印加する必要がある。上から１番目（３０１）と３番目（３０３）のＦｅ‐ＦＥＴにプログラムするためにそのゲートに０Ｖを印加し、選択したＮＡＮＤ構造の基板に高電圧（＋１０Ｖ）を印加する。それ以外の論理回路用のＦｅ‐ＦＥＴ（上から２番目（３０２）と４番目（３０４））及びメモリセル用Ｆｅ‐ＦＥＴ（上から５番目〜８番目（３０５−３０８））にはプログラムされないようにゲートに中間電圧（＋５Ｖ）を印加する。

図３（ｂ）に示すように下部の大容量メモリへのプログラムする場合には、”０”を書き込みたいメモリセル（４０６，４０７，４０８）のゲートには０Ｖを”１”を書き込みたいメモリセル（４０５）のゲートには５Ｖを印加する。その時に論理回路部分（４０１、４０２，４０３，４０４）にはプログラムされないようにゲートには５Ｖを印加する。メモリセルの情報によらず論理回路の構成があらかじめ分かっている場合には図３（ｃ）に示すように両者を同時にプログラムすることも可能である。

大容量メモリ論理回路積層接続方式の読み出し動作を図４に示す。図４に図１の左端のＮＡＮＤ構造でＷＬ１に接続されているメモリセル（６０５）に記憶された情報の読み出し方式について述べる。あらかじめプリチャージ期間に図１のΦＰ＝１Ｖとして、ＮＡＮＤの出力部分（６０９）をプリチャージしておく。次にアクティブ時間（評価時間、ΦＰ＝０Ｖとする）に論理回路とメモリセルアレイに左端のＮＡＮＤのＷＬ１に接続されているメモリセル（６０５）の情報が読み出せるように電圧を印加する。

ＷＬ１はメモリセル情報を読み出すために０Ｖ、その他のワード線には選択セル情報を読み出すために１Ｖを印加する。一方ＡとＢの反転信号を１Ｖとし、４列のＮＡＮＤ列の出力のうち左端（６０９）だけが出力（１０１）に接続されるようにする。その結果所望のメモリセル情報だけが読み出され、ＬＵＴとしての動作が実現できる（２〜４列目のＮＡＮＤの出力はセレクタ回路の動作により非選択となり、左端の１列目のＮＡＮＤの出力（６０９）のみが選択されそれが積層型ＬＵＴの出力（１０１）になる）。

実施形態の効果

以上の方式を用いることにより従来の平面型トランジスタを用いてロジックＬＳＩの組み合わせ回路を実現して場合と比較して非常に小さいパターン面積、製造コストでロジックＬＳＩを実現できる。従来の一層型のパターン面積は１６Ｆ^＊８Ｆ＋２Ｆ^＊２Ｆ＝１３２Ｆ^２と比較的大きいのに対し、本提案の一例（図１の８段積層の場合、８層中４層はセレクタ用、４層はメモリ用）では、８Ｆ^＊２Ｆ＋２Ｆ^＊２Ｆ＝２０Ｆ^２と約１５．２％に大幅に縮小できることが分かった。これは従来の一層型では横に平面上にレイアウトされたセレクタ部分とメモリセル部分が配置されたのに対し、本提案では両者が縦に積層できる効果が大きい。

他の実施例

本発明はこの実施例に限られるものではない。他の実施例としてｆｌｅｘｉｂｌｅ ＬＵＴ方式を考案した。その構成の一例を前述した図１と比較する形で図５に示す。ｆｌｅｘｉｂｌｅ ＬＵＴ方式では積層技術を用いて製造した場合は、同じビット数（２^Ｌ）のメモリを実現する時、メモリ積層数Ｍが大きい程、面積・コスト低減効果が大きいことに着目し、これらを低減するようにｆｌｅｘｉｂｌｅにＭの値を決定することを特徴とする。図５に２^Ｌ＝４の場合を示す。前述の第一の実施形態の場合には、１層のメモリ（Ｍ＝１）を横に４個配置することにより実現する（図５（ａ）（ｃ））（７０１，７０３）。

一方ｆｌｅｘｉｂｌｅ ＬＵＴ方式では２層のメモリ（Ｍ＝２）を横に配置することにより実現する（図６（ｂ）（ｄ））（７０２）（７０４）。前述の場合には２個の入力Ａ，Ｂと１本のワード線ＷＬ１を用いて４個中１個のメモリの情報を選択していたのに対し、ｆｌｅｘｉｂｌｅ ＬＵＴ方式では１個の入力Ａと２本のワード線ＷＬ１とＷＬ２を用いて選択を行う。Ｌの値が大きい場合にはＭの値の選択の自由度が増え、パターン面積・製造コストを低減できる値をｆｌｅｘｉｂｌｅに決定出来る効果がある。図６に示すＬＵＴカスケード方式のように大容量メモリを使用する場合には、パターン面積・製造コストの低減効果は更に大きくなる。

論理回路・メモリ集積型集積回路方式を実現するトランジスタとして強誘電体を用いたＦｅ‐ＦＥＴの代わりに積層型の３Ｄフラッシュメモリに用いられるフローティングゲート型トランジスタやチャージトラップ型トランジスタを用いても良い。あるいはガラス材料の相転移を用いた１トランジスタ型相変化メモリ（ＰＲＡＭ）を用いても良い。１素子で情報を記憶する機能があるトランジスタなら本発明の構成要素として使用することができる。その他本発明の趣旨を逸脱しない限り各種の変形が可能である。

産業用の利用可能性

システムＬＳＩ，ロジックＬＳＩ、ＦＰＧＡ等の現在商品化されているディジタル論理で動作する全ての論理ＬＳＩに適用可能である。

本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の構成図である。 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の構成要素であるＦｅ‐ＦＥＴのプログラム動作の説明図である。 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路のプログラム動作の説明図である。 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の読み出し動作の説明図である。 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の変形例であるｆｌｅｘｉｂｌｅ ＬＵＴ方式の構成図である。 本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の変形例であるＬＵＴカスケード方式の構成図である。 従来の１層型論理回路・メモリの構成図である。

１０１・・・セレクタの出力信号、１０２・・・Ｄタイプトランジスタの識別子、１０３〜１０６・・・セレクタへの入力信号、１０７−１１０・・・メモリへの入力信号、
２０１・・・ＥタイプＦｅＦＥＴ、２０２・・・ＤタイプＦｅＦＥＴ、
３０１−３０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（論理回路のプログラム時）、４０１−４０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（メモリのプログラム時）、５０１−５０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（論理回路とメモリの同時プログラム時）、６０１−６０８・・・セレクタ＋メモリを構成する８個のＦｅＦＥＴ（論理回路とメモリの読み出し時）、６０９・・・出力信号
７０１，７０３・・・本発明の第一実施形態の概略図、７０２，７０４・・・変形例のｆｌｅｘｉｂｌｅ ＬＵＴ方式の概略図、８０１−８０４・・・変形例ＬＵＴカスケード方式の４個のＬＵＴ，８０５−８１２・・・変形例ＬＵＴカスケード方式の入出力信号、９０１−９０４・・・従来例のＷＬ１に接続されているメモリセル、９０５−９０７・・・従来例のセレクタ回路、９０８・・・従来例の出力信号

Claims (5)

1. ディジタル情報をプログラム及び記憶する機能を有するトランジスタを直列に接続して実現した論理回路メモリ積層接続構造を有し、前記論理回路は前記メモリの上部に直列に接続され、前記論理回路は前記メモリの出力と前記メモリの出力とは独立した入力信号で制御され、前記論理回路の出力からディジタルの組み合わせ論理が実現できることを特徴とする半導体基板上に形成された再構成可能半導体論理回路メモリ積層接続型集積回路。
2. 前記請求項１記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタを直列に接続して実現した論理回路メモリ積層接続構造は、前記半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。
3. 前記請求項１ないし２記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するＦｅ‐ＦＥＴを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。
4. 前記請求項１ないし２記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタは浮遊ゲートもしくはゲート絶縁膜中のトラップ準位にディジタル情報を記憶するフラッシュメモリを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。
5. 前記請求項１ないし２記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタはカルコゲナイト材料にディジタル情報を記憶する相変化メモリを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。

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