KR100707217B1 - 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법 - Google Patents

리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법 Download PDF

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Abstract

높은 동작 속도를 갖고 고집적화가 가능한 반도체 메모리 소자 및 경제적인 그 제조 방법이 제공된다. 반도체 메모리 소자는 반도체 기판 및 상기 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극을 포함한다. 스토리지 노드막은 상기 제어 게이트 전극의 측벽 및 상기 반도체 기판 사이에 개재된다. 터널 절연막은 상기 스토리지 노드막 및 상기 반도체 기판 사이에 제공된다. 블로킹 절연막은 상기 스토리지 노드막 및 상기 제어 게이트 전극 사이에 제공된다. 제 1 및 제 2 채널 영역들은 상기 제어 게이트 전극의 측벽을 둘러싸도록 상기 터널 절연막 아래의 상기 반도체 기판의 표면 부근에 형성되고, 대향된 한 쌍의 분리용 절연막들에 의해 분리된다.

Description

리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device having recess-type control gate electrode and method of fabricating the same}
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 6은 본 발명의 제 3 다른 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 7은 본 발명의 제 4 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 8은 본 발명의 제 5 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 9는 본 발명의 제 5 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 10은 본 발명의 제 6 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 13 내지도 도 18은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 보여주는 평면도들 및 단면도들이고;
도 19는 도 1의 반도체 메모리 소자에 대한 시뮬레이션에 의한 전류 밀도 분포를 보여주는 그림이고; 그리고
도 20은 도 5의 반도체 메모리 소자의 일부분에 대한 시뮬레이션에 의한 전류 밀도의 분포를 보여주는 그림이다.
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 리세스 타입의 제어 게이트 전극을 구비하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 제품들의 소형화 및 고속화 추세로 인해, 이러한 반도체 제품들에 사용되는 반도체 메모리 소자는 더욱 고집적화되고 고속화되고 있다. 이에 따 라, 종래 평면형 구조를 대신해서 입체형 구조를 갖는 반도체 메모리 소자가 도입되고 있다. 예를 들어, 입체형 구조의 반도체 메모리 소자는 반도체 기판 내부로 신장된 리세스-타입 제어 게이트 전극을 구비할 수 있다.
이러한 입체형 구조의 비휘발성 메모리 소자는 평면형 구조에 비해서 넓은 채널 면적을 갖게 되고, 그에 따라서 높은 동작 속도를 가질 수 있다. 이러한 동작 속도의 증가는 반도체 메모리 소자의 속도를 높일 수 있다. 하지만, 통상적인 입체형 구조의 반도체 메모리 소자에서 단위셀은 여전히 넓은 면적을 차지하면서도 단위 비트로 동작한다.
따라서, 입체형 구조의 반도체 메모리 소자의 집적도의 증가는 한계가 있다. 나아가, 입체형 구조의 반도체 메모리 소자에서 소오스 영역 및 드레인 영역은 여전히 넓은 면적을 차지하고 있다. 특히, 집적도면에서 유리한 낸드-구조의 반도체 메모리 소자에서도, 소오스 영역 및 드레인 영역은 교차로 배열되어 넓은 면적을 차지하고 있어, 집적도의 증가에 제약이 되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위해 안출된 것으로서, 높은 동작 속도를 갖고 고집적화가 가능한 반도체 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 반도체 메모리 소자는 반도체 기판 및 상기 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극을 포함한다. 스토리지 노드막은 상기 제어 게이트 전극의 측벽 및 상기 반도체 기판 사이에 개재된다. 터널 절연막은 상기 스토리지 노드막 및 상기 반도체 기판 사이에 제공된다. 블로킹 절연막은 상기 스토리지 노드막 및 상기 제어 게이트 전극 사이에 제공된다. 제 1 및 제 2 채널 영역들은 상기 제어 게이트 전극의 측벽을 둘러싸도록 상기 터널 절연막 아래의 상기 반도체 기판의 표면 부근에 형성되고, 대향된 한 쌍의 분리용 절연막들에 의해 분리된다.
상기 본 발명의 일 측면에 따르면, 상기 제어 게이트 전극은 원 기둥, 타원 기둥 또는 다각 기둥 형태를 가질 수 있다. 나아가, 상기 스토리지 노드막, 상기 터널 절연막 및 상기 블로킹 절연막은 상기 제어 게이트 전극의 측벽을 따라서 형성될 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 반도체 메모리 소자는 상기 제어 게이트 전극의 바닥 및 상기 반도체 기판 사이에 개재되고 상기 터널 절연막보다 두꺼운 매몰 절연막을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 메모리 소자는, 반도체 기판; 상기 반도체 기판 내부로 리세스되어 각각 형성된 복수의 제어 게이트 전극들; 상기 복수의 제어 게이트 전극들의 측벽 및 상기 반도체 기판 사이에 각각 개재된 스토리지 노드막들; 상기 복수의 스토리지 노드막들 및 상기 반도체 기판 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역으로 분리하는 복수의 터널 절연막들; 상기 복수의 스토리지 노드막들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 블로킹 절연막들; 및 상기 반도체 기판의 제 1 영역의 표면 부근에 상기 복수의 제어 게이트 전극들 측벽의 일부분을 둘러싸도록 형성되고 연속된 제 1 채널 영역; 및 상기 반도체 기판의 제 2 영역의 표면 부근에 상기 복수의 제어 게이트 전극들 측벽의 다른 부분을 둘러싸도록 형성되고 연속된 제 2 채널 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법이 다음과 같이 제공된다. 반도체 기판을 식각하여 복수의 홀들을 형성한다. 상기 복수의 홀들 측벽의 상기 반도체 기판 부분 상에, 그 인접한 한 쌍끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역들로 분리하도록 복수의 터널 절연막들을 형성한다. 상기 복수의 터널 절연막 상에 복수의 스토리지 노드막을 형성한다. 상기 스토리지 노드막 상에 블로킹 절연막을 형성한다. 그리고, 상기 블로킹 절연막 상에, 상기 복수의 홀들을 채우고 상기 반도체 기판 내부로 리세스되게 제어 게이트 전극들을 형성한다.
상기 본 발명의 일 측면에 따르면, 상기 반도체 메모리 소자의 제조 방법은 상기 복수의 홀들이 형성된 상기 반도체 기판을 수소 기체를 이용하여 어닐링하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
구조
본 발명의 실시예들에 따른 반도체 메모리 소자는 입체형 구조를 갖는다. 예를 들어, 본 발명의 실시예들에 따른 반도체 메모리 소자에서, 제어 게이트 전극은 반도체 기판 내부로 신장된 형태를 갖는다. 이러한 제어 게이트 전극은 리세스-타입 또는 트렌치-타입이라고 불릴 수 있지만, 본 발명의 범위는 이러한 명칭에 제약되지는 않는다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 비휘발성 메모리 소자, 예컨대 플래시(flash) 메모리 또는 소노스(SONOS) 메모리를 포함할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이다.
도 1 및 도 2를 참조하면, 반도체 메모리 소자는 반도체 기판(105)을 이용하여 형성되고, 채널 영역들(110a, 110b), 터널 절연막(130), 스토리지 노드막(140), 블로킹 절연막(150) 및 제어 게이트 전극(160)을 포함한다. 반도체 메모리 소자는 하나의 제어 게이트 전극(160)을 이용하여, 한 쌍의 채널 영역들(110a, 110b)을 공통으로 제어할 수 있다. 하지만, 한 쌍의 채널 영역들(110a, 110b)은 한 쌍의 분리 용 절연막들(125a, 125b)에 의해 서로 분리된다. 선택적으로, 반도체 메모리 소자는 매몰 절연막(120)을 더 포함할 수 있다.
보다 구체적으로 보면, 반도체 기판(105)은 벌크 반도체 웨이퍼, 예컨대 실리콘 웨이퍼, 게르마늄 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다. 다른 예로, 반도체 기판(105)은 벌크 반도체 웨이퍼 상에 반도체 에피층을 더 포함할 수도 있다.
제어 게이트 전극(160)은 반도체 기판(105) 내부로 리세스되어 형성된다. 제어 게이트 전극(160)은 원기둥 형태를 갖고, 따라서, 방사형 전계를 유도할 수 있다. 제어 게이트 전극(160)은 분리용 절연막들(125a, 125b)을 잇는 선을 중심으로 대칭적인 형태를 가질 수 있다. 하지만, 도 1 및 도 2에도 불구하고, 제어 게이트 전극(160)은 타원 기둥 형태를 가질 수도 있다.
스토리지 노드막(140)은 제어 게이트 전극(160)의 측벽 및 반도체 기판(105) 사이에 개재된다. 스토리지 노드막(140)은 전하 저장 매체로 이용된다. 예를 들어, 스토리지 노드막(140)은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함할 수 있다. 특히, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈은 국부적인 전하 트랩층으로 이용될 수 있다.
터널 절연막(130)은 스토리지 노드막(140) 및 반도체 기판(105) 사이에 개재된다. 터널 절연막(130)은 전하의 터널링 통로로 이용되고, 동작 전압에 따라서 적절한 두께로 선택될 수 있다. 예를 들어, 터널 절연막(130)은 산화막, 질화막, 또 는 고유전율 유전막을 포함할 수 있다. 블로킹 절연막(150)은 스토리지 노드막(140) 및 제어 게이트 전극(160) 사이에 개재되어 둘 사이를 절연시킨다. 예를 들어, 블로킹 절연막(150)은 산화막, 질화막, 또는 고유전율 유전막을 포함할 수 있다.
터널 절연막(130), 스토리지 노드막(140) 및 블로킹 절연막(150)은 제어 게이트 전극(160)의 측벽을 따라서 형성될 수 있다. 즉, 블로킹 절연막(150)은 제어 게이트 전극(150)을 감싸고, 스토리지 노드막(140)은 블로킹 절연막(150)을 감싸고, 터널 절연막(130)은 스토리지 노드막(140)을 감싸는 형태를 가질 수 있다. 따라서, 터널 절연막(130), 스토리지 노드막(140) 및 블로킹 절연막(150)은 속이 빈 통 형태를 가질 수 있다.
한 쌍의 채널 영역들(110a, 110b)은 제어 게이트 전극(160)의 측벽을 둘러싸도록 터널 절연막(13) 아래의 반도체 기판(105)의 표면 부근에 형성된다. 채널 영역들(110a, 110b)은 대향된 한 쌍의 분리용 절연막들(125a, 125b)에 의해 분리된다. 예를 들어, 제 1 채널 영역(110a)은 분리용 절연막들(125a, 125b)의 아래에 위치하고, 제 2 채널 영역(110b)은 분리용 절연막들(125a, 125b)의 위에 위치할 수 있다. 예를 들어, 분리용 절연막들(125a, 125b)은 터널 절연막(130)과 연결될 수 있고, 산화막, 질화막 또는 고유전율 유전막을 포함할 수 있다.
매몰 절연막(120)은 제어 게이트 전극(160)의 바닥 및 반도체 기판(105) 사이에 개재된다. 매몰 절연막(120)은 반도체 기판(105)의 바닥에 채널이 형성되지 않도록, 터널 절연막(130)보다 두꺼운 두께를 가질 수 있다. 이에 따라서, 제 1 및 제 2 채널 영역들(110a, 110b)이 반도체 기판(105)의 바닥을 통해서도 연결되지 않는 것을 보장할 수 있다.
반도체 메모리 소자는 제 1 및 제 2 채널 영역들(110a, 110b)을 별도의 비트 라인으로 이용하고 제어 게이트 전극(160)을 공통 워드 라인으로 이용할 수 있다. 이 경우, 제 1 및 제 2 채널 영역들(110a, 110b)의 네 가장자리 부분이 입출력 단자로 이용될 수 있다. 즉, 제 1 채널 영역(110a)을 통해서 제 1 전류(I1)의 흐름을 허용하고, 제 2 채널 영역(110b)을 통해서 제 2 전류(I2)의 흐름을 허용할 수 있다.
도 19의 전류 밀도에 대한 시뮬레이션 결과는 이러한 결과를 뒷받침한다. 도 19에서 색상 분포는 전류의 밀도 분포를 나타내고, 제어 게이트 전극(도 1의 160)에는 1V의 전압이 인가되고(Vg = 1), 제 2 채널 영역(도 1의 110b)의 양단에는 0.01V의 전압이 인가됐다(Vd = 0.01). 도 19를 참조하면, 도 1 및 도 2의 채널 영역들(110a, 110b)과 유사한 모양의 고전류 밀도 영역이 형성되는 것을 알 수 있다. 이러한 시뮬레이션 결과는 채널 영역들(110a, 110b)에 제 1 및 제 2 전류(I1, I2)의 흐름이 유도될 수 있다는 것을 보여준다.
한편, 스토리지 노드막(140)은 하나의 환형이지만, 제 1 및 제 2 채널 영역(110a, 110b)들과 대면한 부분이 각각 국지적인 전하 저장층이 될 수 있다. 따라서, 반도체 메모리 소자는 단일-레벨 동작 방식에서도 2 비트의 데이터를 처리할 수 있다. 나아가, 채널 영역들(110a, 110b)은 수직 깊이를 조절함으로써 넓은 면적으로 형성될 수 있고 이에 따라 반도체 메모리 소자의 동작 속도가 높아질 수 있 다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이다. 도 3 및 도 4에 도시된 반도체 메모리 소자는 도 1 및 도 2에 도시된 반도체 메모리 소자와 그 모양 면에서만 차이가 있다. 따라서, 도 3 및 도 3의 구성 요소들에 대한 상세한 설명은 도 1 및 도 2의 설명을 참조할 수 있고 그 중복된 설명은 생략한다.
도 3 및 도 4를 참조하면, 제어 게이트 전극(260)은 사각 기둥 모양을 갖고 반도체 기판(205) 내부로 리세스되어 형성된다. 비록 도 3 및 도 4에서, 제어 게이트 전극(260)은 사각 기둥 모양으로 도시되었지만, 그 외의 다각 기둥 모양을 가질 수 있음은 자명하다. 블로킹 절연막(250), 스토리지 노드막(240) 및 터널 절연막(230)은 이러한 사각 기둥 모양의 제어 게이트 전극(260)을 따라서 형성된다.
한 쌍의 채널 영역들(210a, 210b)은 이러한 사각 기둥 모양의 제어 게이트 전극(260)을 둘러싸도록 형성되고 한 쌍의 분리용 절연막들(225a, 225b)에 의해 서로 분리된다. 예를 들어, 한 쌍의 분리용 절연막들(225a, 225b)은 사각 기둥 모양의 제어 게이트 전극(260)의 대향된 모서리에 인접하여 형성될 수 있다. 제어 게이트 전극(260)의 바닥은 터널 절연막(230) 보다 두꺼운 매몰 절연막(220)을 이용하여 반도체 기판(105)과 절연될 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 6은 본 발명의 제 3 다른 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이다. 도 5 및 도 6의 실시예에 따른 반도체 메모리 소자는 도 1 및 도 2의 실시예에 따른 반도체 메모리 소자를 단위셀로 하고 복수의 이러한 단위셀들을 낸드-타입으로 연결한 구조를 가질 수 있다. 두 실시예들에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복된 설명은 생략된다.
도 5 및 도 6을 참조하면, 복수의 제어 게이트 전극들(160), 복수의 블로킹 절연막들(150) 및 복수의 스토리지 노드막들(140)은 복수의 단위셀에 각각 분리되게 형성된다. 하지만, 복수의 터널 절연막들(130)은 그 인접한 한 쌍이 서로 접촉하도록 형성된다. 즉, 단위셀들의 터널 절연막들(130)은 단부가 서로 연결되어 하나의 연속된 형태를 가질 수 있다. 이에 따라, 반도체 기판(105)은 터널 절연막(130) 위쪽의 상부 영역 및 터널 절연막(130) 아래의 하부 영역으로 분리될 수 있다.
비록 도 5 및 도 6에서 인접한 단위셀들의 터널 절연막들(130)이 직접 접촉하거나 중첩된 것으로 도시되었으나, 도 1 및 도 2에 도시된 바와 같이 분리용 절연막들(125a, 125b)을 개재하여 연결될 수도 있다. 또는, 인접한 단위셀들의 터널 절연막들(130)의 접촉된 부분이 도 1 및 도 2에 도시된 분리용 절연막들(125a, 125b)에 대응하는 것으로 이해할 수도 있다.
단위셀들의 터널 절연막들(130)의 단부가 서로 연결됨에 따라서, 반도체 기판(105)의 하부 영역에 있는 단위셀들의 제 1 채널 영역(110a)들은 서로 연결되어 연속된다. 유사하게, 반도체 기판(105)의 상부 영역에 있는 단위셀들의 제 2 채널 영역(110b)들은 서로 연결되어 연속된다. 따라서, 단위셀들의 제 1 채널 영역들(110a)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 1 전류(I1)의 흐름을 허용할 수 있다. 유사하게 단위셀들의 제 2 채널 영역들(110b)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 2 전류(I2)의 흐름을 허용할 수 있다.
이와 같이 소오스 영역 및 드레인 영역 없이도 단위셀들의 채널 영역들(110a, 110b)이 각각 연결되는 이유는, 제어 게이트 전극(160)들이 방사형 전계를 갖기 때문이다. 도 20의 전류 밀도에 대한 시뮬레이션 결과는 이러한 결과를 뒷받침한다. 도 20에서 색상의 분포는 전류 밀도의 분포를 나타낸다. 도 20을 참조하면, 반도체 기판 내부에 도 5 및 도 6의 채널 영역들(110a, 110b)과 유사한 모양의 고전류 밀도 영역이 형성되는 것을 알 수 있다. 따라서, 방사형 전계를 이용하여 소오스 영역 및 드레인 영역 없이도 연속된 채널 영역들(110a, 110b)을 형성할 수 있음을 알 수 있다.
비록 도 5 및 도 6에는 네 개의 단위셀이 도시되었지만, 본 발명은 이에 제한되지 않는다. 따라서, 이 실시예에서 반도체 메모리 소자는 하나의 낸드 구조의 스트링을 나타낼 수 있고, 이 하나의 스트링 내의 단위셀의 수는 적절하게 선택될 수 있다.
이 실시예의 반도체 메모리 소자는 소오스 영역 및 드레인 영역이 생략된 낸 드-구조를 갖고, 따라서 종래의 낸드 구조에 비해서 그 차지하는 면적을 크게 줄일 수 있다. 따라서, 이 실시예의 반도체 메모리 소자는 종래에 비해서 매우 높은 집적도를 가질 수 있다. 더구나, 이 실시예의 반도체 메모리 소자는 적은 면적을 차지하면서도, 단일-레벨 동작 방식의 경우에도 2 비트의 데이터를 처리할 수 있어 높은 동작 속도를 가질 수 있다.
도 7은 본 발명의 제 4 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이다. 도 7의 실시예는 도 5의 실시예를 하나의 스트링으로 하여 두 개의 스트링이 어레이로 배열된 형태를 나타낸다. 따라서, 도 5 및 도 7에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복된 설명은 생략된다.
도 7을 참조하면, 두 스트링들은 소자분리막(107)에 의해 전기적으로 절연될 수 있다. 두 쌍의 채널 영역들(110a, 110b)은 네 개의 비트 라인으로 이용될 수 있다. 두 스트링에 있어서 동일한 열의 제어 게이트 전극들(160)은 워드 라인(170)에 연결될 수 있다. 따라서, 워드 라인(170)들 및 비트 라인들을 적절하게 선택함으로써 각각의 단위셀을 동작시킬 수 있다.
비록 도 7에는 두 개의 스트링이 도시되었지만, 스트링들의 수는 본 발명의 범위를 제한하지 않는다. 나아가, 각 스트링 내의 단위셀의 수도 적절하게 선택할 수 있음은 자명하다.
도 8은 본 발명의 제 5 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 9는 본 발명의 제 5 실시예에 따른 반도체 메모리 소자를 보여주는 부 분 절단된 사시도이다. 도 8 및 도 9의 실시예에 따른 반도체 메모리 소자는 도 3 및 도 4의 실시예에 따른 반도체 메모리 소자를 단위셀로 하고 복수의 이러한 단위셀들을 낸드-타입으로 연결한 구조를 가질 수 있다. 두 실시예들에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복된 설명은 생략된다.
도 8 및 도 9를 참조하면, 복수의 제어 게이트 전극들(260), 복수의 블로킹 절연막들(250) 및 복수의 스토리지 노드막들(240)은 복수의 단위셀에 각각 분리되게 형성된다. 하지만, 복수의 터널 절연막들(230)은 그 인접한 한 쌍이 서로 접촉하도록 형성된다. 즉, 단위셀들의 터널 절연막들(230)은 그 모서리가 서로 연결되어 하나의 연속된 형태를 가질 수 있다. 이에 따라, 반도체 기판(205)은 터널 절연막(230) 위쪽의 상부 영역 및 터널 절연막(230) 아래의 하부 영역으로 분리될 수 있다.
비록 도 8 및 도 9에서 인접한 단위셀들의 터널 절연막들(230)이 직접 접촉하거나 중첩된 것으로 도시되었으나, 도 3 및 도 4에 도시된 바와 같이 분리용 절연막들(225a, 225b)을 개재하여 연결될 수도 있다. 또는, 인접한 단위셀들의 터널 절연막들(230)의 접촉된 부분이 도 3 및 도 4에 도시된 분리용 절연막들(225a, 225b)에 대응하는 것으로 이해할 수도 있다.
단위셀들의 터널 절연막들(230)의 모서리가 서로 연결됨에 따라서, 반도체 기판(205)의 하부 영역에 있는 단위셀들의 제 1 채널 영역(210a)들은 서로 연결되어 연속된다. 유사하게, 반도체 기판(205)의 상부 영역에 있는 단위셀들의 제 2 채널 영역(210b)들은 서로 연결되어 연속된다. 따라서, 단위셀들의 제 1 채널 영역 들(210a)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 1 전류(I1)의 흐름을 허용할 수 있다. 유사하게 단위셀들의 제 2 채널 영역들(210b)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 2 전류(I2)의 흐름을 허용할 수 있다.
비록 도 8 및 도 9에는 네 개의 단위셀이 도시되었지만, 본 발명은 이에 제한되지 않는다. 따라서, 이 실시예에서 반도체 메모리 소자는 하나의 낸드 구조의 스트링을 나타낼 수 있고, 이 하나의 스트링 내의 단위셀의 수는 적절하게 선택될 수 있다.
이 실시예에 따른 반도체 메모리 소자의 동작은 도 5 및 도 6의 반도체 메모리 소자를 참조할 수 있다.
도 10은 본 발명의 제 6 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이다. 도 10의 실시예는 도 8의 실시예를 하나의 스트링으로 하여 두 개의 스트링이 어레이로 배열된 형태를 나타낸다. 따라서, 도 8 및 도 10에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복된 설명은 생략된다.
도 10을 참조하면, 두 스트링들은 소자분리막(207)에 의해 전기적으로 절연될 수 있다. 두 쌍의 채널 영역들(210a, 210b)은 네 개의 비트 라인으로 이용될 수 있다. 두 스트링에 있어서 동일한 열의 제어 게이트 전극들(260)은 워드 라인(270)에 연결될 수 있다. 따라서, 워드 라인(270)들 및 비트 라인들을 적절하게 선택함 으로써 각각의 단위셀을 동작시킬 수 있다.
비록 도 10에는 두 개의 스트링이 도시되었지만, 스트링들의 수는 본 발명의 범위를 제한하지 않는다. 나아가, 각 스트링 내의 단위셀의 수도 적절하게 선택할 수 있음은 자명하다.
제조 방법
도 13 내지도 도 18은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 보여주는 평면도들 및 단면도들이다. 이 실시예에서 반도체 메모리 소자는 도 5 및 도 6의 반도체 메모리 소자에 대응할 수 있다.
도 11 및 도 12를 참조하면, 반도체 기판(105)을 식각하여 복수의 홀들(115)을 형성한다. 예를 들어, 복수의 홀들(115)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 비록 도 11 및 도 12에서 홀들(115)은 원형으로 도시되었지만, 다른 형태, 예컨대, 타원형 또는 다각형으로 형성될 수도 있다.
복수의 홀들(115)은 식각된 후, 수소 분위기의 어닐링을 통하여 확장되고 둥글게 될 수 있다. 고온의 수소 분위기의 어닐링은 반도체 기판, 예컨대 실리콘 웨이퍼의 실리콘의 확산을 유발하여 홀들(115)을 둥글게 할 수 있다.
도 13 및 도 14를 참조하면, 홀들(115) 측벽의 반도체 기판(105) 부분 상에, 그 인접한 한 쌍끼리 서로 접촉되도록 복수의 터널 절연막들(130)을 형성한다. 이에 따라, 반도체 기판(105)은 터널 절연막(130) 위의 상부 영역 및 터널 절연막(130) 아래의 하부 영역으로 분리될 수 있다. 예를 들어, 터널 절연막(130)은 홀 들(115)에 의해 노출된 반도체 기판(105)의 측벽 부분을 열 산화하여 형성할 수 있다. 이 경우, 인접한 홀들(115)의 경계 부분의 반도체 기판(105) 부분이 모두 산화되어 터널 절연막들(130)이 서로 연결되게 형성될 수 있다.
터널 절연막(130) 형성 전 또는 그 형성 후, 선택적으로 홀들(115)의 바닥의 반도체 기판(105) 부분 상에 매몰 절연막(120)을 형성할 수 있다. 예를 들어, 매몰 절연막(120)은 화학기상증착(CVD)법 및 식각 기술을 이용하여 형성할 수 있다.
도 15 및 도 16을 참조하면, 터널 절연막들(130) 상에 복수의 스토리지 노드막(140)을 형성한다. 예를 들어, 스토리지 노드막(140)은 화학기상증착(CVD)법을 이용하여, 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 형성하고, 선택적으로 그 소정 부분을 제거함으로써 형성할 수 있다.
이어서, 스토리지 노드막(140) 상에 블로킹 절연막(150)을 형성한다. 예를 들어, 블로킹 절연막(150)은 화학기상증착법을 이용하여, 산화막층, 질화막층 또는 고유전율 유전막층을 형성하고 선택적으로 그 소정 부분을 제거함으로써 형성할 수 있다.
도 17 및 도 18을 참조하면, 블로킹 절연막들(150) 상에, 홀들(115)을 채우고 반도체 기판(105) 내부로 리세스되게 제어 게이트 전극들(160)을 형성한다. 예를 들어, 제어 게이트 전극들(160)은 홀들(115)을 채우도록 도전막을 형성한 후, 이를 평탄화함으로써 형성할 수 있다.
이 후 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서 반도체 메모리 소자를 완성할 수 있다. 이 실시예에서 반도체 메모리 소자는 통상적인 벌크 반도체 웨이퍼를 이용하여 경제적으로 제조될 수 있다.
비록 이 실시예에서는 도 5 및 도 6의 반도체 메모리 소자의 제조 방법을 예로써 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자에 의해 용이하게 변형되어 다른 반도체 메모리 소자의 제조 방법에도 적용될 수 있음은 자명하다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 단위셀 구조의 반도체 메모리 소자는 단일-레벨 동작 방식에서도 2 비트의 데이터를 처리할 수 있다. 또한, 채널 영역들의 수직 깊이를 조절함으로써 동작 전류를 높일 수 있어, 반도체 메모리 소자의 동작 속도가 높아질 수 있다.
본 발명에 따른 반도체 메모리 소자는 소오스 영역 및 드레인 영역이 생략된 낸드-구조를 갖고, 따라서 종래의 낸드 구조에 비해서 그 차지하는 면적을 크게 줄일 수 있다. 따라서, 본 발명에 따른 반도체 메모리 소자는 종래에 비해서 매우 높은 집적도를 가질 수 있다. 더구나, 본 발명에 따른 반도체 메모리 소자는 적은 면적을 차지하면서도, 단일-레벨 동작 방식의 경우에도 2 비트의 데이터를 처리할 수 있어 높은 동작 속도를 가질 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 통상적인 벌크 반도체 웨이퍼를 이용하여 경제적으로 제조될 수 있다.

Claims (21)

  1. 반도체 기판;
    상기 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극;
    상기 제어 게이트 전극의 측벽 및 상기 반도체 기판 사이에 개재된 스토리지 노드막;
    상기 스토리지 노드막 및 상기 반도체 기판 사이의 터널 절연막;
    상기 스토리지 노드막 및 상기 제어 게이트 전극 사이의 블로킹 절연막; 및
    상기 제어 게이트 전극의 측벽을 둘러싸도록 상기 터널 절연막 아래의 상기 반도체 기판의 표면 부근에 형성되고 대향된 한 쌍의 분리용 절연막들에 의해 분리된 제 1 및 제 2 채널 영역들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 제어 게이트 전극은 원기둥, 타원 기둥 또는 다각 기둥 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 스토리지 노드막, 상기 터널 절연막 및 상기 블로킹 절연막은 상기 제어 게이트 전극의 측벽을 따라서 형성된 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 제어 게이트 전극은 상기 한 쌍의 분리용 절연막들 을 잇는 선을 중심으로 대칭적으로 형성된 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1 항에 있어서, 상기 제어 게이트 전극의 바닥 및 상기 반도체 기판 사이에 개재되고 상기 터널 절연막보다 두꺼운 매몰 절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1 항에 있어서, 상기 스토리지 노드막은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 기판;
    상기 반도체 기판 내부로 리세스되어 각각 형성된 복수의 제어 게이트 전극들;
    상기 복수의 제어 게이트 전극들의 측벽 및 상기 반도체 기판 사이에 각각 개재된 스토리지 노드막들;
    상기 복수의 스토리지 노드막들 및 상기 반도체 기판 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역으로 분리하는 복수의 터널 절연막들;
    상기 복수의 스토리지 노드막들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 블로킹 절연막들; 및
    상기 반도체 기판의 제 1 영역의 표면 부근에 상기 복수의 제어 게이트 전극들 측벽의 일부분을 둘러싸도록 형성되고 연속된 제 1 채널 영역; 및
    상기 반도체 기판의 제 2 영역의 표면 부근에 상기 복수의 제어 게이트 전극들 측벽의 다른 부분을 둘러싸도록 형성되고 연속된 제 2 채널 영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 7 항에 있어서, 상기 복수의 제어 게이트 전극들은 원 기둥, 타원 기둥 또는 다각 기둥 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 8 항에 있어서, 상기 복수의 스토리지 노드막들, 상기 복수의 터널 절연막들 및 상기 복수의 블로킹 절연막들은 상기 복수의 제어 게이트 전극들의 측벽을 따라서 형성된 것을 특징으로 하는 반도체 메모리 소자.
  10. 제 9 항에 있어서, 상기 복수의 제어 게이트 전극들은 다각 기둥 형태를 갖고, 상기 복수의 터널 절연막들의 인접한 한 쌍의 모서리 부분이 서로 접촉된 것을 특징으로 하는 반도체 메모리 소자.
  11. 제 7 항에 있어서, 상기 제 1 채널 영역 및 상기 제 2 채널 영역은 대칭적으로 형성된 것을 특징으로 하는 반도체 메모리 소자.
  12. 제 7 항에 있어서, 상기 복수의 제어 게이트 전극들의 바닥 및 상기 반도체 기판 사이에 각각 개재되고 상기 복수의 터널 절연막들보다 두꺼운 복수의 매몰 절연막들을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제 7 항에 있어서, 상기 복수의 스토리지 노드막들 각각은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제 7 항에 있어서, 상기 제 1 채널 영역 및 상기 제 2 채널 영역은 별도의 비트 라인으로 이용되는 것을 특징으로 하는 반도체 메모리 소자.
  15. 반도체 기판을 식각하여 복수의 홀들을 형성하는 단계;
    상기 복수의 홀들 측벽의 상기 반도체 기판 부분 상에, 그 인접한 한 쌍끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역들로 분리하도록 복수의 터널 절연막들을 형성하는 단계;
    상기 복수의 터널 절연막 상에 복수의 스토리지 노드막을 형성하는 단계;
    상기 스토리지 노드막 상에 블로킹 절연막을 형성하는 단계; 및
    상기 블로킹 절연막 상에, 상기 복수의 홀들을 채우고 상기 반도체 기판 내부로 리세스되게 제어 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 복수의 홀들이 형성된 상기 반도체 기판을 수소 기체를 이용하여 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  17. 제 15 항에 있어서, 상기 복수의 홀들의 바닥의 상기 반도체 기판 부분 상에 복수의 매몰 절연막들을 형성하는 단계를 더 포함하고, 상기 매몰 절연막은 상기 터널 절연막보다 두꺼운 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  18. 제 15 항에 있어서, 상기 복수의 제어 게이트 전극들은 원 기둥, 타원 기둥 또는 다각 기둥 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서, 상기 복수의 제어 게이트 전극들은 다각 기둥 형태를 갖고, 상기 복수의 터널 절연막들의 인접한 한 쌍의 모서리 부분이 서로 접촉된 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  20. 제 15 항에 있어서, 상기 복수의 스토리지 노드막들 각각은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  21. 제 15 항에 있어서, 상기 복수의 터널 절연막들을 형성하는 단계는 상기 복수의 홀들에 의해 노출된 상기 반도체 기판의 측벽들을 열 산화하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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