JP2013533628A - ３次元メモリおよびその形成方法 - Google Patents

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Abstract

一部の実施形態は、メモリデバイス、およびそのメモリデバイスの形成方法を含む。１つのそのようなメモリデバイスは、メモリセルの第１のグループを含み、この第１のグループの各メモリセルは、そのメモリデバイスの１つのデバイスレベル内に配置される第１の制御ゲートの、空洞内に形成される。このメモリデバイスはまた、メモリセルの第２のグループも含み、この第２のグループの各メモリセルは、そのメモリデバイスの別のデバイスレベル内に配置される第２の制御ゲートの、空洞内に形成される。追加的な装置および方法が説明される。
【選択図】図３

Description

関連出願の説明
本特許出願は、参照により本明細書に組み込まれる、２０１０年６月２８日出願の米国特許出願第１２／８２５，２１１号の優先権の利益を主張するものである。
フラッシュメモリデバイスなどの不揮発性メモリデバイスは、情報を格納するために、多くのコンピュータおよび電子デバイス内で使用される。フラッシュメモリデバイスは、通常は、情報（例えば、データおよび命令コード）を格納するための書き込み動作、格納された情報を引き出すための読み出し動作、およびメモリから情報を除去するための消去動作を有する。より高密度のメモリデバイスに対する需要が増大すると共に、３次元（３Ｄ）メモリデバイスが提案されてきた。従来の３Ｄメモリデバイスの一例は、Ｊｉｙｏｕｎｇ Ｋｉｍらによる、表題「Ｎｏｖｅｌ ３−Ｄ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｖｅｒｔｉｃａｌ−Ａｒｒａｙ−Ｔｒａｎｓｉｓｔｏｒ（ＶＲＡＴ）ａｎｄ Ｐｌａｎａｒｉｚｅｄ Ｉｎｔｅｇｒａｔｉｏｎ ｏｎ ｔｈｅ ｓａｍｅ Ｐｌａｎｅ（ＰＩＰＥ）」（２００８ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、２２〜２３ページ）の論文で説明されている。３Ｄメモリデバイスは比較的新しいものであるため、これらのデバイスは、製造プロセス上の課題を提起し得る。
本発明の一実施形態による、メモリセルを備えるメモリアレイを有するメモリデバイスのブロック図を示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスの一部分の回路図を示す。 本発明の一実施形態による、図２のメモリデバイスの一部分の３次元視図を示す。 本発明の一実施形態による、図３のメモリデバイスの制御ゲートおよびメモリセルの一部分を示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスの一部分の回路図を示す。 本発明の一実施形態による、図３０のメモリデバイスの一部分の３次元視図を示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。 本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイスを形成する、様々なプロセスを示す。
図１は、本発明の一実施形態による、メモリセル１１０を備えるメモリアレイ１０２を有するメモリデバイス１００のブロック図を示す。メモリセル１１０は、アクセス線１２３（例えば、信号を有するワード線ＷＬ０〜ＷＬＭ）および線１２４（例えば、信号を有するビット線ＢＬ０〜ＢＬＮ）を伴って、行ならびに列の形で配置構成することができる。メモリデバイス１００は、線１２４および線１２８を使用して、メモリセル１１０内部の情報を転送することができる。メモリセル１１０は、複数のデバイスレベル内に物理的に配置することができ、そのため、メモリセル１１０の１つのグループを、他のメモリセル１１０の１つ以上のグループ上に積み重ねることができる。行デコーダ１３２および列デコーダ１３４は、線１２５（例えば、アドレス線）上のアドレス信号Ａ０〜ＡＸを復号して、どのメモリセル１１０にアクセスさせるべきかを決定する。ｘ行及び列デコーダ１３２及び１３４の行及び列レベルデコーダ１３６及び１３８は各々、アクセスさせるべきメモリセル１１０が配置された、メモリデバイス１００の複数のデバイスレベルのうちのどれかを決定する。
センス増幅器回路１４０は、メモリセル１１０から読み出される情報の値を判定して、その情報を、線１２４および線１２８に、信号の形態で提供するように動作する。センス増幅器回路１４０はまた、線１２４および線１２８上の信号を使用して、メモリセル１１０に書き込まれる情報の値を判定することもできる。メモリデバイス１００は、メモリアレイ１０２と線（例えば、データ線）１２６との間で情報を転送するための、回路機構１５０を含み得る。線１２６上の信号ＤＱ０〜ＤＱＮは、メモリセル１１０から読み出されるか、またはメモリセル１１０内に書き込まれる情報を示し得る。線１２６は、メモリデバイス１００内部のノード、またはメモリデバイス１００が存在するパッケージ上のノード（例えば、ピンまたはハンダボール）を含み得る。メモリデバイス１００の外部の他のデバイス（例えば、メモリコントローラまたはプロセッサ）は、線１２５、１２６、および線１２７を通じて、メモリデバイス１００と通信することができる。
メモリデバイス１００は、メモリセル１１０から情報を読み出すための読み出し動作、およびメモリセル１１０内に情報を書き込む書き込み動作（プログラミング動作と称される場合もある）などの、メモリ動作を実行する。メモリ制御ユニット１１８が、線１２７上の制御信号に基づいて、このメモリ動作を制御する。線１２７上の制御信号の例としては、１つ以上のクロック信号、およびメモリデバイス１００が実行するいずれかの動作（例えば、書き込み動作または読み出し動作）を指示するための他の信号が挙げられる。メモリデバイス１００の外部の他のデバイス（例えば、プロセッサまたはメモリコントローラ）は、線１２７上の制御信号の値を制御することができる。これらの線上の信号の組み合わせの、特定の値が、コマンド（例えば、書き込みコマンドまたは読み出しコマンド）を生成して、このコマンドが、メモリデバイス１００に、対応するメモリ動作（例えば、書き込み動作または読み出し動作）を実行させることができる。
メモリセル１１０のそれぞれは、単一ビットの値、または２つ、３つ、４つ、もしくは他の数のビットなどの複数ビットの値を表す情報を、格納することができる。例えば、メモリセル１１０のそれぞれは、単一ビットのバイナリ値「０」または「１」を表す情報を格納することができる。別の実施例では、メモリセル１１０のそれぞれは、２ビットの、４つの可能な値「００」、「０１」、「１０」、および「１１」のうちの１つ、８つの可能な値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、および「１１１」のうちの１つ、あるいは他の数の複数ビットの、他の値のうちの１つなどの、複数ビットの値を表す情報を、格納することができる。
メモリデバイス１００は、線１４１上の供給電圧信号Ｖｃｃおよび線１４２上の供給電圧信号Ｖｓｓを含めた、供給電圧を受け取ることができる。供給電圧信号Ｖｓｓは、接地電位（例えば、約０ボルトの値を有する）で動作することができる。供給電圧信号Ｖｃｃは、バッテリーまたは交直流（ＡＣ−ＤＣ）変換回路機構などの、外部電源から、メモリデバイス１００に供給される、外部電圧を含み得る。
メモリデバイス１００の回路機構１５０は、選択回路１５２および入出力（Ｉ／Ｏ）回路１１６を含み得る。選択回路１５２は、信号ＳＥＬ０〜ＳＥＬｎに応答して、メモリセル１１０から読み出されるか、またはメモリセル１１０内に書き込まれる情報を表し得る、線１２４および線１２８上の信号を選択する。列デコーダ１３４が、アドレス信号Ａ０〜ＡＸに基づいて、ＳＥＬ０〜ＳＥＬｎ信号を選択的にアクティブにする。選択回路１５２が、線１２４および線１２８上の信号を選択して、読み出し動作および書き込み動作の間の、メモリアレイ１０２とＩ／Ｏ回路１１６との通信を提供する。
メモリデバイス１００は、不揮発性メモリデバイスとすることができ、メモリセル１１０は、不揮発性メモリセルとすることができるため、メモリセル１１０は、電力（例えば、ＶｃｃもしくはＶｓｓ、または双方）がメモリデバイス１００から切断される際に、メモリセル１１０上に格納された情報を保持することができる。例えば、メモリデバイス１００は、ＮＡＮＤフラッシュもしくはＮＯＲフラッシュメモリデバイスなどの、フラッシュメモリデバイス、または可変抵抗メモリデバイスなど（例えば、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ（登録商標））など）の、他の種類のメモリデバイスとすることができる。
メモリデバイス１００は、本明細書で説明される実施形態に焦点を合わせる手助けとするために、図１には示されない他の機構を含み得ることが、当業者には理解されるであろう。
メモリデバイス１００は、図２〜図３８を参照して以下で説明されるメモリデバイスおよびメモリセルのうちの、少なくとも１つを含み得る。
図２は、本発明の一実施形態による、メモリセル２１０、２１１、およびメモリセル２１２の下方に、データ線２５１、２５２、およびデータ線２５３が配置される、メモリデバイス２００の一部分の回路図を示す。メモリセル２１０、２１１、およびメモリセル２１２は、メモリセル２１０のグループ、メモリセル２１１のグループ、およびメモリセル２１２のグループなどのグループへと、グループ化することができる。図２に示すように、各グループ内のメモリセルは、制御ゲート２２１、２２２、または制御ゲート２２３（関連する信号ＷＬ０、ＷＬ１、および信号ＷＬ２を有する）などの、同じ制御ゲートを共有する。これらのメモリセルは、ストリング２１５およびストリング２１６などのストリング内で直列に結合される。各ストリングは、異なるグループからのメモリセルのうちの１つを含み得、トランジスタ２３１のうちの１つとトランジスタ２３２のうちの１つとの間に結合される。
図２に示すように、トランジスタ２３１は、選択線２４１、２４２、および選択線２４３（関連する信号ＳＧＤ０、ＳＧＤ１、および信号ＳＧＤ２を有する）に結合される、ゲートを有する。トランジスタ２３１は、データ線２５１、２５２、およびデータ線２５３（関連する信号ＢＬ０、ＢＬ１、および信号ＢＬ２を有する）に結合される、ノード（例えば、ソース）を有する。データ線２５１、２５２、およびデータ線２５３は、不揮発性メモリデバイスのビット線またはセンス線に対応する場合がある。
トランジスタ２３２は、選択線２６１、２６２、および選択線２６３（関連する信号ＳＧＳ０、ＳＧＳ１、および信号ＳＧＳ２を有する）に結合される、ゲートを有する。トランジスタ２３２は、不揮発性メモリデバイス内のメモリセルストリングの共通ソース２７０に結合される、ノード（例えば、ドレイン）を有する。
図２は、関連する構成要素が結合された、メモリセルの３つのグループを、一実施例として示す。メモリセルのグループ、およびそれらのグループの関連する構成要素（例えば、制御ゲートおよびデータ線）の数は、変動し得る。
メモリデバイス２００は、メモリセル２１０、２１１、およびメモリセル２１２内に格納された情報を検知する（例えば、読み出す）ための読み出し動作の間、ならびにメモリセル２１０、２１１、およびメモリセル２１２内に情報を格納するための書き込み動作の間の、メモリセル２１０、２１１、およびメモリセル２１２へのアクセスを制御するために、制御ゲート２２１、２２２、および制御ゲート２２３を使用する。メモリデバイス２００は、読み出し動作の間にこれらのメモリセルから読み出された情報を転送するために、データ線２５１、２５２、およびデータ線２５３を使用する。
トランジスタ２３１およびトランジスタ２３２は、読み出し動作または書き込み動作の間、それぞれ、信号ＳＧＤ０、ＳＧＤ１、および信号ＳＧＤ２、ならびに信号ＳＧＳ０、ＳＧＳ１、および信号ＳＧＳ２に応答して、データ線２５１、２５２、およびデータ線２５３、ならびに共通ソース２７０に、メモリセルを選択的に結合する。
本明細書での説明に焦点を合わせる手助けとするために、本明細書での説明では、書き込み、読み出し、および消去動作などの、メモリデバイスの動作の詳細な説明は省略される。これらの動作は、当業者には理解されるであろう。例えば、メモリデバイス２００の消去動作では、約２０ボルトの電圧を、データ線２５１、２５２、およびデータ線２５３に印加することができ、その一方で、制御ゲート２２１、２２２、および制御ゲート２２３、選択線２４１、２４２、および線２４３、ならびに選択線２６１、２６２、および選択線２６３を、「浮遊」させる（例えば、電圧に対して非接続のままにする）ことができる。この消去動作で、メモリセル２１０、２１１、およびメモリセル２１２のメモリ素子からの電子は、データ線２５１、２５３、およびデータ線２５３に移動することができる。
図３は、本発明の一実施形態による、メモリデバイス２００の一部分の３Ｄ視図を示す。図３はまた、Ｘ方向、Ｙ方向、およびＺ方向も示し、デバイスレベル３０１、３０２、およびデバイスレベル３０３が、Ｚ方向で配置構成される。同じグループのメモリセル２１０は、Ｘ方向およびＹ方向で、行および列の形に配置構成することができる。メモリセルの各グループは、異なるデバイスレベル３０１、３０２、およびデバイスレベル３０３内に配置される。例えば、メモリセル２１０を有するグループは、デバイスレベル３０１内に配置される。メモリセル２１１を有するグループは、デバイスレベル３０２内に配置される。メモリセル２１２を有するグループは、デバイスレベル３０３内に配置される。
図３に示すように、各ストリング内のメモリセル２１０、２１１、およびメモリセル２１２（例えば、トランジスタ２３１とトランジスタ２３２との間のメモリセル）は、データ線２５１、２５２、およびデータ線２５３の下の基材に対して、Ｚ方向で、実質的に垂直に位置合わせされる。この基材は、図３には示されないが、図５および図６の基材５０３と同様のものとすることができる。図３はまた、Ｚ方向で垂直に延び、図２のトランジスタ２３１およびトランジスタ２３２に対応する、トランジスタ２３１とトランジスタ２３２との間の、同じストリング内のメモリセル２１０、２１１、およびメモリセル２１２の、メモリ素子４３０を貫通する、チャネル２４１ならびに導電材料部分２４２も示す。図３に示すように、トランジスタ２３１は、本体３９１（例えば、トランジスタチャネル）に結合されるダブルゲートを含み、トランジスタを制御する（オンまたはオフにする）ことができる。このダブルゲートの構造は、同じ選択線２４１の２つの区画（図３に示すような）を含み得、その２つの区画は、本体３９１の２つの両側上にのみ配置される。
図３のメモリデバイス２００はまた、コンタクト３２９、３４９、およびコンタクト３５９も含み得る。コンタクト３２９は、制御ゲート２２１、２２２、および制御ゲート２２３への電気的接続を提供する。コンタクト３４９は、選択線２４１、２４２、２４３、および選択線２４４への電気的接続を提供する。コンタクト３５９は、データ線２５１、２５２、およびデータ線２５３との間の電気的接続を提供する。選択線２４４、および選択線２４４とＺ方向で関連するメモリセルは、図２には示されない。
図４は、図３のメモリデバイス２００の制御ゲート２２１およびメモリセル２１０の一部分を示す。図２の制御ゲート２２２および制御ゲート２２３、ならびにメモリセル２１１およびメモリセル２１２は、それぞれ、制御ゲート２２１およびメモリセル２１０と同様の構造を有する。図４に示すように、制御ゲート２２１は、空洞４２０を有する均質材料を含み、各空洞は、この均質材料とは異なる材料を含めた、様々な構成要素で充填することができる。その様々な構成要素としては、メモリ素子４３０、チャネル４４１、導電材料部分４４２、ならびに誘電体４２１および誘電体４２７が挙げられる。誘電体４２１は、異なる層として配置構成される、複数の材料４２２、４２３、および材料４２４を含み得る。図４に示すように、各メモリセル２１０のメモリ素子４３０は、内側面４５１および外側面４５２を有する、リング形状（例えば、ドーナツ形状）を有する。図３に示す他のメモリセル２１１およびメモリセル２１２のそれぞれもまた、リング形状を有する。図３に示すように、同じストリング内（例えば、トランジスタ２３１とトランジスタ２３２との間）のメモリセル２１０、２１１、およびメモリセル２１２の内部では、各メモリセルのリング形状メモリ素子４３０の全体が、同じストリング内の他のメモリセルのそれぞれの、リング形状メモリ素子の全体と、実質的に垂直に（Ｚ方向で）位置合わせされる。
各メモリ素子４３０は、その中の電荷の量（例えば、電子の数）に基づくような、情報を格納することができる。そのような各メモリ素子４３０では、電荷の量は、そのメモリ素子が格納する情報の値に対応する。この電荷の量は、書き込み動作で、または消去動作で、制御することができる。例えば、チャネル４４１もしくは導電材料部分４４２、または双方からの電子は、当業者には既知のトンネル効果により、書き込み動作の間に、メモリ素子４３０に異動することができる。消去動作では、メモリ素子４３０からの電子は、チャネル４４１もしくは導電材料部分４４２、または双方へ戻り、データ線２５１、２５３、およびデータ線２５３（図２および図３）に移動することができる。代替的実施形態は、例えば、素子４３０の抵抗に基づくような、情報を格納することができる、メモリ素子４３０を使用することも可能である。
図３のメモリデバイス２００は、図５〜図２９を参照して以下で説明されるものと同様のプロセス、または同一のプロセスを使用して、形成することができる。
図５〜図２９は、本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイス５００を形成する、様々なプロセスを示す。メモリデバイス５００（図２９に、より詳細に示す）は、図３のメモリデバイス３００に対応し得る。
図５は、基材５０３を有するメモリデバイス５００を示し、この基材５０３は、層として配置構成される材料５０１および材料５０２を含み得る。材料５０１は、バルクシリコンを含み得、または別の半導体材料とすることも可能である。材料５０２は、誘電材料、例えば、シリコン酸化物とすることができる。図５はまた、基材５０３の上に形成される、材料５０４および材料５０５も示す。材料５０４および材料５０５の形成は、基材５０３の上に導電材料を付着させ、次に材料５０４の上に別の導電材料を付着させる工程を含み得る。材料５０４は、金属、または他の導電材料を含み得る。材料５０５は、非ドープのポリシリコン、もしくはｐ型シリコンなどのドープポリシリコン、または別の導電材料を含み得る。
図５はまた、Ｘ方向、Ｘ方向に対して垂直なＹ方向、ならびにＸ方向およびＹ方向の双方に対して垂直なＺ方向も示す。図５に示すように、材料５０４および材料５０５は、１つの層が、Ｚ方向で１つ以上の他の層の上に（例えば、層上に）ある、異なる層として形成することができる。
本明細書で使用するとき、一方が他方「上に」ある、２つ以上の材料に関して使用される用語「〜上に」とは、それらの材料の間の少なくとも何らかの接触を意味し、一方で、「の上に」または「重なる」は、材料が別の材料「上に」あることか、またはそれらの材料の間に、１つ以上の追加的な介在材料が存在する場合を指すことができる（例えば、接触は必ずしも必要とされない）。これらの用語「〜上に」、「の上に」、または「重なる」は、本明細書で使用するとき、特にそのような明示的記述がない限り、いずれの方向性も示すものではない。
図６は、データ線６５１、６５２、およびデータ線６５３、ならびにデバイス構造体６０５が形成された後の、メモリデバイス５００を示す。エッチング（例えば、乾式エッチング）などのプロセスを使用して、材料５０４および材料５０５（図５）の諸部分を除去し、トレンチ５１１およびトレンチ５１２を形成することができ、このトレンチ５１１およびトレンチ５１２は、材料５０２で、トレンチの底部を有する。データ線６５１、６５２、およびデータ線６５３のそれぞれ、ならびにデバイス構造体６０５のそれぞれは、Ｘ方向に延びる、より大きい寸法（例えば、長さ）を有する。Ｘ方向に延びる個別の開口部を有するマスク（図６には示さず）を使用して、トレンチ５１１およびトレンチ５１２を形成することができる。図６に示すように、トレンチ５１１およびトレンチ５１２は、材料５０４（図５）を、図２のデータ線２５１、２５２、およびデータ線２５３に対応し得る、個別のデータ線６５１、６５２、およびデータ線６５３へと分割する。
図７は、ピラー７０５が、メモリデバイス５００の区域７０１内に形成された後の、メモリデバイス５００を示す。ピラー７０５は、メモリデバイス５００の区域７０２内には形成されない。簡略化のために、図７〜図２９には、図６の基材５０３は示されない。図７では、エッチング（例えば、乾式エッチング）などのプロセスを使用して、デバイス構造体６０５の諸部分を除去し、トレンチ５１１およびトレンチ５１２と垂直なＹ方向で、トレンチ７１１、７１２、およびトレンチ７１３を形成することができ、それによりピラー７０５を、図７に示すように形成することができる。Ｙ方向に延びる個別の開口部を有するマスク（図７には示さず）を使用して、トレンチ７１１、７１２、およびトレンチ７１３を形成することができる。各ピラー７０５は、約２０〜５０ナノメートルの、Ｚ方向での高さを含み得る。図７に示すように、ピラー７０５は、Ｘ方向およびＹ方向で、行および列の形に（例えば、マトリックスの形に）配置構成される。簡略化のために、図７には、トレンチ５１１およびトレンチ５１２内に充填される誘電材料は示されない。しかしながら、図７のメモリデバイス５００の形成はまた、デバイス構造体６０５の頂部表面７１５まで、トレンチ５１１およびトレンチ５１２を充填するように、誘電材料（例えば、シリコン酸化物）を形成する工程も含み得る。
図８は、誘電体８３１、ならびに選択線８４１、８４２、８４３、および選択線８４４が形成された後の、メモリデバイス５００を示す。選択線８４１、８４２、８４３、および選択線８４４は、それぞれ、図３の選択線２４１、２４２、２４３、および選択線２４４に対応し得る。図８では、誘電体８３１は、選択線８４１、８４２、８４３、および選択線８４４を、ピラー７０５から電気的に絶縁するように形成される。誘電体８３１は、例えば、各ピラー７０５の少なくとも２つの面上に、誘電材料（例えば、シリコン酸化物）を付着させることによって、またはピラー７０５を酸化させることによって、形成することができる。誘電体８３１が形成された後、例えば、ピラー７０５、ならびにトレンチ７１１、７１２、およびトレンチ７１３（図７）の上に、導電材料を付着させ、次にその導電材料の一部分を除去（例えば、エッチング）することによって、選択線８４１、８４２、８４３、および選択線８４４を形成し、図８に示す構造を有する、選択線８４１、８４２、８４３、および選択線８４４を形成することができる。選択線８４１、８４２、８４３、および選択線８４４のための導電材料の例としては、ポリシリコン、金属、あるいは、ＴｉＮおよびＴａＮなどの、他の導電材料が挙げられる。
図８はまた、デバイス構造体６０５の選択部分内にｎ型不純物を挿入する（例えば、埋め込む）ことによって形成することができる、ドープ領域８３３も示す。ｎ型不純物の例としては、リン（Ｐ）またはヒ素（Ａｓ）などの元素が挙げられる。ｎ型不純物が挿入されていない、デバイス構造体６０５の残余部分は、図５を参照して上記で説明されたような、ｐ型シリコンなどの、その本来の材料を維持し得る。
図９は、図８の選択線８４１、８４２、８４３、および選択線８４４の代替的構造体である、選択線９４１、９４２、９４３、および選択線９４４を有する、メモリデバイス５００を示す。図８では、ピラー７０５の両側面は、同じ選択線８４１、８４２、８４３、または選択線８４４の、２つの異なる区画と関連する。図９では、ピラー７０５の頂部表面を除いて、選択線９４１、９４２、９４３、または選択線９４４のうちの１つの材料によって、各ピラー７０５を完全に取り囲むことができる（例えば、各ピラー７０５の４つの側面が、同じ選択線の４つの異なる区画と関連する）。選択線８４１、８４２、８４３、および選択線８４４と比較して、より高効率のメモリデバイスを、選択線９４１、９４２、９４３、および選択線９４４を使用して達成することができる。選択線９４１、９４２、９４３、および選択線９４４はまた、それぞれ、図３の選択線２４１、２４２、２４３、および選択線２４４の代替的構造体とすることもできる。それゆえ、図２および図３の各トランジスタ２３１は、図９に示す構造を有する、取り囲まれたゲートを含み得る。それゆえ、図３に示すダブルゲートの代わりに、図３の各トランジスタ２３１は、代替的には、本体３９１（図３）を取り囲む、同じ選択線（選択線９４１など）の４つの異なる区画を有する、取り囲まれたゲートを含み得る。
図１０は、材料１００１〜１００７が、ピラー７０５、ならびに選択線８４１、８４２、８４３、および選択線８４４の上に形成された後の、メモリデバイス５００を示す。材料１００１〜１００７は、メモリデバイス５００の区域７０１内および区域７０２内の双方に形成することができる。しかしながら、本明細書での説明に焦点を合わせるために、図１０には、区域７０２内の、材料１００１〜１００７の一部の部分は示されない。図２８および図２９を参照する下記の説明で、メモリデバイス５００の区域７０２内の追加的構成要素（例えば、図３のコンタクト３２９と同様の構成要素）の形成が説明される。
図１０〜図２９では、簡略化のために、メモリデバイス５００の一部の構成要素に関連する一部の番号指定は、１つ１つの図ごとに繰り返さない場合がある。図１０では、材料１００１〜１００７を形成する前に、シリコン酸化物などの誘電材料（図１０には示さず）を、間隙１０４１、１０４２、および間隙１０４３を充填するように形成することができる。材料１００１〜１００７の形成は、誘電材料と導電材料とを、交互配置方式で交互に付着させる工程を含み得ることにより、これらの材料は、図１０に示すように、Ｚ方向で互いの上に交互に積み重ねられる。材料１００１、１００３、１００５、および材料１００７は、シリコン酸化物などの誘電材料を含み得る。材料１００２、１００４、および材料１００６は、金属またはポリシリコン（例えば、ｐ型シリコンに対するｎ型シリコン）などの導電材料を含み得る。図１０に示すように、材料１００１〜１００７は、材料１００２、１００４、および材料１００６が、材料１００１、１００３、１００５、および材料１００７によって互いに電気的に絶縁されるように、形成される。
図１１は、開口部（例えば、穴）１１０１が、材料１００２〜１１０７内に形成された後の、メモリデバイス５００を示す。穴１１０１は、図１１に示すように、各穴１１０１を、対応するピラー７０５の上に、実質的に直接位置合わせすることができるように形成される。穴１１０１の形成は、材料１００２〜１００７のそれぞれの一部分を除去（例えば、エッチング）して、材料１００１で停止させる工程を含み得ることにより、材料１００１の少なくとも一部分、または材料１００１の全体が、穴１１０１をピラー７０５から隔てるように残存する。穴１１０１の形成は、材料１００３、１００５、および材料１００７内のそれぞれの空洞１１１０、ならびに材料１００２、１００４、および材料１００６内のそれぞれの空洞１１２０の形成をもたらす。図１２に示すように、材料１００３、１００５、および材料１００７内の空洞１１１０は、他の材料１００２、１００４、および材料１００６内の空洞１１２０の上に、実質的に直接位置合わせされる。各空洞１１１０および各空洞１１２０は、実質的に同じ直径Ｄ１を有し得る。直径Ｄ１はまた、各空洞１１１０および各空洞１１２０の場所での、各穴１１０１の直径と見なすことができる。
図１２は、空洞１２２０が、材料１００２、１００４、および材料１００６（制御ゲート１２２１、１２２２、および制御ゲート１２２３を形成するために使用される）内に形成された後の、メモリデバイス５００を示す。空洞１２２０の形成は、空洞１１２０（図１１）のサイズを拡大し、その一方で、空洞１１１０のサイズを実質的に変化させずに保つ（例えば、実質的に直径Ｄ１で維持する）工程を含み得る。例えば、空洞１１２０（図１１）のサイズの拡大は、各空洞１１２０（図１１）で、材料１００２、１００４、および材料１００６のそれぞれの一部分を選択的に除去（例えば、選択的な、湿式または乾式エッチング）する工程を含み得ることにより、各空洞１２２０の直径が、実質的に直径Ｄ２へと増大し、その一方で、各空洞１１１０での直径Ｄ１は、実質的に変化せずに維持される。直径Ｄ２は、直径Ｄ１よりも大きい。材料１００２、１００４、および材料１００６内の空洞１１２０の形成はまた、図２の制御ゲート２２１、２２２、および制御ゲート２２３に対応し得る、制御ゲート１２２１、１２２２、および制御ゲート１２２３も形成する。
図１３は、図１２の制御ゲート１２２１の、更なる詳細を示す。図１２の制御ゲート１２２２および制御ゲート１２２３は、制御ゲート１２２１と同様の構造を有する。図１３に示すように、制御ゲート１２２１は、図１１の空洞１２２０が、Ｘ方向およびＹ方向で、行および列の形に配置構成される、均質材料を含み得る。各空洞１２２０は、側壁１２２５を含み得る。
図１４および図１５は、誘電体１４２１およびメモリ素子１４３０が、空洞１２２０内に形成された後の、メモリデバイス５００を示す。簡略化のために、図１５には、全ての空洞１２２０内の、誘電体１４２１およびメモリ素子１４３０は示されない。各誘電体１４２１は、制御ゲート１２２１の材料とメモリ素子１４３０との間に各誘電体１４２１を配置することができるように、側壁１２２５上に形成することができ、それにより、メモリ素子１４３０を、誘電体１４２１の少なくとも一部分によって、制御ゲート１２２１の材料から電気的に絶縁することができる。誘電体１４２１の形成は、複数の材料１４２２、１４２３、および材料１４２４（図１５）を、異なる時点で、次々と形成する工程を含み得る。材料１４２２の形成は、側壁１２２５の一部分（例えば、表面）を酸化させて、側壁１２２５上に誘電材料（例えば、シリコン酸化物）を形成する工程を含み得る。あるいは、材料１４２２の形成は、側壁１２２５上に誘電材料（例えば、シリコン酸化物）を付着させる工程を含み得る。材料１４２３の形成は、材料１４２２上に誘電材料（例えば、シリコン窒化物）を付着させる工程を含み得、その誘電材料の一部分はまた、各空洞１１１０の側壁１４２５上にも形成される。材料１４２４の形成は、材料１４２３上に誘電材料（例えば、シリコン酸化物）を付着させる工程を含み得る。
メモリ素子１４３０は、誘電体１４２１が形成された後に、形成することができる。図１５に示すように、各メモリ素子１４３０は、図１４の内側面１４５１および外側面１４５２を有する、リング形状（例えば、ドーナツ形状）を有する。メモリ素子１４３０の形成は、穴１１０１内に材料を付着させる工程を含み得る。図１４の空洞１２２０は、空洞１１１０と実質的に位置合わせされているため、この材料（メモリ素子１４３０を形成する）は、空洞１１１０および空洞１１２０の双方に充填することができる。次に、メモリ素子１４３０を形成する材料の一部分（例えば、各穴の中心部分）を除去する（例えば、同じ単一のエッチング工程での、エッチングによって）ことができ、それにより、空洞１１１０内の材料を除去（例えば、完全に除去）することができ、空洞１２２０内の材料は、完全に除去されることなく、部分的に除去される。図１４に示すように、メモリ素子１４３０を形成する材料が、空洞１１１０から除去された後、誘電材料１４２３（例えば、材料１４２２上に形成された、シリコン窒化物）の一部分を、露出させることができる。図１４に示すように、メモリ素子１４３０を形成する材料が、空洞１２２０から部分的に除去された後、同じ穴１１０１に関連するメモリ素子１４３０（空洞１２２０内の残留材料によって形成される）は、空洞１１１０の側壁１４２５（または、空洞１１１０の、材料１４２２および材料１４２３の諸部分を有する側壁１４２５）と実質的に位置合わせされる、その内側面１４５１を有し得る。
メモリ素子１４３０の材料としては、例えば、半導体材料（例えば、ポリシリコン）、シリコン窒化物もしくは他の誘電電荷トラッピング材料などの誘電電荷トラッピング材料、または相変化材料（例えば、ＧＳＴ）などの可変抵抗材料を挙げることができる。メモリ素子１４３０を形成する材料の一部分を除去（例えば、エッチング）する間、ピラー７０５の上に配置された、材料１００１の部分１４０１もまた除去して、部分１４０１の厚さを低減することができる。
図１６および図１７は、誘電体１６２７が、メモリ素子１４３０の内側面１４５１上、および空洞１１１０内に形成された後の、メモリデバイス５００を示す。誘電体１６２７の形成は、内側面１４５１上に誘電材料（例えば、シリコン酸化物）を付着させる工程を含み得る。あるいは、誘電体１６２７の形成は、メモリ素子１４３０の一部分（例えば、内側面１４５１）を酸化させる工程を含み得る。誘電体１６２７の形成（例えば、酸化による）はまた、空洞１１１０の側壁１４２５上に形成された材料１４２２上に形成される、材料１４２３（図１４）もまた、消耗させることができる。それゆえ、誘電体１６２７はまた、材料１４２２の上で、空洞内に形成することもできる。
図１８および図１９は、チャネル１８４１が、空洞１１１０内および空洞１２２０内の双方の、誘電体１６２７上に形成された後の、メモリデバイス５００を示す。チャネル１８４１の形成は、誘電体１６２７上に導電材料を付着させる工程を含み得る。エッチングプロセスを使用して、その付着の後に、導電材料の厚さを低減することができる。チャネル１８４１の導電材料は、ピラー７０５と同じ材料のタイプ（例えば、ｐ型）を有し得る、ドープポリシリコンを含み得る。図１８はまた、開口部１８０１の形成も示し、この開口部１８０１は、ピラー７０５の上に配置された部分１４０１（図１４）を除去することによって、（例えば、エッチングによって）形成することができる。図１９に示すように、チャネル１８４１は、メモリ素子１４３０と対向しており、誘電体１６２７の少なくとも一部分によって、メモリ素子１４３０から電気的に絶縁される。
図２０は、例えば非ドープまたは低ドープのポリシリコンを付着させることによって、導電材料２００１が形成され、チャネル１８４１とピラー７０５とが電気的に連通された後の、メモリデバイス５００を示す。図２０に示すように、導電材料２００１は、ピラー７０５を通じて、チャネル１８４１とデータ線６５１、６５２、およびデータ線６５３との間に、連続的な導電経路を形成する。
図２１は、誘電材料２１０１（例えば、シリコン酸化物）が、導電材料２００１の上に形成された後の、メモリデバイス５００を示す。
図２２は、開口部（例えば、穴２２０１）、導電材料部分２２６０、および導電材料部分２２４１の形成後の、メモリデバイス５００を示す。穴２２０１は、図２２に示すように、各穴２２０１を、チャネル１８４１の上に、実質的に直接位置合わせすることができるように形成される。穴２２０１の形成は、誘電材料２１０１の一部分、および導電材料２００１（図２１）の一部分を除去（例えば、エッチング）して、材料１００７内の場所で停止させる工程を含み得る。穴２２０１が形成されることにより、導電材料２００１の一部分が、穴２２０１の形成の間に除去された後、導電材料２００１は、図２２に示すように、導電材料部分２２６０と導電材料部分２２４１とに分離することができる。
図２３は、ドープ領域２３０１が形成された後の、メモリデバイス５００を示す。ドープ領域２３０１の形成は、導電材料部分２２４１の頂部部分内に、ｎ型不純物を挿入する（例えば、埋め込む）工程を含み得る。ドープ領域２３０１は、チャネル１８４１とメモリデバイス５００の他の構成要素との間に、比較的低い抵抗の接続を提供することができる。
図２４は、誘電体２４０１およびチャネル２４０２が形成された後の、メモリデバイス５００を示す。誘電体２４０１（例えば、シリコン酸化物）は、穴２２０１の場所で、導電材料部分２２６０の側壁上に形成される。チャネル２４０２は、誘電材料２１０１の側壁上、および誘電体２４０１上に形成される。
図２５は、導電材料２５０１が、各穴２２０１内に形成された後の、メモリデバイス５００を示し、このことにより、チャネル２４０２は、導電材料２５０１、ドープ領域２３０１、および導電材料部分２２４１を通じて、チャネル１８４１と電気的に結合することができる。各穴２２０１内の導電材料２５０１の形成は、材料の上に導電材料（例えば、ポリシリコン）を付着させることにより、その導電材料が穴２２０１を充填する工程を含み得る。次に、例えば導電材料をエッチ（etching）バックすることによって、または化学機械研磨（ＣＭＰ）によって、その導電材料の頂部部分を除去することができる。
図２６は、ドープ領域２６０１、ならびに選択線２６６１、２６６２、および選択線２６６３が形成された後の、メモリデバイス５００を示す。ドープ領域２６０１の形成は、導電材料部分２５０１の頂部部分内に、ｎ型不純物を挿入する（例えば埋め込む）工程を含み得る。選択線２６６１、２６６２、および選択線２６６３の形成は、誘電材料２１０１および導電材料部分２２６０の諸部分を除去して、トレンチ２６０２を形成する工程を含み得、このトレンチ２６０２は、材料１００７内に部分的に延びる、トレンチの底部を有する。図２６に示すように、トレンチ２６０２は、導電材料部分２２６０を、図２の選択線２６１、２６２、および選択線２６３に対応し得る、選択線２６６１、２６６２、および選択線２６６３へと分離する。
図２７は、材料２７０１および共通ソース２７７０が形成された後の、メモリデバイス５００を示す。材料２７０１の形成は、材料２１０１の上に誘電材料（例えば、シリコン酸化物）を付着させることにより、その誘電材料がトレンチ２６０２を充填する工程を含み得る。次に、例えば誘電材料をエッチバックすることによって、またはＣＭＰによって、その誘電材料の頂部部分を除去することができる。共通ソース２７７０の形成は、材料２７０１および材料２１０１の上に導電材料（例えば、金属）を付着させる工程を含み得る。
図２８は、区域７０２（図１０）内の材料１００１〜１００７が、階段状パターンを形成するように処理（例えば、パターニングによって）された後の、メモリデバイス５００を示し、階段の間の材料は、図２８には示されない。図１０の説明で上述されたように、材料１００１〜１００７の一部の部分は、簡略化のために、図１０〜図２７の区域７０２からは省略されている。図２８は、階段状パターンを形成するように処理された後の、区域７０２内の材料１００１〜１００７を示す。図２８に示すように、制御ゲート１２２１、１２２２、および制御ゲート１２２３が、それぞれ、階段状パターンに形成される材料１００２、１００４、および材料１００６から形成される。
図２９は、コンタクト２９２９、２９４９、およびコンタクト２９５９が形成された後の、メモリデバイス５００を示す。コンタクト２９２９は、制御ゲート１２２１、１２２２、および制御ゲート１２２３への電気的接続を提供する。コンタクト２９４９は、選択線８４１、８４２、８４３、および選択線８４４への電気的接続を提供する。コンタクト２９５９は、データ線６５１、６５２、およびデータ線６５３との間の電気的接続を提供する。
図２９に示すように、メモリデバイス５００は、図２および図３を参照して上記で説明された、メモリデバイス３００の構成要素ならびにメモリセル２１０、２１１、およびメモリセル２１２と同様、もしくは同一の、構成要素ならびにメモリセル２９１０、２９１１、およびメモリセル２９１２を含み得る。
追加的なプロセスを実行して、上述のメモリデバイス５００などのメモリデバイスの、追加的な機構を形成することができる点が、当業者には容易に理解されるであろう。それゆえ、本明細書で説明される実施形態に焦点を合わせる手助けとするために、上述の図５〜図２９、および以下で説明される図３０〜図３８には、メモリデバイス５００などのメモリデバイスの、機構の一部のみが示される。
図３０は、本発明の一実施形態による、メモリセル２１０、２１１、およびメモリセル２１２の上方に、データ線２５１、２５２、およびデータ線２５３が配置される、メモリデバイス３００の一部分の回路図を示す。メモリデバイス３００は、図３のメモリデバイス２００のものと同様の構成要素を含み得る。それゆえ、簡略化のために、メモリデバイス２００とメモリデバイス３０００との間で同様の構成要素、または同じ構成要素には、同じ番号指定が与えられる。これらの同様の構成要素の詳細な説明は、図３０では繰り返されない。メモリデバイス３０００とメモリデバイス２００との主要な相違としては、大域消去動作を可能にするための、メモリデバイス３０００の、データ線２５１、２５２、およびデータ線２５３、ならびに共通ソース３０７０の場所が挙げられる。図３０に示すように、データ線２５１、２５２、およびデータ線２５３は、メモリセル２１０、２１１、およびメモリセル２１２の上方に配置される。共通ソース３０７０は、メモリセル２１０、２１１、およびメモリセル２１２の下方に配置され、メモリデバイス３０００の基材（例えば、図３１の基材３１０１）の少なくとも一部分に、直接結合することができる。この主要な相違により、メモリデバイス２００の消去動作（例えば、局所消去動作）と比較して、消去動作の間、メモリデバイス３０００の様々な構成要素に、異なる方法で電圧を印加することが可能になり、メモリデバイス３０００は、異なる方式で機能する（例えば、大域消去動作の間）ことが可能になる。例えば、メモリデバイス３０００の消去動作では、約２０ボルトの電圧を、共通ソース３０７０に印加することができ、その一方で、制御ゲート２２１、２２２、および制御ゲート２２３、データ線２５１、２５２、およびデータ線２５３、選択線２４１、２４２、および線２４３、ならびに選択線２６１、２６２、および選択線２６を「浮遊」させることができる。この消去動作では、メモリセル２１０、２１１、およびメモリセル２１２のメモリ素子からの電子は、共通ソース３０７０に移動する（例えば、トンネル現象によって）ことができる（例えば、大域消去）。メモリ２００では、図２、図３、および図４を参照して上記で説明されたように、消去動作の間、メモリセル２１０、２１１、およびメモリセル２１２のメモリ素子からの電子は、データ線２５１、２５３、およびデータ線２５３へと移動することができる（例えば、局所消去）
図３１は、本発明の一実施形態による、図３０のメモリデバイス３０００の一部分の３Ｄ視図を示す。図３１に示すように、データ線２５１、２５２、およびデータ線２５３は、メモリセル２１０、２１１、およびメモリセル２１２の上方に配置され、共通ソース３０７０は、メモリセル２１０、２１１、およびメモリセル２１２の下方に配置されて、基材３１０１に結合される。基材３１０１は、ｐ型シリコンなどの、半導体材料を含み得る。
図３１に示すように、各ストリング内のメモリセル２１０、２１１、およびメモリセル２１２（例えば、トランジスタ２３１とトランジスタ２３２との間のメモリセル）は、基材３１０１に対して、Ｚ方向で実質的に垂直に位置合わせされる。トランジスタ２３２は、図３のトランジスタ２３１の、ダブルゲート（図３）または取り囲まれたゲート（図９）と同様の、ダブルゲートまたは取り囲まれたゲートを含み得る。図３１はまた、Ｚ方向で垂直に延び、図３０のトランジスタ２３１およびトランジスタ２３２に対応する、トランジスタ２３１とトランジスタ２３２との間の、同じストリング内のメモリセル２１０、２１１、およびメモリセル２１２の、メモリ素子４３０を貫通する、チャネル４４１ならびに導電材料部分４４２も示す。
各メモリセル２１０、２１１、およびメモリセル２１２内の、メモリ素子４３０は、リング形状を有する。図３１に示すように、同じストリング内のメモリセル２１０、２１１、およびメモリセル２１２の内部では、各メモリセルのリング形状メモリ素子４３０の全体が、同じストリング内の他のメモリセルのそれぞれの、リング形状メモリ素子の全体と、実質的に垂直に（Ｚ方向で）位置合わせされる。
図３２〜図３８は、本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイス３２００を形成する、様々なプロセスを示す。メモリデバイス３２００（図３８に、より詳細に示す）は、図３１のメモリデバイス３０００に対応し得る。
図３２は、基材３２０１、ならびにトレンチ３２１１、３２１２、およびトレンチ３２１３を有する、メモリデバイス３２００を示し、基材部分３２７０および基材部分３２７１が、基材３２０１の頂部部分上に形成される。基材３２０１は、バルクシリコンなどの、半導体材料を含み得る。頂部の基材部分３２７０および基材部分３２７１は、基材３２０１の頂部部分内にｐ型不純物を挿入する（例えば、埋め込む）ことによって形成することができる。それゆえ、基材部分３２７０および基材部分３２７１は、ｐ型シリコンを含み得る。トレンチ３２１１、３２１２、およびトレンチ３２１３、ならびに基材部分３２７０の形成は、基材部分３２７１の一部分を除去（例えば、エッチング）する工程を含み得る。メモリデバイス３２００の書き込み動作または読み出し動作の間、基材部分３２７０は、接地などの電位に結合することができる。メモリデバイス３２００の消去動作の間、基材部分３２７０は、例えば約２０ボルトの電圧に結合することができる。
図３３は、材料３３０１が、トレンチ３２１１、３２１２、およびトレンチ３２１３（図３２）内に形成された後の、メモリデバイス３２００を示す。材料３３０１の形成は、基材３２０１の上に誘電材料（例えば、シリコン酸化物）を付着させ、トレンチ３２１１、３２１２、およびトレンチ３２１３を充填する工程を含み得る。次に、その誘電材料の頂部部分を、例えばＣＭＰによって、除去することができる。
図３４は、材料３４０１、ならびにトレンチ３４１１、３４１２、およびトレンチ３４１３、ならびにデバイス構造体３４６０が形成された後の、メモリデバイス３２００を示す。材料３４０１の形成は、基材３２０１および材料３３０１の上に誘電材料（例えば、シリコン酸化物またはシリコン窒化物）を付着させる工程を含み得る。トレンチ３４１１、３４１２、およびトレンチ３４１３の形成は、基材３２０１、材料３３０１、および材料３４０１の諸部分を除去（例えば、エッチング）する工程を含み得る。デバイス構造体３４６０は、トレンチ３４１１、３４１２、およびトレンチ３４１３の形成の結果として形成される。
図３５は、ドープ領域３５０１、材料３５０２、ならびに選択線３５６１、３５６２、および選択線３５６３の形成後の、メモリデバイス３２００を示す。ドープ領域３５０１の形成は、基材部分３２７１の選択部分内にｎ型不純物を挿入する（例えば、埋め込む）工程を含み得る。材料３５０２（例えば、シリコン酸化物）を、各デバイス構造体３４６０の両側面上に形成して、選択線３５６１、３５６２、および選択線３５６３を、デバイス構造体３４６０から電気的に絶縁することができる。選択線３５６１、３５６２、および選択線３５６３の材料としては、１種以上の金属、合金、他の導電材料、またはそれらの組み合わせなどの、１種以上の導電材料を挙げることができる。選択線３５６１、３５６２、および選択線３５６３は、図３０のメモリデバイス３０００の、選択線２６１、２６２、および選択線２６３に対応し得る。
図３６は、材料３６０１が、トレンチ３４１１、３４１２、およびトレンチ３４１３内に形成された後の、メモリデバイス３２００を示す。材料３６０１の形成は、誘電材料（例えば、シリコン酸化物）を付着させ、トレンチ３４１１、３４１２、およびトレンチ３４１３を充填する工程を含み得る。次に、例えば導電材料をエッチバックすることによって、またはＣＭＰによって、その誘電材料の頂部部分を除去し、基材部分３２７０で停止させることができる。
図３７は、選択線３５６１、３５６２、および選択線３５６３を形成するために使用される材料の頂部部分を除去することによって（例えば、湿式エッチングによって）、溝３７０１が形成された後の、メモリデバイス３２００を示す。あるいは、溝３７０１の形成は、省略することができる。
図３８は、他の構成要素が形成された後の、メモリデバイス３２００を示す。図３８のメモリデバイス３２００の構成要素を形成するためのプロセスは、図１０〜図２９を参照して上記で説明された、メモリデバイス５００の構成要素を形成するための、同様のプロセス、または同一のプロセスを含み得る。例えば、図３８の制御ゲート３８２１、３８２２、および制御ゲート３８２３は、図５〜図２９を参照して上記で説明された、メモリデバイス５００の制御ゲート１２２１、１２２２、および制御ゲート１２２３を形成するものと同様のプロセス、もしくは同一のプロセスを使用して、形成することができる。図３８のデータ線３８５１、３８５２、およびデータ線３８５３は、図３０および図３１のデータ線２５１、２５２、およびデータ線２５３に対応し得る。図３８に示すように、メモリデバイス３２００は、図５〜図２９を参照して上記で説明された、メモリデバイス５００のメモリセル２９１０、２９１１、およびメモリセル２９１２を形成するものと同様のプロセス、もしくは同一のプロセスを使用して形成することができる、メモリセル３８１０、３８１１、およびメモリセル３８１２を含み得る。
本明細書で説明される１つ以上の実施形態は、メモリデバイス、およびそのメモリデバイスの形成方法を含む。１つのそのようなメモリデバイスは、メモリセルの第１のグループを含み得、この第１のグループの各セルは、そのメモリデバイスの１つのデバイスレベル内に配置される第１の制御ゲートの、対応する空洞内に形成される。このメモリデバイスはまた、メモリセルの第２のグループも含み得、この第２のグループの各セルは、そのメモリデバイスの別のデバイスレベル内に配置される第２の制御ゲート内の、空洞内に形成される。追加的な装置および方法が説明される。追加的な装置および方法を含めた、他の実施形態は、図１〜図３８を参照して上記で説明される。
メモリデバイス１００、２００、５００、３０００、およびメモリデバイス３２００、ならびにメモリセル２１０、２１１、２１２、２９１０、２９１１、２９１２、３０１０、３８１１、およびメモリセル３８１２などの装置の説明は、様々な実施形態の構造の、全般的な理解を提供することを意図するものであり、本明細書で説明される構造を利用することができる装置の、全ての要素および機構の、完全な説明を提供することを意図するものではない。
その様々な実施形態の装置は、高速コンピュータ内で使用される電子回路機構、通信および信号処理回路機構、メモリモジュール、携帯用メモリ記憶装置（例えば、サムドライブ）、単一またはマルチプロセッサモジュール、単一または多重埋め込みプロセッサ、マルチコアプロセッサ、データスイッチ、ならびにマルチレイヤー、マルチチップモジュールを含む、特定用途向けモジュールを含み得るか、もしくはこれらに含めることができる。そのような装置は、テレビジョン、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレーヤー、オーディオプレーヤー、（例えば、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ、Ａｕｄｉｏ Ｌａｙｅｒ３）プレーヤー）、車両、医療装置（例えば、ハートモニター、血圧モニターなど）、セットトップボックスなどのような、様々な電子システム内部のサブコンポーネントとして、更に含めることができる。
上記の説明および図面は、本発明の一部の実施形態を説明することにより、当業者が、本発明の実施形態を実践することを可能にする。他の実施形態は、構造的変更、論理的変更、電気的変更、プロセスの変更、および他の変更を、組み込むことができる。実施例は、単に可能な変型を代表するものである。一部の実施形態の諸部分および諸機構は、他の諸部分および諸機構内に含めるか、またはそれらに置き換えることができる。上記の説明を研究し、理解することで、当業者には、多くの多の実施形態が明らかとなるであろう。
要約は、本技術的開示の本質および要旨を、読者が手早く確認することを可能にする要約を要求する、３７Ｃ．Ｆ．Ｒ．Ｓｅｃｔｉｏｎ１．７２（ｂ）に従って、提供されるものである。本開示の要約は、特許請求の範囲の範囲または意味を、解釈もしくは限定するために使用されることがないという理解のもとに提示される。

Claims (34)

  1. メモリデバイスの第１のデバイスレベル内に配置される、第１のメモリセルと、
    前記メモリデバイスの第２のデバイスレベル内に配置される、第２のメモリセルと、
    前記第１のメモリセルへのアクセスを制御するための、前記第１のデバイスレベル内に形成される第１の制御ゲートであって、前記第１のメモリセルのそれぞれが、前記第１の制御ゲートの空洞内に形成されるメモリ素子を含む、第１の制御ゲートと、
    前記第２のメモリセルへのアクセスを制御するための、前記第２のデバイスレベル内に形成される第２の制御ゲートであって、前記第２のメモリセルのそれぞれが、前記第２の制御ゲートの空洞内に形成されるメモリ素子を含む、第２の制御ゲートと、
    を含む、装置。
  2. 前記第１および第２のメモリセルのそれぞれが、第１の方向で配置構成される複数のメモリセル、および第２の方向で配置構成される複数のメモリセルを含み、
    共通ソースと、
    前記共通ソースおよび前記メモリセルに、導電材料を通じて選択的に結合されるように構成される、データ線と、を更に含み、前記導電材料が、前記第１および第２のメモリセルを、第３の方向で貫通して延び、前記第３の方向が、前記第１および第２の方向と実質的に垂直である、請求項１に記載の装置。
  3. 前記共通ソースが、前記第１および第２のメモリセルと基材との間にあるように、前記共通ソースが、前記メモリデバイスの前記基材の上に形成されることにより、消去動作の間に、前記第１および第２のメモリセルの少なくとも一方の前記メモリ素子からの電子が、前記共通ソースへ移動することが可能になる、請求項２に記載の装置。
  4. 前記第１および第２のメモリセルが、前記共通ソースと基材との間にあるように、前記共通ソースが、前記メモリデバイスの前記基材の上に形成される、請求項２に記載の装置。
  5. 前記第１のメモリセルが、前記第２のメモリセルと、実質的に垂直に位置合わせされる、請求項１に記載の装置。
  6. 前記第１のメモリセルのそれぞれの前記メモリ素子が、前記第２のメモリセルのうちの１つの前記メモリ素子と、実質的に垂直に位置合わせされる、請求項１に記載の装置。
  7. 前記メモリデバイスのメモリ動作の間、前記第１および第２のメモリセルに関連するデータ線に、前記第１および第２のメモリセルを選択的に結合させるための、トランジスタを更に含み、前記トランジスタの少なくとも１つが、ダブルゲートを含む、請求項１に記載の装置。
  8. 前記メモリデバイスのメモリ動作の間、前記第１および第２のメモリセルに関連するデータ線に、前記第１および第２のメモリセルを選択的に結合させるための、トランジスタを更に含み、前記トランジスタの少なくとも１つが、取り囲まれたゲートを含む、請求項１に記載の装置。
  9. リング形状を有する第１のメモリ素子を含む、第１の不揮発性メモリセルと、
    リング形状を有する第２のメモリ素子を含む、第２の不揮発性メモリセルと、
    前記第１および第２のメモリ素子を貫通して延びる導電材料と、
    を含む、装置。
  10. 前記第１のメモリセルにアクセスするための制御ゲートとして動作するように構成される、第１の追加的導電材料であって、前記第１のメモリ素子および前記第１の追加的導電材料が、前記第１および第２のメモリセルが配置されるメモリデバイスの、第１のデバイスレベル内に配置される、第１の追加的導電材料と、
    前記第２のメモリセルにアクセスするための制御ゲートとして動作するように構成される、第２の追加的導電材料であって、前記第２のメモリ素子および前記第２の追加的導電材料が、前記メモリデバイスの、第２のデバイスレベル内に配置される、第２の追加的導電材料と、
    を更に含む、請求項９に記載の装置。
  11. 前記メモリセルのそれぞれが、前記対応するメモリ素子と前記導電材料との間に、第１の誘電体を更に含む、請求項１０に記載の装置。
  12. 前記メモリセルのそれぞれが、前記対応するメモリ素子と前記対応する追加的導電材料との間に、第２の誘電体を更に含む、請求項１１に記載の装置。
  13. 前記第１および第２のメモリセル内に格納された情報の値を表す信号を搬送するための、基材の上のデータ線を更に含み、前記データ線が、前記基材と前記第１のメモリセルとの間に配置される、請求項９に記載の装置。
  14. 前記第１および第２のメモリセル内に格納された情報の値を表す信号を搬送するための、基材の上のデータ線を更に含み、前記第１および第２のメモリセルが、前記基材と前記データ線との間に配置される、請求項９に記載の装置。
  15. メモリデバイスの第１のデバイスレベル内に配置され、第１の側壁を有する第１の空洞を含む、第１の導電材料と、
    前記メモリデバイスの第２のデバイスレベル内に配置され、第２の側壁を有する第２の空洞を含む、第２の導電材料と、
    前記第１の側壁および前記第２の側壁上に形成される、第１の誘電体と、
    前記第１の空洞内に配置され、前記第１の誘電体の第１の部分によって、前記第１の導電材料から電気的に絶縁される、第１のメモリ素子と、
    前記第２の空洞内に配置され、前記第１の誘電体の第２の部分によって、前記第２の導電材料から電気的に絶縁される、第２のメモリ素子と、
    前記第１のメモリ素子の側面上、および前記第２のメモリ素子の側面上に形成される、第２の誘電体と、
    前記第１のデバイスレベルから前記第２のデバイスレベルへ延び、前記第２の誘電体の少なくとも対応する部分によって、前記第１および第２のメモリ素子から電気的に絶縁されるように、前記第１および第２のメモリ素子に対向する、導電チャネルと、
    を含む、装置。
  16. 前記第１および第２のメモリ素子が、ポリシリコンを含む、請求項１５に記載の装置。
  17. 前記第１および第２のメモリ素子が、誘電材料を含む、請求項１５に記載の装置。
  18. 前記誘電材料が、シリコン窒化物を含む、請求項１７に記載の装置。
  19. 前記第１の導電材料と前記第２の導電材料との間に、誘電材料を更に含む、請求項１５に記載の装置。
  20. 基材と、
    前記導電チャネルに選択的に結合されるように構成され、前記第２の導電材料と前記基材との間に配置される、データ線と、
    を更に含む、請求項１５に記載の装置。
  21. 基材と、
    前記導電チャネルに選択的に結合されるように構成されるデータ線であって、前記第１および第２のメモリ素子が、前記データ線と前記基材との間に配置される、データ線と、
    を更に含む、請求項１５に記載の装置。
  22. リング形状を有する第１のメモリ素子を含む、第１の不揮発性メモリセルを形成する工程と、
    リング形状を有する第２のメモリ素子を含む、第２の不揮発性メモリセルを形成する工程と、
    前記第１および第２のメモリ素子を貫通して延びる導電材料を形成する工程と、
    を含む、方法。
  23. 前記第１のメモリセルを形成する工程が、第１の導電材料内に第１の空洞を形成する工程を含み、前記第１のメモリ素子が、前記第１の空洞内に形成され、前記第２のメモリセルを形成する工程が、第２の導電材料内に第２の空洞を形成する工程を含み、前記第２のメモリ素子が、前記第２の空洞内に形成される、請求項２２に記載の方法。
  24. 前記第１の空洞が、前記第２の空洞の上に実質的に位置合わせされる、請求項２３に記載の方法。
  25. 基材の上にデータ線を形成する工程を更に含み、前記データ線が、前記基材と前記第１および第２のメモリセルとの間に配置される、請求項２２に記載の方法。
  26. 基材の上にデータ線を形成する工程を更に含み、前記第１および第２のメモリセルが、前記基材と前記データ線との間に配置される、請求項２２に記載の方法。
  27. 導電材料の層および誘電材料の層を、前記導電材料の層が前記誘電材料の層によって互いに電気的に絶縁されるように形成する工程と、
    前記導電材料の層内のそれぞれに、空洞を形成する工程と、
    前記空洞内のそれぞれに、メモリ素子を形成する工程と、
    を含む、方法。
  28. 前記導電材料の層のそれぞれが、２つの前記誘電材料の層の間にあり、少なくとも１つの前記導電材料の層が、２つの前記導電材料の層の間にある、請求項２７に記載の方法。
  29. 前記メモリ素子が、ポリシリコンを含む、請求項２７に記載の方法。
  30. 前記メモリ素子が、誘電材料を含む、請求項２７に記載の方法。
  31. 前記空洞を形成する工程が、
    前記導電材料の層内に、初期の空洞を形成する工程と、
    前記初期の空洞のサイズを拡大して、前記導電材料の層内のそれぞれに、前記空洞を形成する工程と、
    を含む、請求項２７に記載の方法。
  32. 前記導電材料の層および前記誘電材料の層を貫通する開口部を形成して、前記初期の空洞を形成する工程を更に含む、請求項３１に記載の方法。
  33. 前記開口部が形成される際に、第２の空洞が、前記誘電材料の層内のそれぞれに形成され、前記初期の空洞の前記サイズが拡大される際に、前記第２の空洞のサイズが、実質的に変化せずに維持される、請求項３２に記載の方法。
  34. 前記第２の空洞のそれぞれ、および前記初期の空洞のそれぞれが、実質的に同じ直径を有する、請求項３３に記載の方法。
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