JP6074787B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Description

本発明は、ワイドバンドギャップ材料のひとつである炭化珪素を半導体として用い高耐圧大電流を制御する炭化珪素半導体装置およびその製造方法に関する。
高耐圧、大電流を制御するパワー半導体素子の材料として、従来はシリコン（Ｓｉ）単結晶が用いられていた。パワー半導体素子はいくつかの種類があり、用途に合わせてそれらが使い分けられている。例えば、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタでは、数ｋＨｚ、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。一方、パワーＭＯＳＦＥＴは、大電流は取れないものの、数ＭＨｚと高速に使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴの改良に力が注がれてきており、現在では、ほぼ材料限界に近いところまで開発が進んできた。
図１２は、一般的なＭＯＳＦＥＴの断面図である。ｎ+基板１０１上にｎ-ドリフト層１０２を積層形成し、このｎ-ドリフト層１０２上に、ｐベース層１０３を形成し、このｐベース層１０３の表面層に選択的にｎ+ソース層１０４を形成している。そして、ｎ-ドリフト層１０２と、ｐベース層１０３、ならびにｎ+ソース層１０４の上に、ゲート絶縁膜１０６を介してゲート電極１０７が形成されている。
さらに、近年では超接合型ＭＯＳＦＥＴが注目を浴びている。図１３〜１５に代表的な素子の断面構造を示す。超接合型ＭＯＳＦＥＴは、例えば下記非特許文献１が開示され、ＣｏｏｌＭＯＳＦＥＴとして下記非特許文献２が開示されている。これらの技術では、ｎ-ドリフト層に縦方向にｐ層１１０を柱状構造に形成することで、ソース・ドレイン間の耐圧特性を劣化させることなく、オン抵抗を格段に向上できる。
また、パワー半導体素子の観点からの材料検討も行われ、下記非特許文献３に開示されているように、炭化珪素（ＳｉＣ）が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子として最近注目を集めている。このＳｉＣは、化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きい。ＳｉＣは、シリコンにおける材料限界を超える可能性が大きいことから、パワー半導体用途、例えば、ＭＯＳＦＥＴのおける今後の伸長が大きく期待される。そして、そのオン抵抗が小さいことにより、高耐圧特性を維持したまま、より一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待されている。
一般的なＳｉＣ−ＭＯＳＦＥＴの断面構造についても、シリコンと同様（図１２）に示すものである。ｎ-ドリフト層１０２の上に積層されたｐベース層１０３の表面層に、選択的にｎ+ソース層１０４を形成し、ｎ-ドリフト層１０２とｐベース層１０３、ならびにｎ+ソース層１０４の上に、ゲート絶縁膜１０６を介してゲート電極１０７が形成されて、基板１０１の裏面にドレイン電極１０８が形成される。
このように形成されたＳｉＣ−ＭＯＳＦＥＴは、スイッチングデバイスとして、低オン抵抗で高速スイッチングが可能な素子である。例えば、モータコントロール用インバータや無停電電源装置（ＵＰＳ）などの電力変換装置に活用されることが期待されている。ＳｉＣは、ワイドバンドギャップ半導体材料であるために、上述したように、破壊電界強度がシリコンの約１０倍と高く、オン抵抗が十分小さくなることが期待される。
また、さらなる低オン抵抗化についての施策について、有効素子面積を広げる上でゲートパッド下の領域にも素子構造を作り込む方法が開示されている（例えば、下記特許文献１〜５参照。）。
特開２０１０−１７７４５４号公報 特開２０１０−８７１２６号公報 特開２００９−１０５１７７号公報 特開平８−１０２４９５号公報 特開平４−２３９１３７号公報
Ｆｕｊｉｈｉｒａ ｅｔ ａｌ，ＪＪＡＰ ｖｏｌ．３６ ｐａｒｔ１ ｎｏ．１０，ｐｐ．６２５４，１９９７ Ｄｅｂｏｙ ｅｔ ａｌ，ＩＥＥＥ ＩＥＤＭ １９９８，ｐｐ．６８３ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．３６，ｐ．１８１１，１９８９
しかしながら、ＳｉＣは、半導体の破壊電界強度がシリコン素子に比べて１０倍高くなることから、特に、高電圧印加時の酸化膜への電界の負荷もシリコン素子に比べて大きくなる。このため、シリコンパワーデバイスでは酸化膜に大きな電界が加わる前にシリコンの破壊電界強度に達するために問題にならなかったことがＳｉＣでは新たに生じる。すなわち、ＳｉＣでは大きな電界が加わることにより、酸化膜が破壊されることが問題となる。図１２に示すＳｉＣ−ＭＯＳＦＥＴのゲート酸化膜１０６に大きな電界強度が印加されることとなり、ゲート酸化膜１０６が破壊されると信頼性に大きな問題が生じる。これは、ＳｉＣ−ＭＯＳＦＥＴだけでなく、ＳｉＣ−ＩＧＢＴでも同様である。
また、上述したゲートパッド下の素子は、ゲートパッドと素子外部を接続する際に損傷を受けやすいことから、低オン抵抗化のための構造は具体化されていない。
本発明は、上記課題に鑑み、高電圧印加時においても、ゲート酸化膜が破壊されることがなく信頼性を有し、低オン抵抗を有する炭化珪素半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明にかかる炭化珪素半導体装置は、半導体基板内部に半導体装置構造が作り込まれ、前記半導体装置構造に電気的接触をとるための電極と、外部から前記電極と電気的接触をとるための電極パッドとを備え、前記電極パッドの下部の前記半導体基板にも前記半導体装置構造が作成された炭化珪素半導体装置であって、前記半導体装置構造は、第１導電型の半導体基板と、前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層と、前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層と、前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層と、前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、異なるセルのそれぞれの前記第２導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合され、前記ゲートパッド部分の前記ソース領域が前記ゲートパッドの部分以外の前記半導体装置構造のソース領域と電気的に結合され、前記ソース領域が第２導電型領域に覆われ、ソースパッド部分におけるソースパッド領域に対する前記ソース領域の面積比より、前記ゲートパッド部分におけるゲートパッド領域に対する前記ソース領域の面積比が大きいことを特徴とする。
また、前記第１導電型の半導体基板の結晶学的面指数は（０００−１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。
また、前記第１導電型の半導体基板の結晶学的面指数は（０００１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。
また、前記ゲートパッド部分の前記ソース領域が直線状に形成されたことを特徴とする。
また、前記ゲートパッド部分の前記ソース領域が多角形の網の目状に形成されたことを特徴とする。
また、本発明にかかる炭化珪素半導体装置の製造方法は、第１導電型の半導体基板と、前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層と、前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層と、前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層と、前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極と、を具備し、異なるセルのそれぞれの前記第２導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合された炭化珪素半導体装置であって、前記半導体基板上に前記第１導電型の半導体層をエピタキシャル成長により形成し、前記第１導電型の半導体層の表面に前記第２導電型の半導体層をイオン注入法により選択的に形成し、前記第１導電型の半導体層と前記第２導電型の半導体層の上に、前記ベース層をエピタキシャル成長法により形成し、前記ベース層の表面層に前記ソース領域と、表面から前記ベース層を貫通して前記第１導電型の半導体層に達する前記ウェル領域とをイオン注入法により選択的に形成したことを特徴とする。
上記構成によれば、ソース・ドレイン間に高電圧を印加しても、ｎ型半導体ウェル領域の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。同様に、ｎ型半導体層ならびにｎ型半導体ウェル領域の不純物濃度を大きく上げて、オン抵抗を十分下げた場合でも十分な素子耐圧を保持することができる。
本発明によれば、高電圧印加時においても、ゲート酸化膜が破壊されることがなく信頼性を有し、低オン抵抗化できるという効果を奏する。
本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す断面図である。 本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴのｐ+層とセルの配置を表す平面図である。 本発明の各実施例により作成したＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を示す図表である。 実施例１と比較例の素子耐圧およびｎ打ち返し層の幅を変えた時の素子耐圧の実測結果を示す図表である。 実施例１のＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量の測定結果を示す図表である。 実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量の評価結果を示す図表である。 実施例１のＳｉＣ−ＭＯＳＦＥＴのゲートパッド下の装置構造を示す図である。 実施例１のＳｉＣ−ＭＯＳＦＥＴのゲートパッド下の他の装置構造を示す図である。 本発明の実施例３のＳｉＣ−ＭＯＳＦＥＴのｐ+層とセルの配置を表す図である。 各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形を示す図表である。 各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形を示す図表である。 一般的なＭＯＳＦＥＴの断面図である。 従来のシリコン超接合ＭＯＳＦＥＴ断面構造を示す図である。 従来のシリコン超接合ＭＯＳＦＥＴ断面構造を示す図である。（マルチエピ法） 従来のシリコン超接合ＭＯＳＦＥＴ断面構造を示す図である。（トレンチ埋め込み法）
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置およびその製造方法の好適な実施例を詳細に説明する。
（実施例１）
図１は、本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す断面図である。図１の（ａ）はｐ+層が結合していない部分の断面図、（ｂ）は、ｐ+層が結合している部分の断面図である。
本実施例では、縦型プレーナーゲートＭＯＳＦＥＴとして、半導体材料として炭化珪素素（ＳｉＣ）を用い、素子耐圧１２００ＶのＭＯＳＦＥＴを示している。はじめに、（１）に示すように、ｎ+（第１導電型）のＳｉＣ半導体基板１を用意する。ＩＧＢＴの場合には、ｐ+の半導体基板１を用いる。ここでは、不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗のＳｉＣ半導体基板１とした。このｎ+型半導体基板１の結晶学的面指数が（０００−１）面に対して、４度傾いた面の上に、窒素を１．８×１０16ｃｍ-3程度含むｎ-型（第１導電型）のＳｉＣ層２を１０μｍ程度エピタキシャル成長により積層する。
次に、（２）に示すように、ＳｉＣ層２の上に幅１３μｍで深さ０．５μｍの第２導電型のｐ+層３をイオン注入法により形成する。その際のイオンは、例えばアルミニウムを用いる。また、不純物濃度は、１．０×１０18ｃｍ-3となるようにドーズ量を設定した。その際、後述する第１導電型のｎ打ち返し層６の下でｐ+層３の一部を他のセル２０との間で互いに結合するようにする（図１（ｂ）の（４）参照、および平面図は図２参照）。また、ｐ+層３間において結合していない箇所の距離は２μｍとした。
その後、（３）に示すように、第２導電型のｐベース層４をエピタキシャル成長法により０．５μｍ厚で前記ｐ+層３ならびにｎ-型のＳｉＣ層２上に形成する。その際の不純物は、アルミニウムとし、不純物濃度は２．０×１０16ｃｍ-3となるようにした。
その後、（４）に示すように、ｎ打ち返し層６として、窒素イオンが５．０×１０16ｃｍ-3、深さ１．５μｍ、幅２．０μｍになるように選択的に注入する。そして、（５）に示すように、ｐベース層４内に第１導電型のｎ+ソース層７と、第２導電型のｐ+コンタクト層８を選択的に形成する。
その後、活性化アニールを実施する。熱処理温度・時間は１６２０℃・２分である。これにより、（６）に示すように、ゲート酸化膜を１００ｎｍの厚さで熱酸化により形成し、水素雰囲気中にて１０００℃付近でアニールする。そして、リンがドープされた多結晶シリコン層をゲート酸化膜上にゲート電極９として形成し、パターニングする。
この後、（７）に示すように、層間絶縁膜１０としてリンガラスを１．０μｍ厚で成膜後、パターニングしてから熱処理する。また、１％シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ５μｍで成膜し、表面電極（ソース電極）１１を形成する。素子裏面にはニッケルを成膜し９７０℃で熱処理後、チタン、ニッケル、金からなる裏面電極１２を成膜した。この後、保護膜を表面に付加して素子は完成する。
図２は、本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴのｐ+層とセルの配置を表す平面図である。図２の例では、ｎ打ち返し層６の下でｐ+層３の各角部から他のセル２０の角部に向けて互いに結合部３ａにより結合している。図２の例では、各セル２０を６角形セルパターンにて作成した。これに限らず、各セル２０を４角形セルとしてもよい。
図３は、本発明の各実施例により作成したＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を示す図表である。本発明の実施例のチップサイズは３ｍｍ角であり、活性面積は５．２７ｍｍ2であり、定格電流は２５Ａである。オン抵抗（ＲｏｎＡ）は２．８ｍΩｃｍ2と十分低い値を示し、初期の素子耐圧も１４５０Ｖとなり、１２００Ｖ素子として十分良好な特性を示している。
また、比較例（従来技術）として、ｐ+層３同士をまったく結合させないようにして作成したＳｉＣ−ＭＯＳＦＥＴを測定した。この比較例の場合、オン抵抗は、同等の２．８ｍΩｃｍ2と十分低い値を示したが、ソース・ドレイン間に８８０Ｖを印加したところで、ゲート酸化膜が破壊した。このことから、本発明は十分な素子耐圧を維持しながら、極めて小さいオン抵抗を示していることが分かる。
図４は、実施例１と比較例の素子耐圧およびｎ打ち返し層の幅を変えた時の素子耐圧の実測結果を示す図表である。比較例は、上述したように、ｐ+層３をセル間で全く結合させないＳｉＣ−ＭＯＳＦＥＴである。素子の各層の濃度厚さは上述のとおりである。その結果、本発明の実施例１の方が、１２００Ｖデバイスとして十分な耐圧特性である１４００Ｖ以上の高耐圧特性を実現していることが分かる。なお、オン抵抗は実施例１および比較例共に同一であり、実施例１のようにゲートパッド下にセルを作り込むことは、オン抵抗低減に効果があることが分かった。
比較例のＳｉＣ−ＭＯＳＦＥＴで本実施例１と同等の１４００Ｖ以上の高耐圧特性を満足させるには、ｐ+層３の間の距離を１．０μｍ以下にし、かつｎ打ち返し層６の打ち返し濃度を５分の１まで低減させなくてはならないことが分かった。また、この条件の比較例におけるオン抵抗は１０．８ｍΩｃｍ2と極めて高い値を示した。これにより、本発明は、比較例に比してオン抵抗が小さく、同時に素子耐圧特性を高めることができる。
図５は、実施例１のＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量の測定結果を示す図表である。負荷短絡耐量試験では、電源電圧を直接ソース・ドレイン間に印加し、その状態でゲート電極にＶｇ＝２０Ｖの電圧を印加し、何μｓｅｃの期間、ゲート酸化膜の破壊が生じないかを評価する。測定時の条件は、電源電圧Ｖｃｃ＝８００Ｖとし、また測定温度（Ｔｊ）は１７５℃とした。図５の測定波形に示すように、最大電流が素子定格の５倍である１２５Ａを導通させても破壊せず、さらに１５μｓｅｃでも破壊しないという十分な特性を示した。
図６は、実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量の評価結果を示す図表である。ターンオフ耐量を評価したところ、ソース・ドレイン間電圧は１６３０Ｖにクランプされ（図６中のＶｄｓ ｃｌａｍｐ）、破壊することなく１００Ａ（定格電流の４倍）を１５０℃にてオフできることを確認した。このことから、実施例１では低オン抵抗を実現し、かつ負荷短絡耐量、ターンオフ耐量が極めて大きい素子であるということがわかる。比較例のＳｉＣ−ＭＯＳＦＥＴの耐量を評価したところ、素子耐圧が十分でないために負荷短絡耐量、ターンオフ耐量とも本実施例１の素子に大きく劣る結果となった（図３参照）。
なお、前記ｎ型半導体基板１の結晶学的面指数は（０００−１）面に対し、ＳｉＣ層２を０度、２度、８度、１０度傾いた面上にそれぞれ同様に成膜し、作成した素子であっても特性の変化はほとんどなく良好であった。
図７は、実施例１のＳｉＣ−ＭＯＳＦＥＴのゲートパッド下の装置構造を示す図である。図７の（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図であり、ゲート電極及び酸化膜は省略してある。実施例１の構成において、さらに、オン抵抗を低抵抗化するには、図７に示すように、ゲートパッド下に、ソースパッド下のソース領域７１からｎ型半導体を用いて電気的に接続されたソース領域７０を形成する。このｎ型半導体のソース領域７０はｐ型半導体領域７２のウェルによってｎ型半導体領域７３から分離されていなければならない。図７では、ゲートパッド下のソース領域７０が一直線状になっており、ゲート酸化膜保護のためのｐ層（第２導電型領域）７４をこのソース領域７０に直交して設けている。
図８は、実施例１のＳｉＣ−ＭＯＳＦＥＴのゲートパッド下の他の装置構造を示す図である。図８の（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図であり、ゲート電極及び酸化膜は省略してある。ゲートパッド下のソース領域７１を６角形の網の目状に形成している。そして、ゲート酸化膜保護のためのｐ層７４が６角形のソース領域７０の中心に浮遊しているものである。ソース領域７１の形状は６角形に限らず多角形にできる。
これら図７、図８のように、ゲートパッド下にも素子を作製することにより、同一装置の面積内での素子利用面積を増やすことができ、オン抵抗を低減できるようになる。
（実施例２）
本発明の実施例２では、実施例１と同様の製造工程にて１２００Ｖ、２５ＡのＳｉＣ−ＭＯＳＦＥＴを作成した。この実施例２ではｎ型半導体基板１の結晶学的面指数は（０００１）面に対して４度傾いた面の上に、窒素を１．８×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させている。その他の工程、およびセル構造は全く同一である。実施例２の素子の電気特性評価結果は、上記図３に示されており、オン抵抗は、実施例１に対し、５５％ほど増加するが、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性を示していることがわかる。なお、ｎ型半導体基板１の結晶学的面指数は（０００１）面に対して０度、２度、８度、１０度傾いた面上に、ｎ型ＳｉＣ層２を同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
（実施例３）
本発明の実施例３では、実施例１と同様の製造工程にて１２００Ｖ、２５ＡのＳｉＣ−ＭＯＳＦＥＴを作製した。ｎ型半導体基板１の結晶学的面指数は（０００−１）面に対して４度傾いた面の上に窒素を１．８×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させている。
図９は、本発明の実施例３のＳｉＣ−ＭＯＳＦＥＴのｐ+層とセルの配置を表す図である。図９に示すように、セルはストライプパターンで形成している。そのため、ｐ+層３の配置は、セル２０，２０間のｐ+層３を結合部３ａにより結合させている。その他の工程は実施例１と同一である。作成した素子の電気特性評価結果は、上記図３に示されており、オン抵抗は実施例１に対し、１０％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。
（実施例４）
本発明の実施例４の製造方法について説明する。まず、ｎ型のＳｉＣ半導体基板１を用意する。不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗のＳｉＣ半導体基板１を用いた。次に、ｎ型半導体基板１の結晶学的面指数は（０００−１）面に対して４度傾いた面の上に窒素を１．８×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させる。つぎに、ｎ型ＳｉＣ層２の上に幅１３μｍ、厚さ０．５μｍのｐ+層３をエピタキシャル法で形成する。その際の不純物イオンにアルミニウムを用いた。また、不純物濃度は、１．０×１０18ｃｍ-3となるようにドーズ量を設定した。その際、実施例１と同様、ｎ打ち返し層６の下でｐ+層３の一部を互いに結合するようにする（図２参照）。実施例４では、６角形セルパターンにて作成したが、４角形セルなどでも問題ない。また、ｐ+層３間において結合していない箇所のｐ+層３間の距離は２μｍとした。
その後、ｐベース層４をエピタキシャル成長法により０．５μｍ厚でｐ+層３ならびにｎ型ＳｉＣ層２上に形成する。その際の不純物はアルミニウムとし、不純物濃度は２．０×１０16ｃｍ-3となるようにした。その後、ｎ打ち返し層６として窒素イオンを選択的に注入し、ｎ+ソース層７、ｐ+コンタクト層８をｐベース層４内に選択的に形成する。ｎ打ち返し層６の濃度、厚さ、幅は実施例１と同じである。
その後活性化アニールを実施する。活性化アニール時の熱処理温度と時間は、それぞれ１６２０℃、２分である。その後、ゲート酸化膜１００ｎｍの厚さを熱酸化で形成し、水素雰囲気中にて１０００℃付近でアニールする。リンがドープされた多結晶シリコン層をゲート電極として形成、パターニング後、層間絶縁膜１０としてリンガラスを１．０μｍ厚で成膜およびパターニングして熱処理し、１％シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ５μｍで成膜した。素子裏面にはニッケルを成膜し９７０℃で熱処理後、チタン、ニッケル、金からなる裏面電極１２を成膜した。そして保護膜を表面に付加して素子は完成する。
このようにして作成した実施例４のＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を図３に示す。チップサイズは３ｍｍ角であり、活性面積は５．２７ｍｍ2であり、定格電流は２５Ａである。オン抵抗（ＲｏｎＡ）は２．８５ｍΩｃｍ2と十分低い値を示し、初期の素子耐圧も１４５５Ｖと、１２００Ｖ素子として十分良好な特性を示している。なお、ｎ型半導体基板１の結晶学的面指数は（０００−１）面に対して０度、２度、８度、１０度傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
（実施例５）
実施例５では、実施例４と同様の製造工程にて１２００Ｖ、２５ＡのＳｉＣ−ＭＯＳＦＥＴを作製した。ただし、実施例５では、ｎ型半導体基板１の結晶学的面指数は（０００１）面に対して４度傾いた面の上に窒素を１．８×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させた。その他の工程は全く同一である。作製した素子の電気特性評価結果を図４に示す。オン抵抗は、実施例４に対し、５０％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性を示していることがわかる。なお、ｎ型半導体基板１の結晶学的面指数は（０００１）面に対して０度、２度、８度、１０度傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
図１０は、各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形を示す図表、図１１は、各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形を示す図表である。実施例１〜４により作成したＳｉＣ-ＭＯＳＦＥＴのスイッチング損失評価を示している。それぞれ（ａ）は室温（ＲＴ）、（ｂ）は温度２００度の測定結果である。ターンオン損失およびターンオフ損失を低減でき、ターンオンおよびターンオフのスイッチングともに良好な波形が得られた。本発明のＳｉＣ−ＭＯＳＦＥＴによれば、図３に示すように、ターンオン、ターンオフ損失とも、同一定格のＳｉ−ＩＧＢＴ（１２００Ｖ、２５Ａ）に対し、６０％以上もの低減を図ることができる。
上記構成によれば、ｎ型半導体層ならびにｎ型半導体ウェル領域の不純物濃度を大きく上げて、オン抵抗を十分下げた場合、またはｐ型半導体層の間、およびベース層の間の距離を広げてオン抵抗を十分下げた場合、またはソース・ドレイン間に高電圧を印加した場合（ソースが０Ｖ、ドレインに＋電圧を印加）、のいずれにおいても、ｎ型半導体ウェル領域の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。これは空乏層がｐ+コンタクト層に沿って横方向に広がりやすくなるためである。その結果、ｎ型半導体層ならびにｎ型半導体ウェル領域の不純物濃度を従来のＳｉ−ＭＯＳＦＥＴよりも高く設定しても空乏層が広がりやすい設計であるため、ｐ型のコンタクト層の間、ならびにｐ型のベース層の間の距離を広げて素子耐圧を十分保ちつつオン抵抗を小さくできる。
また、ｐ型のベース層をエピタキシャル成長法によって形成した場合、表面荒れがほとんどない程度に平坦にできるため、表面のＭＯＳＦＥＴ部分の移動度が極めて大きくなり、その結果、オン抵抗をさらに小さくすることができる。
さらに、半導体材料に炭化珪素も用いる場合、ｎ型半導体基板の結晶学的面指数は、（０００−１）面に対して平行な面もしくは１０度以内、またはｎ型半導体基板の結晶学的面指数は（０００１）面に対して平行な面もしくは１０度以内に設定することにより、ゲート酸化膜と半導体界面の界面準位密度を低減でき、ＭＯＳＦＥＴ部分の移動度をさらに向上させることができる。その結果、オン抵抗を極めて小さくすることができる。
そして、ゲートパッド下にもソース領域を形成し、素子構造を作り込む構造とすることによって、複雑な階層状の電極構造を必要とせずとも有効素子面積を増大し、オン抵抗を小さくすることができるようになる。
上記の実施例では、本発明の炭化珪素半導体装置として、ＭＯＳＦＥＴを例に説明したが、これに限るものではない。例えば、ＩＧＢＴにも同様に適用でき、高電圧印加時においても、ゲート酸化膜が破壊されることがなく信頼性を有し、低オン抵抗を有することができる。
そして、本発明によれば、基板の結晶面方位によらず十分な素子耐圧特性を保持したまま、低オン抵抗で破壊耐量が大きく、さらに高速スイッチング特性が可能なＭＯＳＦＥＴならびにＩＧＢＴ等のパワーデバイスを提供することが可能になる。
以上のように、本発明は、ＳｉＣ基板を用いたパワーデバイス全般に適用することができ、ＭＯＳＦＥＴやＩＧＢＴの製造に有用である。
１ ＳｉＣ半導体基板
２ ＳｉＣ層
３ ｐ+層
４ ベース層
６ ｎ打ち返し層
７ ソース層
８ コンタクト層
１１ ソース電極
１２ 裏面電極
２０ セル

Claims (6)

  1. 半導体基板内部に半導体装置構造が作り込まれ、前記半導体装置構造に電気的接触をとるための電極と、外部から前記電極と電気的接触をとるためのゲートパッドとを備え、前記ゲートパッドの下部の前記半導体基板にも前記半導体装置構造が作成された炭化珪素半導体装置であって、
    前記半導体装置構造は、
    第１導電型の半導体基板と、前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層と、前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層と、前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層と、前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、
    異なるセルのそれぞれの前記第２導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合され、
    前記ゲートパッド部分の前記ソース領域が前記ゲートパッドの部分以外の前記半導体装置構造のソース領域と電気的に結合され、
    前記ソース領域が第２導電型領域に覆われ、
    ソースパッド部分におけるソースパッド領域に対する前記ソース領域の面積比より、前記ゲートパッド部分におけるゲートパッド領域に対する前記ソース領域の面積比が大きいことを特徴とする炭化珪素半導体装置。
  2. 前記第１導電型の半導体基板の結晶学的面指数は（０００−１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第１導電型の半導体基板の結晶学的面指数は（０００１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 前記ゲートパッド部分の前記ソース領域が直線状に形成されたことを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 前記ゲートパッド部分の前記ソース領域が多角形の網の目状に形成されたことを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 第１導電型の半導体基板と、前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層と、前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層と、前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層と、前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極と、を具備し、異なるセルのそれぞれの前記第２導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合され、前記ゲートパッド部分の前記ソース領域が前記ゲートパッドの部分以外の前記半導体装置構造のソース領域と電気的に結合され、前記ソース領域が第２導電型領域に覆われ、ソースパッド部分におけるソースパッド領域に対する前記ソース領域の面積比より、前記ゲートパッド部分におけるゲートパッド領域に対する前記ソース領域の面積比が大きい炭化珪素半導体装置であって、
    前記半導体基板上に前記第１導電型の半導体層をエピタキシャル成長により形成し、
    前記第１導電型の半導体層の表面に前記第２導電型の半導体層をイオン注入法により選択的に形成し、
    前記第１導電型の半導体層と前記第２導電型の半導体層の上に、前記ベース層をエピタキシャル成長法により形成し、
    前記ベース層の表面層に前記ソース領域と、表面から前記ベース層を貫通して前記第１導電型の半導体層に達する前記ウェル領域とをイオン注入法により選択的に形成した
    ことを特徴とする炭化珪素半導体装置の製造方法。
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