JP2009253876A - クロックデータリカバリ回路 - Google Patents
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Abstract
【課題】本発明はクロックデータリカバリ回路に関し,受信データに同期したクロックを生成し,データのタイミングを調整し,ジッタ特性を改善することを目的とする。
【解決手段】入力データ変化を検出し,パルス生成するデータ変化パルス生成手段とこの信号を平滑化する第1ループフィルタと第2クロック信号の間の位相差信号を生成する位相差信号生成手段と,この信号を平滑化する第2ループフィルタと制御信号生成手段の信号を平滑化する第3ループフィルタと,第1及び第2ループフィルタの信号から制御信号を生成する制御信号生成手段と,位相差信号生成手段の信号に基づき第1クロック信号周期に応じた時間幅の第3クロック信号を供給する高周波ジッタ吸収用クロック生成手段と,第3ループフィルタからの信号の電圧レベルに応じて第1クロック周波数を可変供給する電圧制御発振手段で入力データに同期した第1クロック信号を再生するよう構成する。
【選択図】図1
【解決手段】入力データ変化を検出し,パルス生成するデータ変化パルス生成手段とこの信号を平滑化する第1ループフィルタと第2クロック信号の間の位相差信号を生成する位相差信号生成手段と,この信号を平滑化する第2ループフィルタと制御信号生成手段の信号を平滑化する第3ループフィルタと,第1及び第2ループフィルタの信号から制御信号を生成する制御信号生成手段と,位相差信号生成手段の信号に基づき第1クロック信号周期に応じた時間幅の第3クロック信号を供給する高周波ジッタ吸収用クロック生成手段と,第3ループフィルタからの信号の電圧レベルに応じて第1クロック周波数を可変供給する電圧制御発振手段で入力データに同期した第1クロック信号を再生するよう構成する。
【選択図】図1
Description
本発明は,クロックデータリカバリ回路に関し,特に,受信シリアルデータに同期したクロックを生成し,その生成したクロックを用いてシリアルデータのタイミングを調整し,ジッタ特性を改善するクロックデータリカバリ回路に関する。
クロックデータリカバリ(以下,CDRと記す)回路においては,シリアルデータの位相と電圧制御発振器(Voltage Controlled Oscilator:以下,単にVCOという)の発振クロックの位相が一致するようにVCOの電圧制御信号を,位相差を検出した結果に基づいて,制御し,クロックの再生機能を達成する。
発振周波数範囲が広いVCOを使用したCDR回路においては,場合により位相検出による制御だけでは正しい周波数を合致することができず,周波数が異なった状態で不安定,あるいは,擬似的に位相ロックされたままとなる恐れが生じる。この場合に,位相がロックされるべき周波数に近い周波数(または,その有理数倍)を出力するVCXO(Voltage Controlled Crystal Oscilator)等を用いて,参照用のクロック(リファレンスクロックとも記す)を生成し,周波数検出・ロックを行った後に,位相吸収を行う方法が採られることが一般的である。
図6に,背景となるCDR回路の構成を示す。この回路は従来のチャージポンプ方式を採用した例である。
図6において,CDR回路には,受信部50,周波数検出部51,位相検出部52,チャージポンプ制御部53,チャージポンプ54,ループフィルタ55,VCO56,D−FF57,送信部58を備えている。
受信部50は,通信インタフェース等からデータ信号を受け,その受信したデータ信号を波形整形し,CDR回路の各機能部に供給するためのバッファ回路等からなる。
周波数検出部51は,CDR回路の周波数基準となる参照用クロックRefClkと,VCO56から出力される発振クロックClk(g)のクロック信号の周波数比較を行い,その周波数差に基づき,VCO56出力のClk(g)発振周波数が,RefClkの周波数より小さい場合,出力信号up1により,発振周波数を大きくするための周波数差に対応したパルスをチャージポンプ制御部53に出力する。一方,逆に,RefClkの周波数より大きい場合,出力信号down1により,発振周波数を小さくするための周波数差に対応したパルスをチャージポンプ制御部53に出力する。
位相検出部52は,CDR回路の位相基準となる入力データDataGと,VCO56から出力される発振クロックClk(g)のクロック信号の位相比較を行い,その位相差に基づき,VCO56出力のClk(g)の位相が,DataGの位相より小さい場合,出力信号up2により,位相を進めるための位相差に対応したパルスをチャージポンプ制御部53に出力する。一方,逆に,DataGの位相より大きい場合,出力信号down2により,位相を遅らせるための位相差に対応したパルスをチャージポンプ制御部53に出力する。
チャージポンプ制御部53は,周波数検出部51から入力されるup1又はdown1と,位相検出部52から入力されるup2又はdown2に基づいて,チャージポンプ54に出力するパルスの制御を行う。
チャージポンプ54は,チャージポンプ制御部53から入力されるup3信号と,down3信号に基づいて,信号Sig(h)を出力する。チャージポンプの出力信号Sig(h)は,具体的には,3ステート(Hihg,Low,ハイ・インピーダンス)状態の信号であり,up3信号及びdown3信号が入力されない時は,チャージポンプの出力端子はハイ・インピーダンス状態を保持する。例えば,チャージポンプ54は,信号線up3からのパルスを受けると,そのパルス幅時間に比例した正の電荷を出力し,その電位を増大させる。また,信号線down3からのパルスを受けると,そのパルス幅時間に比例した負の電荷を出力し,その電位を減少させる。
ループフィルタ55は,チャージポンプ54からのSig(h)信号を積分する積分回路である。VCO56は,ループフィルタ55から出力されるSig(g)信号の制御電圧に対応した周波数のクロック信号Clk(g)の発振を行う。クロック信号Clk(g)は,ディレイ・フリップフロップ(D−FFとも記す)57のクロックとしても使用され,入力データDataGは,D−FF57で,リタイミングされる。リタイミングされたDataHは,送信部58を介して,次に送られるべき回路部へ送出される。
図7は背景となるCDR回路に含まれるチャージポンプ制御部の処理フローを示す。なお,この処理フローではタイマ1(timer1で表す),タイマ2(timer2で表す),及びアップダウンカウンタ1(udc1で表す),アップダウンカウンタ2(udc2で表す)を使用しているが,これらはチャージポンプ制御部53(図6)に備えられているが,図示省略されている。
チャージポンプ制御部53の制御が開始されると,最初に,タイマ1,タイマ2をクリアする。周波数検出部51からの2本の信号線up1,down1の各パルスに従い,アップダウンカウンタ1(udc1)をカウントアップまたはカウントダウンする(図7のS12)。時間T1後,udc1のカウント値の絶対値が,予め定められた値CNT1より小さい場合(ステップS14のYes),周波数ロックがなされたと判断し,udc1のカウント値に比例した時間(ud1×W1)だけ,udc1が正の場合は信号線up3へ,負の場合は信号線down3へパルスを送出する(図7のS15)。
周波数ロックされた状態においては,次に,位相ロック状態を監視するため,位相検出部52からの2本の信号線up2,down2の各パルスに従い,アップダウンカウンタ2(udc2)をカウントアップまたはカウントダウンする(図7のS16)。時間T2後に,udc2のカウント値の絶対値が予め定められた値CNT2より小さい場合(図7のS17のYes),位相ロックされたと判断し,udc2のカウント値に比例した時間(ud2×W2)だけ,udc2が正の場合は信号線up3へ,負の場合は信号線down3へパルスを送出し,その後,udc2とtimer2をクリアして(同S19),ステップS12の処理へ戻る。
また,時間T2後に,udc2のカウント値の絶対値が予め定められた値CNT2以上の場合(図7のS17のNo),位相ロックしていないと判断し,timer2とudc2をクリアして(同S18),ステップS12の処理に戻る。なお,図7のフローでは,両タイマのカウント値timer1,timer2の増加フローは,説明を簡単化するために省略している。
また,他の従来技術として,クロック再生システムにおける遷移密度変化に起因する利得誤差を補正するためのシステムにおいて,PLLによって生成された位相誤差がPLLへ供給したデータストリームの遷移密度とは無関係になるように,PLLを構成することが知られている(特許文献1)。
特開2004−208298号公報
しかし,図6に示す背景となる従来のチャージポンプ式のCDR回路では,以下のような課題がある。
(1)CDR回路がロックされるまでの過渡時間においては,最初に周波数検出を行うことで,VCOがリファレンスクロック(RefClk)に周波数追従し,次に,位相検出を行うことでVCOのクロックを入力データ(DataIn)に追従させる。この過程の中で,up3とdown3信号により生じる不連続なパルスを用いて,VCO56の制御信号を生成している。
また,ロックされた状態においても,チャージポンプ54にて生じる漏れ電流により,不連続なパルスが生じるため,VCO56の制御電圧として影響することになる。その結果,高周波数のジッタ成分が生じる他,CDR制御ループの伝達特性が終始不連続に変動し,CDR回路の周波数制御の安定性に欠けることになる。
(2)CDR回路がロックされている状態において,位相検出が受信入力データに対する高周波ジッタ吸収において支配的となる。その結果,位相検出信号を用いて,チャージポンプ54を制御し,チャージポンプ54の出力がループフィルタ55を介し,VCO制御しているため,このVCO制御が追従できる高周波ジッタに限定されて,部分的に位相吸収しているのみである。
(3)CDR回路が正常に動作している状況において,CDR回路の性能限界等によりデータエラーが発生しているか否かは,CDR回路内では判別していない。
(4)VCOの周波数可変範囲が広い場合,周波数が異なった状態における擬似的な位相ロックやロックすべき周波数が予測できないことを避けるため,VCOの他に周波数検出用に可変周波数範囲が狭く,精度の高いVCXOが必要となる。
本発明は,上記の問題を解決し,受信シリアルデータに同期したクロックを生成し,その生成したクロックを用いてシリアルデータのタイミングを調整し,ジッタ特性を改善するクロックデータリカバリ回路を提供することを目的とする。
このクロックデータリカバリ回路は,入力データ信号のデータ変化を検出し,第1のクロック信号に基づき,検出パルスとして生成するデータ変化パルス生成手段と,データ変化パルス生成手段から出力される信号を平滑化する第1のループフィルタと,入力データ信号と,第1のクロック信号を予め定められた分周比に従い,分周した第2のクロック信号との間の位相差に基づいて,位相差信号を生成する位相差信号生成手段と,位相差信号生成手段から出力される信号を平滑化する第2のループフィルタと,制御信号生成手段から出力される信号を平滑化する第3のループフィルタと,第1のループフィルタの出力信号と,第2のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と,位相差信号生成手段から出力される信号に基づき,第1のクロック信号の周期に対応した時間幅の第3のクロック信号を供給する高周波ジッタ吸収用クロック生成手段と,第3のループフィルタから出力される信号の電圧レベルに応じて第1のクロック信号の発振周波数を可変し,供給する電圧制御発振手段とを備え,入力データ信号から,この入力データ信号に同期した前記第1のクロック信号を再生するよう構成する。
好ましくは,制御信号生成手段は,データ変化パルス生成手段により,入力データ信号の立上り,または立下り,または両変化時毎にデータ1ビット分の時間幅またはその一定倍の時間幅のパルスを生成すると共に,位相差信号生成手段により,入力データ信号と電圧制御発振手段から出力される第1のクロック信号との位相差に応じて,データ変化時点の位相差を表すパルス幅が予め定められた幅に設定され,第1のループフィルタによるデータ変化パルスの積分値と,前記第2のループフィルタによる前記位相差信号の積分値とを演算することにより電圧制御発振手段の制御信号を生成する。
更に,クロックデータリカバリ回路の他の構成として,入力データ信号のデータ変化を検出し,第1のクロック信号に基づき検出パルスとして生成する第1のデータ変化パルス生成手段と,第1のデータ変化パルス生成手段から出力される信号を平滑化する第1のループフィルタと,入力データ信号と第1のクロック信号を分周した第2のクロック信号との間の位相差に基づいて位相差信号を生成する位相差信号生成手段と,位相差信号生成手段から出力される信号を平滑化する第2のループフィルタと,第1のループフィルタの出力信号と,前記第2のループフィルタの出力信号と,第3のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と,制御信号生成手段から出力される信号を平滑化する前記第3のループフィルタと,第3のループフィルタから出力される信号の電圧レベルに応じて第1のクロック信号の発振周波数が制御される電圧制御発振手段と,入力データ信号を前記第1のクロック信号でリタイミングした信号からデータ変化点を検出する第2のデータ変化パルス生成手段と,第1のデータ変化パルス生成手段と,第2のデータ変化パルス生成手段から出力される2つのデータ変化パルスを比較し,該比較結果に基づいてパルス誤り率を算出するデータ変化パルス誤り検出手段とを備え,入力データ信号から,入力データ信号に同期した前記第1のクロック信号を再生するよう構成する。
上記の他の構成において,好ましくは,第1のデータ変化パルス生成手段と第2のデータ変化パルス生成手段から出力される2つのデータ変化パルスを比較し,その比較結果に基づいてパルス誤り率を算出するデータ変化パルス誤り検出手段を備えるよう構成することができる。
更に,上記の他の構成において,好ましくは,電圧制御発振手段の制御電圧を可変にして掃引する制御電位掃引手段と,電圧制御発振手段の制御電圧の入力として制御電位掃引手段の出力か,前記第3のループフィルタの出力かの一方に切替え可能な制御信号切替手段と,制御電位掃引手段の出力信号及び第3のループフィルタの出力信号をモニタすると共に,データ変化パルス誤り検出手段からのデータ変化パルスの誤り率をモニタしてモニタ結果に基づいて,クロック状態を判断する電圧制御発振周波数ロック掃引シーケンサ手段とを備えるよう構成することができる。
好ましくは,前記第1のデータ変化パルス生成手段と,前記第2のデータ変化パルス生成手段から出力される2つのデータ変化パルスを比較し,その比較結果に基づいてパルス誤り率を算出するデータ変化パルス誤り検出手段を備えるよう構成することができる。
本発明に係るCDR回路により,CDR回路から出力されるデータ信号は,低周波ジッタを吸収するために制御されたVCOからのクロック信号でリタイミングされるため,高周波ジッタの発生が生じ難い。
また,低周波ジッタ吸収されたVCOクロック信号を用いて,入力データ信号の変化点を検出し,入力データ信号をその変化点の直後で保持するため,入力データ信号に重畳している高周波ジッタの±0.5UI(Unit Interval)未満の高周波ジッタ成分は,完全に吸収することができる。
入力データのデータ変化パルス検出情報は,CDR回路動作の元として,リタイミング後のデータ変化パルスと比較したNGの結果は,CDR回路が正常とした場合に入力データの特性に依存したCDR回路におけるビットエラーが生じたものと判断する。そして,周波数掃引を行う際,負帰還ループ内のVCO制御信号の1点を分断し,VCOに対しては,制御信号を強制的に変化させつつ,分点の別の信号をモニタする。これにより,このモニタ結果と,2つのデータ変化パルスの比較結果と合わせて負帰還ループがロックされたか否かを判断し,ロックされた状態で分断点を接続することで,正常な負帰還ループのロックが得られCDR回路の再生を行うことができる。
図1はCDR回路の第1の実施例の構成であり,図2は第1の実施例のタイミングチャートを示す図である。
図1において,CDR回路は,受信部1,送信部2,D−FF3,D−FF4,VCO5,データ変化パルス生成部6,位相差信号生成部7,1/2分周器8,高周波ジッタ吸収用クロック生成部9,ループフィルタ10(10A,10B,10Cを代表),制御信号生成部11,インバータ12を備えている。
受信部1は,通信路等を介して受信されたシリアルデータDataInを入力信号(例えば,NRZ(Non Return to Zero)符号形式信号とする)とし,その入力信号を波形整形した後,CDR回路内の各機能部へ入力データ信号DataAとして受け渡すためのドライブ回路を備える。送信部2は,CDR回路内で入力データ信号DataInがCDR回路内のクロック信号を基準として,リタイミングされた後,データ信号DataOutとして送信する。
D−FF3は,クロック信号Clk(c)を基準クロックとして入力データDataAをリタイミングする。D−FF4は,D−FF3の出力と接続されており,そのD−FF3の出力データDataBは,クロック信号Clk(d)を基準クロックとしてリタイミングされ,リタイミング後のデータDataCとなる。
VCO5は,電圧制御発振器であり,CDR回路内での基準クロックClk(a)の信号を出力する。VCO5は,制御電圧信号Sig(c)による電圧制御によって,そのClk(a)の発振周波数を所定の中心発振周波数から比較的広い周波数範囲まで,可変させることができる。
データ変化パルス生成部6は,受信部1で波形整形された入力データDataAと,VCO5の出力クロックClk(a)を入力とし,DataAの立上り,及び立下りの変化タイミングをClk(a)の1クロックのパルス幅として検出し,出力ALTERを論理回路により生成する。
1/2分周器8は,VCO5の出力クロックClk(a)を2分周し,Clk(b)のクロック信号を生成する。
位相差信号生成部7は,受信部1で波形整形された入力データDataAと,クロックClk(a)を1/2分周器8により2分周されたクロックClk(b)を入力とし,この両波形の位相差信号PhaseAを論理回路により生成する。
高周波ジッタ吸収用クロック生成部9は,PhaseA信号を入力とし,PhaseA信号の立上りのタイミングを基準とし,Clk(a)の半周期をLOWレベルのパルス幅とするClk(c)信号を生成し,D−FF3の基準クロックとして供給する。
ループフィルタ10(A,B,C)は,低域通過フィルタで,入力信号の高周波成分を除去する。入力信号ALTERが,ループフィルタ10Aにより平滑化され,出力信号Sig(a)となる。入力信号PhaseAが,ループフィルタ10Bにより平滑化され,出力信号Sig(b)を,また,制御信号生成部11の出力信号Sig(d)は,ループフィルタ10Cにより平滑化されて,Sig(c)を生成する。
制御信号生成部11は,入力信号をSig(a),Sig(b)及びSig(c)として,後述する演算にて,出力信号としてSig(d)を生成する。この演算されたSig(d)は,ループフィルタ10Cにて平滑化されて,Sig(c)となり,このSig(c)がVCO5の制御電圧として供給されると共に,フィードバックループにて,制御信号生成部11に入力されている。インバータ12は,入力クロック信号の論理を反転させるものである。
以下に,本CDR回路に用いられる制御信号生成部11の演算の概要について説明する。制御信号生成部11の演算式は,以下のように設定する。
(演算式1)Sig(b)÷Sig(a)×Sig(c)×2
ここで,(演算式1)のSig(b)は,図1の位相差信号生成部7の出力信号PhaseAがループフィルタ10Bにより積分された値に対応する信号である。また,Sig(a)は,データ変化パルス生成部6の出力信号ALTERがループフィルタ10Aにより積分された値に対応する信号である。Sig(c)は,制御信号生成部の演算結果に対応する出力信号Sig(d)をループフィルタ10Cで積分した後に,フィードバックして演算の入力として用いている。Sig(a)は,データ遷移密度に比例した信号である。Sig(b)は,データ遷移密度に比例した値から,基準とするクロック信号との位相差分に対応した値が加えられるか,又は減じられた値として求められる。
ここで,(演算式1)のSig(b)は,図1の位相差信号生成部7の出力信号PhaseAがループフィルタ10Bにより積分された値に対応する信号である。また,Sig(a)は,データ変化パルス生成部6の出力信号ALTERがループフィルタ10Aにより積分された値に対応する信号である。Sig(c)は,制御信号生成部の演算結果に対応する出力信号Sig(d)をループフィルタ10Cで積分した後に,フィードバックして演算の入力として用いている。Sig(a)は,データ遷移密度に比例した信号である。Sig(b)は,データ遷移密度に比例した値から,基準とするクロック信号との位相差分に対応した値が加えられるか,又は減じられた値として求められる。
これにより,制御信号生成部11は,データ遷移密度とは無関係の位相誤差を演算することができる。この2つの信号と共に,VCO5の制御電圧となるSig(c)の信号をフィードバックループで,制御信号生成部11の演算に取り入れることにより,低周波ジッタ成分を吸収するVCO5の発振クロック信号Clk(a)を得ることができる。
(演算式1)の制御信号生成部11から出力される演算結果は,位相差信号PhaseAのハイレベル振幅がクロック信号の半相となったときに,ロックされたときのVCO制御電位となるように定めてある。ただし,この演算方法は一例であり,VCO制御信号の仕様やCDR回路が受けるビットレートに従い,それらの条件に適した演算方法を採用できる。また,データ変化の数がある一定値に達する毎に位相差信号の平均値を用いて,VCO制御信号とする方法も考えられる。その演算結果は,ループフィルタを介してVCO制御電位としてVCO5へ送られる。
図2の(L1)〜(L15)は,図1に示す各機能部からの入出力信号を示している。なお,図2では,VCO5の出力であるクロック信号Clk(a)のパルスを基準とし(図2の(L1)),そのクロック半周期を1単位時間として図示している(同t(1)〜(32)の期間)。
まず,図2の区間t(1)〜(32)の中の,例えば,t(1)〜(4)の期間の(L4)PhaseAと,(L5)ALTERの積分値を求める。その信号に接続されているループフィルタ10A及び10Bにより,それに対応する積分値は,Sig(a)及びSig(b)として以下のようになる。
(式1) Sig(a)の平均値=∫(ALTER)
(式2) Sig(b)の平均値=∫(PhaseA)
これらの値は,PhaseA,ALTERの形状に従い,ある時定数を持った緩やかな変動電位を持つものとする。
(式2) Sig(b)の平均値=∫(PhaseA)
これらの値は,PhaseA,ALTERの形状に従い,ある時定数を持った緩やかな変動電位を持つものとする。
Sig(c)は次のようになる。
(式3) Sig(c)=∫(Sig(d))
ここで,Sig(d)は,制御信号生成部11により,以下のように演算されるものとする。
ここで,Sig(d)は,制御信号生成部11により,以下のように演算されるものとする。
(式4) Sig(d)=Sig(b)/Sig(a)×Sig(c)×2
Sig(d)は,Sig(a),Sig(b),Sig(c)と比べ,さらに大きな時定数で,より緩やかに電位が変動する。
Sig(d)は,Sig(a),Sig(b),Sig(c)と比べ,さらに大きな時定数で,より緩やかに電位が変動する。
本CDR回路において,以下のような,フィードバックループ制御が行われる。
(1)入力データの周波数が小さくなる方向へ変化すると,
(2)入力データ信号と,クロックClk(a)の位相関係が,PhaseAのパルス幅は小さくなる方向(Sig(b)は小さくなる)に変化する。
(2)入力データ信号と,クロックClk(a)の位相関係が,PhaseAのパルス幅は小さくなる方向(Sig(b)は小さくなる)に変化する。
(3)クロック周期がまだ変化していない時,VCOのClk(a)のクロック周期を基準とするALTERは変わらず(Sig(a)が変わらず)。
(4)Sig(d)はSig(b)/Sig(a)×Sig(c)×2により,小さくなる方向に制御される。
(5)Sig(d)が小さくなるに従い,VCO制御電圧は小さくなる。
(6)よって,VCOの発振周波数が小さくなる方向に変化するので,入力データの周波数に追従する方向に制御が行われることとなる。
入力データの周波数変化が大きくなる方向へ変化する場合も同様な制御が行われる。
次に,図2において,本CDR回路の図1中の機能部のクロック信号等に対するタイミング概要を(L1)〜(L15)の波形に基づいて説明する。
図2の(L1)〜(L4)までには,図1に示すクロック信号Clk(a),Clk(b),入力データDataA,位相差信号PhaseAのタイミングチャートを示しており,負帰還ループによりロックされている状態で,クロック信号Clk(a)の立下り時点と入力データDataAの変化時点が一致するように描いている。
また,図2のタイミングチャートにて,入力データ信号に高周波ジッタ大の場合(L10)に示した波形DataA’と,(L13)に示したClk(c)’の波形について,図2の例では,高周波ジッタを分かりやすくするため,DataA’にジッタ成分を,最大でクロックClk(a)の半周期程度に近い成分を含めて記載している。
(L4)PhaseA信号は,(L3)入力データDataAの立上り/立下りの変化点からハイレベルとなり,(L2)Clk(b)の変化点でロウレベルとなることを示す。また,PhaseAのハイレベル期間が,(L1)Clk(a)の半周期となる状態が継続している場合を示す。
(L5)ALTER信号は,(L3)入力データDataAと(L1)クロック信号Clk(a)に基づいて,データ変化パルス生成部6により,データ変化パルスが論理生成される。具体的には,(L3)入力データDataAの立上り/立下りの変化後,(L1)Clk(a)の立上りのタイミング基準で,論理回路によりClk(a)の1周期分のパルス幅で検出し,ALTER信号を生成する。
(L6)Clk(c)は,高周波ジッタ吸収用クロック生成部9から出力されるクロック信号のタイミングを示す。具体的には,(L4)PhaseAの立上り時点から,(L1)Clk(a)の半周期分のクロックパルス幅でロウレベルを保ち,その後,ハイレベルに立上る。
(L7)DataBは,D−FF3の入力として(L3)DataAを入力とした場合のD−FF3の出力信号のタイミングを示す。
(L8)DataCは,D−FF4の入力として,(L7)DataBが入力された場合のD−FF4の出力信号のタイミングを示す。
(L9)Clk(d)は,D−FF4の入力ラッチタイミングの基準となるクロック信号であり,Clk(a)信号がインバータ12を介して,D−FF4に接続されているため,Clk(a)の論理が反転している。
(L10)〜(L15)までには,前述のDataA,PhaseA,ALTER,Clk(c),DataB及びDataCのタイミングと比較するために,条件として入力信号の±0.5UI未満の高周波ジッタが入力データDataAに付加された場合における信号DataA’とし,以下同様に,PhaseA’,ALTER’,Clk(c)’,DataB’及びDataC’として示している。
(L11)PhaseA’は,(L10)入力データDataA’の変化点から,(L2)Clk(b)の変化点でロウレベルとなることを示す。これは,(L3)入力データDataAにジッタが無い場合における(L4)PhaseAの波形に,高周波ジッタ成分が影響する状況を示す。すなわち,(L10)入力DataA’の変化点が(L1)Clk(a)の立下りタイミングから,位相がずれていることを示している。
例えば,図2に示す(L11)PhaseA’のタイミングt(6)の場合は位相関係が,(L1)Clk(a)に対して遅れていることを示す。(L11)PhaseA’の時間タイミングt(6)区間では,位相が遅れている分,(L4)PhaseAに比較して,パルス幅が小さくなっている。
一方,(L11)PhaseA’のタイミングt(11)の場合は,(L1)Clk(a)に対して位相関係が進んでいることを示す。(L11)PhaseA’の時間タイミングt(11)区間では,位相が進んでいる分,位相関係が同期している(L4)PhaseAに比較して,パルス幅が大きくなっている。
(L12)ALTER’は,データ変化パルス生成部6により,(L10)入力データDataA’の立上り/立下りの変化後,(L1)Clk(a)の立上りのタイミング基準で,論理回路によりClk(a)の1周期分のパルス幅で検出し,生成される。したがって,高周波ジッタ±0.5UI以内のジッタであれば,同入力データ信号のジッタなしとした場合の(L5)ALTER信号の面積と同面積のパルスが生成される。
(L13)Clk(c)’は,(L11)PhaseA’信号の立上りを基準としたタイミングで,信号がLowレベルとなり,(L1)Clk(a)の半周期のパルス幅で,Highレベルになることを示す。
(L14)〜(L15)は,DataB’,DataC’のタイミング関係を示す。
(L14)DataB’は,D−FF3の入力として(L10)DataA’を入力とした場合のD−FF3の出力信号のタイミングを示す。
(L15)DataC’は,D−FF4の入力として,(L11)DataB’が入力された場合のD−FF4の出力信号のタイミングを示す。
以上のタイミング動作は,本CDR回路により,入力データDataA’に高周波ジッタ成分がある場合にもデータ(L15)DataC’は,高周波ジッタが無い場合の(L8)DataCと同じデータが得られることを示すものである。
以上のように,入力信号DataAは,高周波ジッタ吸収用クロック生成部9から供給されるクロック信号Clk(c)により,D−FF3でリタイミングされる。その後,更に,VCO5の出力クロック信号Clk(a)の反転クロック信号Clk(d)により,D−FF4でリタイミングされて(DataC),送信部2を介し,データ信号DataOutとして送信される。
以上説明した実施例1のCDR回路により,以下のように課題(1)を解決することができる。図1中の高周波ジッタ吸収用クロック生成部9と,それから生成されるクロック信号Clk(c)と,そのクロック信号Clk(c)を供給されるD−FF3が,入力データ信号DataAの高周波ジッタ成分を吸収する主要機能部である。それ以外の基本構成図の機能部分は,入力データ信号DataAの低周波ジッタ成分を吸収する部分である。
低周波成分の位相吸収は,このCDR回路の負帰還ループにおいて,VCO5の制御電圧を変化させ,その結果生じるVCO5からの生成クロック信号Clk(a)の周波数変化により行われる。負帰還ループでは,回路構成上,不連続なVCO制御電圧の発生が無く,結果としてリタイミングされる入力データ信号DataCへ高周波ジッタを付加することはない。以上のことは,高周波ジッタ成分を吸収する主要機能部を備えた構成でも同様である。
入力データ信号DataAをD−FF3でリタイミングし,その出力DataBを,さらにD−FF4で最後にリタイミングする。このD−FF4のリタイミング時に基準とするクロック信号がClk(d)である。リタイミングに使用するクロック(Clk(c),Clk(d))は,VCOから生成されるため,DataCに高周波ジッタ成分を付加することはない。これにより,課題(1)は解決されることとなる。
次に,課題(2)については以下のように解決することができる。図1の高周波ジッタ吸収用クロック生成部9は,入力データの変化点から,図2の(L6)に示すクロック信号Clk(a)の半周期分遅延した時点で立上りが生じる高周波ジッタ吸収用クロック信号Clk(c)を生成する。
クロック信号Clk(c)立上りにより,入力データ信号DataA’(図2の(L10)に示す波形)は,D−FF3にて保持される(同(L14)のDataB’波形)。続いて,その出力は,Clk(a)の反転クロック信号Clk(d)(同(L9)の波形)の立上りで,D−FF4により保持される(同(L15)のDataC’波形)。
以上により,負帰還ループでロックされた状態では,予め低周波ジッタが吸収されており,その上に高周波ジッタが付加されていても,クロック信号Clk(c)により入力データ信号を保持でき,ジッタ量±0.5UI(Unit Interval)未満の高周波ジッタ成分を吸収することが出来る。
図3はCDR回路の第2の実施例の構成を示し,図4はVCOロック掃引シーケンサ部の処理フローを示す図である。
図3において,CDR回路は,受信部21,送信部22,D−FF23,D−FF24,VCO25,データ変化パルス生成部26,高周波ジッタ吸収用クロック生成部27,インバータ29,VCO制御信号生成部30,ループフィルタ31C,制御スイッチCONT−SW40,VCO制御電位掃引部41,VCOロック掃引シーケンサ部42,リタイム後データ変化パルス生成部43,データ変化パルス誤り検出部44を備えている。
さらに,VCO制御信号生成部30は,ループフィルタ31A,ループフィルタ31B,制御信号生成部32,位相差信号生成部33,1/2分周器34を備えている。なお,図3の21〜27と,VCO制御信号生成部30内の31(A,B)〜34は,図2の対応する名称の各機能部と同様な動作機能であり,ここではその動作説明は省略する。
なお,高周波ジッタ吸収を実現する機能部分(図3の点線部)の高周波ジッタ吸収用クロック生成部27と,D−FF23は,課題(3),(4)を解決するための手段として,必須の機能部ではない。
図1のDataAに対するデータ変化パルス生成部6の動作が(図3ではデータ変化パルス生成部26),図3の実施例では,リタイミングにより再生されたデータDataCに対しても,リタイム後データ変化パルス生成部43により行われる。そして,この2つのデータ変化パルス生成部26,リタイム後データ変化パルス生成部43から生成されたALTER(a),ALTER(b)のパルスは,データ変化パルス誤り検出部44において,比較される。この比較は,具体的には,データ変化パルス誤り検出部44において,両パルスのハイレベル,ロウレベルが一致するかにより,クロック1周期分のパルスの不一致をデータの1エラーとして,予め定めた期間中の総パルスカウント数と,誤りのあったパルス数を監視し,それらの値から誤り率を求める。
以上の比較結果と,VCO制御信号生成部30からループフィルタ31Cを経て得られた信号Sig(c)と,VCO制御電位掃引部41からの掃引電位Vrefの情報に基づいて,VCOロック掃引シーケンサ部42は,負帰還ループ内に設けられた制御スイッチCONT−SW40により,以下に示す通り負帰還ループをロックさせるように動作させる。図4は,その詳細な動作フロー示す図であり,図4に基づいて説明する。
負帰還ループがロックされていない状態あるいは,リカバリを強制的に開始する際に,VCOロック掃引シーケンサ部42は,VCO制御電位掃引部41にVCO25を接続するためにCONT−SW40を接点SW(b)に切替える(図4のS1)。
その接続後,VCOロック掃引シーケンサ部42は,VCO制御電位掃引部41に指令Msgを出す(図4のS2)。その指令により,VCO制御電位掃引部41は,VCO制御信号の電位Vrefを掃引する。
次に,VCOロック掃引シーケンサ部42は,この電位VrefとVCO制御信号生成部30からループフィルタ31Cを介して生成される信号Sig(c)電位を比較し(図4のS3),同時に,データ変化パルス誤り検出部44により算出されるデータ変化パルス誤り率をモニタする(同S4)。この処理動作は,VCO制御電位掃引部41からのVCO制御信号電位Vrefが連続的に変化している短時間毎に行っている。
この処理動作で,両電位が一致し,かつ,データ変化パルス誤り率が,予め定めた基準値以下となったかどうかを判断する(図4のS5)。この条件を満足する場合をリカバリ状態へ遷移したとみなし(図4のS5のYes),CONT−SW40を負帰還ループ側に再接続する(同S6)。
リカバリ状態への遷移状態へ移行した後,VCOロック掃引シーケンサ部42は,VCO制御信号電位Vrefが予め定めた範囲以内にあり,かつ,データ変化パルス誤り率が予め定められた値以下である場合に,リカバリ状態にあると判断する(図4のS7のYes)。一方,リカバリ状態にないと判断した場合(図4のS7のNo),ステップS1の処理へ戻る。
一方,リカバリ状態でないと判断した場合(図4のS5のNo),ステップS2に処理を移行する。VCOロック掃引シーケンサ部42は,VCO制御電位掃引部41に指令Msgを出して(図4のS2),その指令を受けたVCO制御電位掃引部41は,VCO制御信号の電位Vrefを変化させて掃引する。
図5は,図3に示した本CDR回路の実施例のタイミングチャートである。
図5において,(L21)〜(L30)は,図3中に示した各機能部からの入出力信号を示している。なお,図5中で,VCO5の出力クロック信号Clk(a)のクロック信号のパルスを基準とし(図5の(L21)),そのクロック半周期を1単位時間として図示している(同t(1)〜(32)の期間)。
なお,(L21)〜(L29)のタイミング波形は,図1のCDR回路の対応する機能部と同じ機能部の同信号(図2の(L1)〜(L9)のタイミング波形)と同内容であり,説明は省略する。ここでは,図3のリタイム後データ変化パルス生成部43が生成するALTER(b)信号のタイミング波形について説明する。
(L30)ALTER(b)信号は,リタイミング後の(L28)データDataCと(L21)クロック信号Clk(a)に基づいて,リタイム後データ変化パルス生成部43により,データ変化パルスとして論理生成される。具体的には,(L28)データDataCの立上り/立下りの変化後,(L21)Clk(a)の立上りのタイミング基準で,論理回路によりClk(a)の1周期分のパルス幅で検出し,ALTER(b)信号が生成される。図5の例では,(L23)入力データDataAと,(L21)クロック信号Clk(a)がロックされた状態のタイミング関係を示し,入力データのデータ変化パルス(L25)ALTER(a)と(L30)ALTER(b)が位相差を除き,一致する場合を示している。
次に,図3において,入力データDataAに対するデータ変化パルス生成部26から出力されるALTER(a)と,リタイミング後の入力データDataCに対するリタイム後データ変化パルス生成部43から出力されるALTER(b)のパルスに基づいて,データ変化パルス誤り検出部44は,擬似的にビットエラーを検出することができることを以下に説明する。
(1)ALTER(a)をClk(a)1相分遅延させ,ALTER(b)と位相を合わせる。
(2)Clk(a)の立下りで,ALTER(a)とALTER(b)の論理を比較し,論理が不一致の場合,擬似的なビットエラーとみなす。
以上に示した図3のCDR回路の実施例によれば,課題(3)は以下のように解決されることとなる。
この図3のCDR回路によれば,入力信号とリタイミング後の信号のデータ変化パルスどうしを比較することにより,擬似的にデータの誤りを検出することができる。
これにより,入力データが完全に再生(またはリカバリ)できれば,この誤り率はゼロであり,リカバリの度合いが減少するに従い,誤り率は増加するため,この誤り検出率がCDR回路のリカバリ率の優劣を反映することになる。
特に,負帰還ループがロックされつつある状態にある場合,あるいは,ロックが解除されつつある状態における当誤り率の変動は,他にCDR回路に劣化要因等がなければ,顕著になる。
また,図3の第2の実施例のCDR回路によれば,課題(4)は以下のように解決されることとなる。
図3において,CNT−SW40をVCO制御電位掃引部41に接続することができるSW(b)側に切替えた状態で,負帰還ループがロックされる引込み時間(SW(a)側に接続したループ状態の場合)よりも長い時間で,VCO制御電位Vrefを変化させる。入力データの性質に依存し,ある定まったVCO制御電位Vrefにおいて,CDR回路はロック状態となるが,データ変化パルス誤り率が減少すること及びVCO制御電位と,VCO制御信号生成部30から検出される信号の電位が一致することにより,正常なロック状態であることの判断を行うことができる。
また,完全な負帰還ループのロック状態に達するまでの間に,ロックする際の過渡現象を検出し,利用することが掃引時間を短縮するために有効となる。
1 受信部
2 送信部
3,4 D−FF
5 VCO(電圧制御発振器)
6 データ変化パルス生成部
7 位相差信号生成部
8 1/2分周器
9 高周波ジッタ吸収用クロック生成部
10(A,B,C) ループフィルタ
11 制御信号生成部
12 インバータ
2 送信部
3,4 D−FF
5 VCO(電圧制御発振器)
6 データ変化パルス生成部
7 位相差信号生成部
8 1/2分周器
9 高周波ジッタ吸収用クロック生成部
10(A,B,C) ループフィルタ
11 制御信号生成部
12 インバータ
Claims (5)
- 入力データ信号のデータ変化を検出し,第1のクロック信号に基づき,検出パルスとして生成するデータ変化パルス生成手段と,
前記データ変化パルス生成手段から出力される信号を平滑化する第1のループフィルタと,
前記入力データ信号と,前記第1のクロック信号を予め定められた分周比に従い,分周した第2のクロック信号との間の位相差に基づいて,位相差信号を生成する位相差信号生成手段と,
前記位相差信号生成手段から出力される信号を平滑化する第2のループフィルタと,
制御信号生成手段から出力される信号を平滑化する第3のループフィルタと,
前記第1のループフィルタの出力信号と,前記第2のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と,
前記位相差信号生成手段から出力される信号に基づき,前記第1のクロック信号の周期に対応した時間幅の第3のクロック信号を供給する高周波ジッタ吸収用クロック生成手段と,
前記第3のループフィルタから出力される信号の電圧レベルに応じて前記第1のクロック信号の発振周波数を可変し,供給する電圧制御発振手段と,
を備えることを特徴とするクロックデータリカバリ回路。 - 前記制御信号生成手段は,前記データ変化パルス生成手段により,入力データ信号の立上り,または立下り,または両変化時毎にデータ1ビット分の時間幅またはその一定倍の時間幅のパルスを生成すると共に,前記位相差信号生成手段により,前記入力データ信号と前記電圧制御発振手段から出力される前記第1のクロック信号との位相差に応じて,データ変化時点の位相差を表すパルス幅が予め定められた幅に設定され,前記第1のループフィルタによる前記データ変化パルスの積分値と,前記第2のループフィルタによる前記位相差信号の積分値とを演算することにより前記電圧制御発振手段の制御信号を生成する,
ことを特徴とする請求項1に記載のクロックデータリカバリ回路。 - 入力データ信号のデータ変化を検出し第1のクロック信号に基づき検出パルスとして生成する第1のデータ変化パルス生成手段と,
前記第1のデータ変化パルス生成手段から出力される信号を平滑化する第1のループフィルタと,
前記入力データ信号と前記第1のクロック信号を分周した第2のクロック信号との間の位相差に基づいて位相差信号を生成する位相差信号生成手段と,
前記位相差信号生成手段から出力される信号を平滑化する第2のループフィルタと,
前記第1のループフィルタの出力信号と,前記第2のループフィルタの出力信号と,第3のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と,
制御信号生成手段から出力される信号を平滑化する前記第3のループフィルタと,
前記第3のループフィルタから出力される信号の電圧レベルに応じて前記第1のクロック信号の発振周波数を可変し,供給する電圧制御発振手段と,
前記入力データ信号を前記第1のクロック信号でリタイミングした信号からデータ変化点を検出する第2のデータ変化パルス生成手段と,
前記第1のデータ変化パルス生成手段と,前記第2のデータ変化パルス生成手段の出力からパルス誤り率を算出するデータ変化パルス誤り検出手段と,
を備えることを特徴とするクロックデータリカバリ回路。 - 請求項3において,
前記データ変化パルス誤り検出手段は,前記第1のデータ変化パルス生成手段と前記第2のデータ変化パルス生成手段から出力される2つのデータ変化パルスを比較し,その比較結果に基づいてパルス誤り率を算出する,
ことを特徴とするクロックデータリカバリ回路。 - 前記電圧制御発振手段の制御電圧を可変にして掃引する制御電位掃引手段と,
前記電圧制御発振手段の制御電圧の入力として前記制御電位掃引手段の出力か,前記第3のループフィルタの出力かの一方に切替え可能な制御信号切替手段と,
前記制御電位掃引手段の出力信号及び前記第3のループフィルタの出力信号をモニタすると共に,前記データ変化パルス誤り検出手段からのデータ変化パルスの誤り率をモニタしてモニタ結果に基づいて,クロック状態を判断する電圧制御発振周波数ロック掃引シーケンサ手段と,
を備えることを特徴とする請求項3又は請求項4の何れかに記載のクロックデータリカバリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008102157A JP2009253876A (ja) | 2008-04-10 | 2008-04-10 | クロックデータリカバリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008102157A JP2009253876A (ja) | 2008-04-10 | 2008-04-10 | クロックデータリカバリ回路 |
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Publication Number | Publication Date |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8483345B2 (en) | 2010-12-03 | 2013-07-09 | Rohm Co., Ltd. | Circuit and method for receiving serial data and serial data transmission system and method using the same |
US9754548B2 (en) | 2014-08-12 | 2017-09-05 | Samsung Display Co., Ltd. | Display device with controllable output timing of data voltage in response to gate voltage |
-
2008
- 2008-04-10 JP JP2008102157A patent/JP2009253876A/ja not_active Withdrawn
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