TW201526629A - 多路接收器及其信號接收方法 - Google Patents

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Abstract

一種多路接收器包括一第一等化器、一第二等化器、一類比時脈資料回復電路以及一數位時脈資料回復電路。第一等化器用以接收一第一接收信號並輸出一第一等化信號。第二等化器用以接收一第二接收信號並輸出一第二等化信號。類比時脈資料回復電路用以接收第一等化信號並依照一類比控制電壓輸出一第一回復位元串流與一第一回復時脈。數位時脈資料回復電路用以接收第二等化信號與第一回復時脈並依照一數位相位選擇信號基於該第一回復時脈之相位選擇輸出一第二回復位元串流與一第二回復時脈。

Description

多路接收器及其信號接收方法
本發明是關於一種串列資料連結的接收器，特別是關於一種多路接收器及其信號接收方法。
二元信號傳輸為在串列資料連結中廣泛使用之一般信號傳輸架構。於此，串列資料連結例如高解析度多媒體介面（High Definition Multi-media interface；HDMI）。
在串列資料連結中，依照發射器的時脈的時序，位元串流以一定的符號速率（f s ）由發射器經由通訊通道（例如：纜線）傳輸至接收器。在位元串流內的每個符號表示邏輯「1」資料或邏輯「0」資料（以下分別稱之為「1」及「0」）。「1」是由符號周期（Ts ）的第一準位的電壓表示。其中，Ts =1/f s 。而「0」是由符號周期（Ts ）的第二準位的電壓表示。因此，位元串流是由依照傳輸的位元串流在第一準位與第二準位之間來回轉態之電壓信號表示。
為了得到較佳的傳輸率，一些串列資料連結（例如：HDMI）是利用多路通訊通道來同時傳輸多位元串流。
第1圖為習知單路串列資料連結的接收器的概要示意圖。參照第1圖，接收器100包括等化器110以及時脈資料回復（clock-data recovery；CDR）電路120。於此，等化器110接收接收信號並輸出等化信號。時脈資料回復電路120接收等化信號並輸出回復時脈以及回復位元串流。
時脈資料回復電路120包括一二元相位偵測器（binary phase detector；BPD）121、一CDR濾波器122以及一時脈產生電路123。二元相位偵測器121耦接等化器110，並且二元相位偵測器121、CDR濾波器122以及時脈產生電路123依序串接成一迴路。
二元相位偵測器121接收等化信號以及回復時脈並輸出回復位元串流以及相位誤差信號。CDR濾波器122接收相位誤差信號並輸出時脈控制信號。時脈產生電路123接收時脈控制信號並輸出回復時脈。
第2圖為第1圖中之接收器100的時序圖。參照第2圖，由於通訊通道所造成的色散現象使得接收信號發生色散，因而信號的二元性質變得不明顯。在第1圖中的接收器100用以等化接收信號，以致使色散現象被修正並且產生的等化信號具有表示發射器所傳輸之位元串流的二個不同準位。
在第1圖中的時脈資料回復電路120用以適當地建立回復時脈的時序，以致使回復時脈的上升緣對準於位元串流的資料位元的中間（如時間點201、202、203、204、205、206、207、208）並且回復時脈的下降緣對準於位元串流的轉態（如時間點211、212、213、214）。藉由以回復時脈的上升緣來取樣等化信號能便利地產生回復位元串流。同時，透過以回復時脈的下降緣取樣等化信號而獲得的邊緣取樣則能用以產生相位誤差信號。
理想上，回復時脈的下降緣對準於位元串流的位元轉態，因此產生的邊緣取樣應該要與位元串流具有非統計性關係。若邊緣取樣偏向轉態前的回復位元，則表示回復時脈的時序太早。若邊緣取樣偏向轉態後的回復位元，則表示回復時脈的時序太晚。在這種方式下，相位誤差信號由二元相位偵測器121產生並且用於調整回復時脈的時序。相位誤差信號由CDR濾波器122過濾，藉以產生時脈控制信號。時脈產生電路123依照時脈控制信號產生回復時脈。因此，回復時脈以封閉迴路（closed loop）的方式控制，以致於對準於等化信號的時序。
第1圖中的接收器100適用於單路串列資料連結。針對多路串列資料連結，以4路為例，則需要4個這種接收器，並且每一接收器使用於一路。於此，可簡單地使用4個第1圖之接收器100。
第1圖中之時脈資料回復電路120一般有2種架構：類比架構與數位架構。
在類比架構上，涉及的中間信號本質為類比的。相位誤差信號通常是電流模式信號，並且CDR濾波器122通常是包含串聯之電阻與電容的負載電路。時脈控制信號通常是電壓信號，並且時脈產生電路123通常為壓控振盪器（voltage-controlled oscillator；VCO）。
在數位架構上，涉及的中間信號本質為數位的。相位誤差信號通常是三元數位信號，並且CDR濾波器122通常是包含二乘法器、一累加器與一加法器的數位濾波器。時脈控制信號通常是具體指出欲選擇之時脈相位的相位選擇碼。時脈產生電路123通常包括相位選擇電路，並且此相位選擇電路依照相位選擇碼在多相位時脈中的多個時脈相位選擇一時脈相位。數位架構因其數位本質而具有吸引力，故其有助於使用設計自動化工具來簡化設計，例如：邏輯合成以及自動布局和佈線。
此外，相較於類比架構，數位架構的效能是較為一致、更可預料、且較不易受雜訊、供應電壓變化和溫度變化的影響。不幸地，對於受人關注的高速串列連結（例如：HDMI），符號速率太高，以使CDR電路能以相同時脈速率（同於串列連結的符號速率）運作。因此，人們被迫訴諸區塊處理（block processing），即，緩衝相位誤差信號並處理成塊。如此使得CDR電路以低於串列連結的符號速率的時脈速率運作。舉例而言，若模組尺寸為10，則以同一時間10取樣且低於符號速率10倍的速率緩衝並處理相位誤差信號。然而，如此則在CDR電路中引入了一個延遲（latency）並且降低了時脈回復的效能。因此，類比架構通常在時脈回復的效能上具有較高的上限。數位架構則較順應於現代CMOS（complementary metal oxide semiconductor；互補式金氧半導體）技術的製程演進，並且能不斷地增加電路速度並縮小電路尺寸。換句話說，類比架構無法順應製程演進，因此一般不具備數位架構在功率與尺寸上的功效。
在一實施例中，一種多路接收器包括一第一等化器、一第二等化器、一類比時脈資料回復電路以及一數位時脈資料回復電路。第一等化器用以接收一第一接收信號並輸出一第一等化信號。第二等化器用以接收一第二接收信號並輸出一第二等化信號。類比時脈資料回復電路用以接收第一等化信號並依照一類比控制電壓輸出一第一回復位元串流與一第一回復時脈。數位時脈資料回復電路用以接收第二等化信號與第一回復時脈並依照一數位相位選擇信號基於第一回復時脈之相位選擇輸出一第二回復位元串流與一第二回復時脈。
在一些實施例中，第一回復時脈是由一壓控振盪器產生，且壓控振盪器是由以封閉迴路建立的類比控制電壓所控制，以致使第一回復時脈的時序對準於第一等化信號的時序。
在一些實施例中，第二回復時脈是依照數位相位選擇信號經由第一回復時脈的相位選擇而產生，且數位相位選擇信號是以封閉迴路建立，以致使二回復時脈的時序對準於第二等化信號的時序。
在一些實施例中，類比時脈資料回復電路包括一二元相位偵測器、一電荷泵、一類比迴路濾波器以及一壓控振盪器。二元相位偵測器用以接收第一等化信號以及第一回復時脈並輸出一第一回復位元串流以及一時序誤差信號。電荷泵用以接收時序誤差信號並且輸出一修正電流信號。類比迴路濾波器用以接收修正電流信號並且輸出類比控制電壓。壓控振盪器用以於類比控制電壓的控制下產生第一回復時脈。
在一些實施例中，數位時脈資料回復電路包括一二元相位偵測器、一數位迴路濾波器、一時脈相位選擇器以及一除法電路。二元相位偵測器用以接收第二等化信號並且依照第二回復時脈與一已除降時脈輸出第二回復位元串流與一時序誤差信號。數位迴路濾波器用以接收時序誤差信號並且依照已除降時脈輸出數位相位選擇信號。時脈相位選擇器用以在數位相位選擇信號的控制下基於第一回復時脈的相位選擇輸出第二回復時脈。除法電路用以除降第二回復時脈來產生已除降時脈。
其中，時脈相位選擇器可包括一多工器。此外，時脈相位選擇器還可包括一相位內插器。
在一些實施例中，數位時脈資料回復電路包括一邏輯電路，並且此邏輯電路是根據由除降第二回復時脈而得的一已除降時脈運作。
在另一實施例中，一種多路接收器的信號接收方法包括：接收一第一接收信號與一第二接收信號、等化第一接收信號為一第一等化信號、等化第二接收信號為一第二等化信號、利用一類比架構對第一等化信號進行時脈資料回復處理以輸出一第一回復位元串流與一第一回復時脈以及利用一數位架構對第二等化信號進行時脈資料回復處理以輸出一第二回復位元串流與一第二回復時脈。
本發明是關於一種多路串列連結接收器。於此，說明書揭示多個實施例，但應可瞭解的是本發明可以多種方法實現，並不限於下述之特定範例或實現此些範例之任意特徵的特定方法。在其他實例中，並未顯示或描述公眾所知悉的細節，以避免混淆本發明之技術特徵。
在本文中，當利用以類比電壓控制之壓控振盪器來產生回復時脈時，時脈資料回復（clock-data recovery；CDR）電路/架構就屬於類比CDR電路/架構。在類比CDR電路/架構下，是藉由建立類比電壓的適當值以封閉迴路的方式來調整回復時脈。
當利用以數位（或數字）相位選擇信號控制之相位選擇電路（或時脈相位選擇器）來（基於多相位時脈）產生回復時脈時，CDR電路/架構就屬於數位CDR電路/架構。在數位CDR電路/架構下，是藉由建立相位選擇信號的適當值以封閉迴路的方式來調整回復時脈。
以4路串列資料連結為例，但不以此為限。4路串列資料連結包括由發射器端經由通訊通道同時傳送4個獨立之位元串流至接收器端。儘管是傳送4個獨立之位元串流，發射器端還是使用一共用時脈源做為時序參考，並且此時序參考通常是來自鎖定在本地晶體振盪器的時序上之鎖相迴路（phase lock loop；PLL）的輸出。因此，在接收器端進行接收的情況下，儘管4位元串流因4通訊通道之間通道長度的不匹配會發生時序偏差（timing skew），但4位元串流在時序上還是會相互追蹤。
第3圖為一實施例之4路接收器的概要示意圖。參照第3圖，基於上述特性，4路接收器300包括一第一等化器310、一類比CDR電路320、一第二等化器311、一第三等化器312、一第四等化器313、一第一數位CDR電路321、一第二數位CDR電路322以及一第三數位CDR電路323。
第一等化器310接收一第一接收信號R0，並且輸出一第一等化信號S0。類比CDR電路320接收第一等化信號S0，並且輸出一第一回復時脈CK0和一第一回復位元串流D0。第二等化器311接收一第二接收信號R1，並且輸出一第二等化信號S1。第一數位CDR電路321接收第二等化信號S1和第一回復時脈CK0，並且輸出一第二回復時脈CK1和一第二回復位元串流D1。第三等化器312接收一第三接收信號R2，並且輸出一第三等化信號S2。第二數位CDR電路322接收第三等化信號S2和第一回復時脈CK0，並且輸出一第三回復時脈CK2和一第三回復位元串流D2。第四等化器313接收一第四接收信號R3，並且輸出一第四等化信號S3。第三數位CDR電路323接收第四等化信號S3和第一回復時脈CK0，並且輸出一第四回復時脈CK3和一第四回復位元串流D3。
將類比CDR電路320設計成具有高效能的時脈回復，以致使第一回復時脈CK0成功追蹤時序參考。並且，第一接收信號R0的時序最初是依照時序參考建立在發射器端。
再者，利用類比架構能允許CDR電路在時脈回復的效能上具有較高的上限。此外，儘管各接收信號具有其時間偏差，第一接收信號R0的時序還能成功地分別追蹤第一接收信號R1、第三接收信號R2與第四接收信號R3。並且，儘管各接收信號具有其時間偏差，第一回復時脈CK0亦能成功地分別追蹤第二接收信號R1、第三接收信號R2與第四接收信號R3。
因此，當第一回復時脈CK0被提供給第一數位CDR電路321、第二數位CDR電路322與第三數位CDR電路323做為時序參考時，三個數位CDR電路321、322、323均只需要偵測第一接收信號R0與其他三個接收信號R1、R2、R3之間各別的時序偏差即可。如此一來，大大地減緩降低了三個數位CDR電路321、322、323的時脈回復的工作的難度，因此即使使用數位架構仍能具有高效能的時脈回復。因此，規避了數位架構性能不足的問題，同時完整保留數位架構的優點。藉由使用一類比CDR電路320以及三個數位CDR電路321、322、323，此4路接收器300具備CDR的類比架構與數位架構兩者的優點。
第4圖為第3圖中之等化器310的一實施例的示意圖。參照第4圖，等化器400利用差動信號傳輸架構。其中，第一接收信號R0包括一正端接收信號R0+以及一負端接收信號R0－，並且第一等化信號S0包括一正端等化信號S0+以及一負端等化信號S0－。等化器400包括一差動對、二電阻411、412、二電流源421、422以及一並聯電阻電容（RC）電路。於此，差動對具有二電晶體401、402，並且提供一增益。在一些實施例中，電晶體401、402可為N通道金氧半（n-channel metal oxide semiconductor；NMOS）電晶體。電阻411、412提供一負載，並且電流源421、422提供一偏壓。並聯RC電路具有並聯之電阻431與電容432，並且提供源極退化（source degeneration）。於圖式中，VDD 代表供電節點。由於等化器400的詳細電路運作為本領域所熟知，因此不再贅述。此外，第3圖中的等化器311、312、313亦能使用與等化器400的相同之電路實施。
第5A圖為第3圖中之類比CDR電路320的一實施例之示意圖。參照第5A圖，類比CDR電路500包括一二元相位偵測器（binary phase detector；BPD）510、一電荷泵520、一類比迴路濾波器530、以及一壓控振盪器（voltage-controlled oscillator；VCO）540。
以第一回復時脈CK0為八相位時脈（因此標示為CK0[7:0]）為例，但不以此為限。BPD 510接收第一等化信號S0與第一回復時脈CK0[7:0]，並且輸出第一回復位元串流D0與一第一時序誤差信號TE0。電荷泵520接收第一時序誤差信號TE0，並且輸出一修正電流信號CC。類比迴路濾波器530接收修正電流信號CC，並且輸出一控制電壓VC。VCO 540接收控制電壓VC，並且輸出第一回復時脈CK0[7:0]。於此，控制電壓VC為一類比信號。
第5B圖是第一回復時脈CK0[7:0]的時序圖。參照第5B圖，第一回復時脈CK0[7:0]是八相位時脈。此八相位時脈具有八相位（相位0、1、2、3~7），且八相位在時脈周期Ts 的期間均勻位移。如圖所示，在第一回復時脈CK0[0]（相位0）的上升緣551與下一上升緣552之間的時間差為時脈周期Ts 。在第一回復時脈CK0[0]（相位0）的上升緣551與第一回復時脈CK0[1]（相位1）的上升緣553之間的時間差為八分之一的時脈周期Ts /8。在第一回復時脈CK0[0]與第一回復時脈CK0[4]之間有4相位位移（phase step），因此在第一回復時脈CK0[0]（相位0）的上升緣551與第一回復時脈CK0[4]（相位4）的上升緣554之間的時間差為二分之一的時脈周期Ts /2。
第5C圖是第5A圖中之BPD 510之一實施例的功能方塊圖。參照第5C圖，BPD 510包括一第一資料正反器（data flip-flop；DFF）511、一第二DFF 512、一第三DFF 513、一第四DFF 514、以及一BPD邏輯單元515。
第一DFF 511在第一回復時脈CK0[0]的上升緣觸發，以接收第一等化信號S0並輸出第一回復位元串流D0。第二DFF 512在第一回復時脈CK0[0]的上升緣觸發，以接收第一回復位元串流D0並輸出一延遲信號D0d。此延遲信號D0d是第一回復位元串流D0的單位周期延遲（unit-cycle delay）。第三DFF 513在第一回復時脈CK0[0]的下降緣觸發，以接收第一等化信號S0並輸出一邊緣取樣E0。第四DFF 514在第一回復時脈CK0[0]的上升緣觸發，以接收邊緣取樣E0並輸出一同步邊緣取樣E0s。BPD邏輯單元515接收第一回復位元串流D0、延遲信號D0d與同步邊緣取樣E0s，並輸出第一時序誤差信號TE0。第一時序誤差信號TE0為具有三個可能值（即，0、1及-1）中之一的三元信號。
BPD邏輯單元515為執行下述C語言碼所述之邏輯運作的邏輯電路。
在電路執行上，第一時序誤差信號TE0是由一第一邏輯信號UP以及一第二邏輯信號DN來表示。應注意的是，各邏輯信號具有二可能值（即，1及0）中之一。當第一時序誤差信號TE0為0時，第一邏輯信號UP以及第二邏輯信號DN均為0；當第一時序誤差信號TE0為1時，第一邏輯信號UP為1以及第二邏輯信號DN為0；以及當第一時序誤差信號TE0為-1時，第一邏輯信號UP為0以及第二邏輯信號DN為1。
第5D圖是第5A圖中之電荷泵520與類比迴路濾波器530之一實施例的概要示意圖。參照第5D圖，電荷泵520包括一電流源521、一第一開關522、一第二開關523以及一電流槽524。
第一開關522是由第一邏輯信號UP控制，而第二開關523是由第二邏輯信號DN控制。產生的修正電流信號CC為電流模式信號。應注意的是，如前述，第一邏輯信號UP以及第二邏輯信號DN是表示第一時序誤差信號TE0的二邏輯信號。當第一邏輯信號UP以及第二邏輯信號DN均為0，第一開關522與第二開關523為斷開，因此修正電流信號CC為0。當第一邏輯信號UP為1以及第二邏輯信號DN為0時，修正電流信號CC為正，即，電流由電荷泵520流至類比迴路濾波器530。當第一邏輯信號UP為0以及第二邏輯信號DN為1時，修正電流信號CC為負，即，電流由類比迴路濾波器530流回至電荷泵520。類比迴路濾波器530包括串聯的電阻531與電容532，並且有效地將修正電流信號CC轉換成控制電壓VC。
第5E圖是第5A圖中之VCO 540之一實施例的概要示意圖。參照第5E圖，VCO 540為4階環形振盪器，並且其包括四個壓控延遲單元541、542、543、544。壓控延遲單元541、542、543、544配置成環形架構。壓控延遲單元541、542、543、544接收控制電壓VC，並且輸出八相位時脈（第一回復時脈CK0[7:0]）。壓控延遲單元541、542、543、544中之每一者接收來自前級電路的差動輸出信號，並且輸出差動輸出信號給後級電路。
舉例而言，壓控延遲單元541接收具有正端第一回復時脈CK0[7]與負端第一回復時脈CK0[7]的差動輸入信號，並且輸出具有正端第一回復時脈CK0[0]與負端第一回復時脈CK0[4]的差動輸出信號。
於此，壓控延遲單元541、542、543、544中之每一者能以美國公開號第US2013/0106515號專利申請案所揭露之壓控延遲電路實現。
第6A圖是第3圖中之數位CDR電路321之一實施例的功能方塊圖。參照第6A圖，數位CDR電路600包括一區塊式二元相位偵測器（block binary phase detector；BBPD）610、一數位迴路濾波器630、一時脈相位選擇器640、以及一除5電路650。
BBPD 610接收第二等化信號S1，並且依照第二回復時脈CK1與已除降（divided-down）時脈CK1DD輸出第二回復位元串流D1與第二時序誤差信號TE1。數位迴路濾波器630接收第二時序誤差信號TE1，並且依照已除降時脈CK1DD輸出相位選擇信號PH。時脈相位選擇器640接收相位選擇信號PH與第一回復時脈CK0[7:0]，並且輸出第二回復時脈CK1。除5電路650接收第二回復時脈CK1，並且輸出已除降時脈CK1DD。於此，已除降時脈CK1DD的速度較在第二等化信號S1中之位元串流的符號速率低5倍。應注意的是，在此範例實施例中，區塊處理的區塊尺寸為5，但本發明不限於此。於此，相位選擇信號PH為一數位信號。
第6B圖是第6A圖中之BBPD 610之一實施例的功能方塊圖。參照第6B圖，BBPD 610包括一BPD 611、一串列並列轉換器（serial-to-parallel converter；S/P converter）620、以及一抽取邏輯（decimation logic）電路612。
BPD 611接收第二等化信號S1，並且依照第二回復時脈CK1輸出第二回復位元串流D1與串列時序誤差信號TES。串列並列轉換器620將串列時序誤差信號TES轉換成並列時序誤差信號TEP[4:0]（即，圖式中之TEP[0]、TEP[1]、TEP[2]、TEP[3]及TEP[4]）。串列時序誤差信號TES是在第二回復時脈CK1的時脈域中，而並列時序誤差信號TEP[4:0]是在已除降時脈CK1DD的時脈域中。抽取邏輯電路612接收並列時序誤差信號TEP[4:0]，並且輸出第二時序誤差信號TE1。
其中，BPD 611能以第5A圖中之BPD 510實現，此時則分別以第一等化信號S0、第一回復時脈CK0[0]與第一時序誤差信號TE0取代第二等化信號S1、第二回復時脈CK1與串列時序誤差信號TES。
在一些實施例中，串列並列轉換器620包括4個串列資料緩衝器621、622、623、624以及5個並列資料緩衝器625、626、627、628、629。於此，串列資料緩衝器621、622、623、624是以第二回復時脈CK1的上升緣觸發，而並列資料緩衝器625、626、627、628、629則是以已除降時脈CK1DD的上升緣觸發。
在一實施例中，抽取邏輯電路612能為執行以下列C語言所寫成之演算法的邏輯電路。
第6C圖為第6A圖中之數位迴路濾波器630之一實施例的功能方塊圖。在一實施例中，參照第6C圖，數位迴路濾波器630包括一數位濾波器631以及一三角積分調變器（delta-sigma modulator ；DSM）632。
數位濾波器631的電路符號通常為H(Z)，並且以已除降時脈CK1DD時控。數位濾波器631接收第二時序誤差信號TE1，並且輸出過濾後時序誤差信號FTE。三角積分調變器632是亦以已除降時脈CK1DD時控。三角積分調變器632接收過濾後時序誤差信號FTE，並且輸出相位選擇信號PH。
在一實施例中，數位濾波器631能執行下述Z轉換表現的轉換函數（H(z)）。
其中，Kp 與Ki 為兩參數。在一實施例中，Ki =0，因此H(z )=Kp 。
在一實施例中，數位濾波器631僅包括一乘法器。DSM 632是用以截斷過濾後時序誤差信號FTE，以致於產生的相位選擇信號PH相同於第6A圖中之隨後的時脈相位選擇器640。使用DSM來截斷信號，而不是直接截斷信號，如此是一種因截斷造成資訊損失之不利影響的減少方法。此減少方法為本領域所熟知，因此不再贅述。
第6D圖是第6A圖中之時脈相位選擇器640之一實施例的概要示意圖。參照第6D圖，一多工器660適用以實施第6A圖中之時脈相位選擇器640，並且用以依照相位選擇信號PH選擇具有八相位之第一回復時脈CK0[7:0]的一相位。為了適用於使用多工器660來實施時脈相位選擇器640，相位選擇信號PH必須為整數（此能以利用如第6C圖所示之DSM來產生相位選擇信號PH來滿足。）
應注意的是，八相位時脈的模8（modulo 8）本質PH=8是相等於PH=0、PH=9是相等於PH=1、以及PH=-1是相等於PH=7等。因此，相位選擇信號PH因隱含的模8本質而內隱地限制為八個值：0、1、2、3、4、5、6及7。
多工器660透過依照相位選擇信號PH的值選擇第一回復時脈CK0[7:0]的八相位中之一來輸出第二回復時脈CK1。
舉例而言，若相位選擇信號PH為2，多工器660選擇第一回復時脈CK0[2]作為第二回復時脈CK1。若相位選擇信號PH為5，多工器660選擇第一回復時脈CK0[5]作為第二回復時脈CK1。
在另一實施例中，參照第6E圖，一時脈選擇電路670用以實現第6A圖中之時脈相位選擇器640。為了適用於使用時脈選擇電路670，相位選擇信號PH包括整數部分（圖式中標示為int(PH)，並且內隱地限制為八個值：0、1、2、3、4、5、6及7）及小數部分（圖式中標示為frac(PH)）。時脈選擇電路670包括一第一多工器671、一第二多工器672、以及一相位內插器673。
第一多工器671依照整數部分int(PH)的值輸出出自第一回復時脈CK0[7:0]的一第一受選相位CKA。第二多工器672依照整數部分int(PH)+1的值輸出出自第一回復時脈CK0[7:0]的一第二受選相位CKB。應注意的是，若整數部分int(PH)+1等於8，因時脈相位的模8本質，其即相同於0。相位內插器673透過執行在第一受選相位CKA與第二受選相位CKB之間的相位內插來輸出第二回復時脈CK1。
舉例來說，但不以此為限，小數部分frac(PH)藉由數位迴路濾波器630內的DSM截短成4個可能值（即，0、1/4、1/2及3/4）中之一。
相位內插器673透過結合(1-小數部分frac(PH))×100%的第一受選相位CKA以及小數部分frac(PH)×100%的第二受選相位CKB來執行相位內插。舉例來說，若相位選擇信號PH為，由於整數部分int(PH)為3，第一回復時脈CK0[3]與第一回復時脈CK0[4]分別受選為第一受選相位CKA與第二受選相位CKB。並且，由於小數部分frac(PH)為，第二回復時脈CK1是透過結合75%的第一回復時脈CK0[3]與25%的第一回復時脈CK0[4]來獲得。若相位選擇信號PH為，由於整數部分int(PH)為5，第一回復時脈CK0[5]與第一回復時脈CK0[6]分別受選為第一受選相位CKA與第二受選相位CKB。並且，由於小數部分frac(PH)為，第二回復時脈CK1是透過結合25%的第一回復時脈CK0[5]與75%的第一回復時脈CK0[6]來獲得。若相位選擇信號PH為，由於整數部分int(PH)為7，第一回復時脈CK0[7]與第一回復時脈CK0[0]分別受選為第一受選相位CKA與第二受選相位CKB。並且，由於小數部分frac(PH)為，第二回復時脈CK1是透過結合50%的第一回復時脈CK0[7]與50%的第一回復時脈CK0[0]來獲得。若相位選擇信號PH為2，由於整數部分int(PH)為2，第一回復時脈CK0[2]與第一回復時脈CK0[3]分別受選為第一受選相位CKA與第二受選相位CKB。並且，由於小數部分frac(PH)為0，第二回復時脈CK1是透過結合100%的第一回復時脈CK0[2]與0%的第一回復時脈CK0[3]來獲得。透過以特定百分比（或比率）結合多相位時脈中的二相鄰相位而執行的相位內插為本領域所熟知，因此不再贅述。
第6A圖中之除5電路650能以同步計數器實現。於此，同步計數器為本領域所熟知，故不再贅述。
在一實施例中，CDR 600的電路架構能透過簡單對應改變介面信號來用以實現第3圖的數位CDR 322、323，例如：以第三等化信號S2與第四等化信號S3取代第二等化信號S1、以第三回復位元串流D2與第四回復位元串流D3取代第二回復位元串流D1、以及以第三回復時脈CK2與第四回復時脈CK3取代第二回復時脈CK1。
雖然在圖式中顯示第一回復時脈CK0是直接傳輸給數位CDR電路321、322、323，但其僅使用參考第一回復時脈CK0的時序來增進數位CDR電路321、322、323的效能之一範例。在不脫離本發明的範圍下，只要數位CDR電路321、322、323利用參考第一回復時脈CK0的時序，亦能有其他實施例。舉例而言，在一替代實施例中，為了取代直接傳輸給數位CDR電路321、322、323，一鎖相迴路（phase lock loop；PLL）（圖中未顯示）設置在類比CDR電路320與各數位CDR電路321、322、323之間，並用以產生相位與第一回復時脈CK0鎖定之衍生時脈，然後將衍生時脈輸出給數位CDR電路321、322、323。此替代實施例提供允許使用PLL來產生多相位時脈（其為數位CDR電路321、322、323所需之信號）的適應性，藉以取代類比CDR電路320直接產生多相位時脈的需求。其中，PLL為本領域所熟知，故不再贅述。
雖然圖式中是顯示4路接收器300，但此非本發明之限制，本發明能應用在任意M路接收器，且M為大於1之整數。在M路接收器的M路中，1路利用類比CDR架構來產生第一回復時脈，其餘則利用參考第一回復時脈之時序的數位CDR架構。
第7圖為根據本發明一實施例之多路接收器的信號接收方法的流程圖。參照第7圖，信號接收方法包括接收一第一接收信號與一第二接收信號（步驟710）、分別等化第一接收信號與第二接收信號為一第一等化信號與一第二等化信號（步驟720）、利用一類比架構對第一等化信號執行時脈資料回復處理以輸出一第一回復位元串流與一第一回復時脈（步驟730）、以及利用一數位架構對第二等化信號執行時脈資料回復處理以輸出一第二回復位元串流與一第二回復時脈（步驟740）。於此，類比架構包括一壓控振盪器。而數位架構包括時脈相位選擇，並且此時脈相位選擇是出自於參考第一回復時脈之時序。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100‧‧‧接收器
110‧‧‧等化器
120‧‧‧時脈資料回復（CDR）電路
121‧‧‧二元相位偵測器
122‧‧‧CDR濾波器
123‧‧‧時脈產生電路
201‧‧‧時間點
202‧‧‧時間點
203‧‧‧時間點
204‧‧‧時間點
205‧‧‧時間點
206‧‧‧時間點
207‧‧‧時間點
208‧‧‧時間點
211‧‧‧時間點
212‧‧‧時間點
213‧‧‧時間點
214‧‧‧時間點
300‧‧‧4路接收器
310‧‧‧第一等化器
311‧‧‧第二等化器
312‧‧‧第三等化器
313‧‧‧第四等化器
320‧‧‧類比CDR電路
321‧‧‧第一數位CDR電路
322‧‧‧第二數位CDR電路
323‧‧‧第三數位CDR電路
400‧‧‧等化器
401‧‧‧電晶體
402‧‧‧電晶體
411‧‧‧電阻
412‧‧‧電阻
421‧‧‧電流源
422‧‧‧電流源
431‧‧‧電阻
432‧‧‧電容
500‧‧‧類比CDR電路
510‧‧‧二元相位偵測器（BPD）
511‧‧‧第一資料正反器（DFF）
512‧‧‧第二DFF
513‧‧‧第三DFF
514‧‧‧第四DFF
515‧‧‧BPD邏輯單元
520‧‧‧電荷泵
521‧‧‧電流源
522‧‧‧第一開關
523‧‧‧第二開關
524‧‧‧電流槽
530‧‧‧類比迴路濾波器
531‧‧‧電阻
532‧‧‧電容
540‧‧‧壓控振盪器
541‧‧‧壓控延遲單元
542‧‧‧壓控延遲單元
543‧‧‧壓控延遲單元
544‧‧‧壓控延遲單元
551‧‧‧上升緣
552‧‧‧上升緣
553‧‧‧上升緣
554‧‧‧上升緣
600‧‧‧數位CDR電路
610‧‧‧區塊式二元相位偵測器
611‧‧‧BPD
612‧‧‧抽取邏輯電路
620‧‧‧串列並列轉換器
621‧‧‧串列資料緩衝器
622‧‧‧串列資料緩衝器
623‧‧‧串列資料緩衝器
624‧‧‧串列資料緩衝器
625‧‧‧並列資料緩衝器
626‧‧‧並列資料緩衝器
627‧‧‧並列資料緩衝器
628‧‧‧並列資料緩衝器
629‧‧‧並列資料緩衝器
630‧‧‧數位迴路濾波器
631‧‧‧數位濾波器
632‧‧‧三角積分調變器
640‧‧‧時脈相位選擇器
650‧‧‧除5電路
660‧‧‧多工器
670‧‧‧時脈選擇電路
671‧‧‧第一多工器
672‧‧‧第二多工器
673‧‧‧相位內插器
R0‧‧‧第一接收信號
R1‧‧‧第二接收信號
R2‧‧‧第三接收信號
R3‧‧‧第四接收信號
S0‧‧‧第一等化信號
S1‧‧‧第二等化信號
S2‧‧‧第三等化信號
S3‧‧‧第四等化信號
D0‧‧‧第一回復位元串流
D1‧‧‧第二回復位元串流
D2‧‧‧第三回復位元串流
D3‧‧‧第四回復位元串流
CK0‧‧‧第一回復時脈
CK1‧‧‧第二回復時脈
CK2‧‧‧第三回復時脈
CK3‧‧‧第四回復時脈
R0+‧‧‧正端接收信號
R0－‧‧‧負端接收信號
S0+‧‧‧正端等化信號
S0－‧‧‧負端等化信號
VDD‧‧‧供電節點
TE0‧‧‧第一時序誤差信號
TE1‧‧‧第二時序誤差信號
CC‧‧‧修正電流信號
VC‧‧‧控制電壓
CK0[7:0]‧‧‧第一回復時脈
CK0[0]‧‧‧第一回復時脈
CK0[1]‧‧‧第一回復時脈
CK0[2]‧‧‧第一回復時脈
CK0[3]‧‧‧第一回復時脈
CK0[4]‧‧‧第一回復時脈
CK0[5]‧‧‧第一回復時脈
CK0[6]‧‧‧第一回復時脈
CK0[7]‧‧‧第一回復時脈
Ts‧‧‧時脈周期
D0d‧‧‧延遲信號
E0‧‧‧邊緣取樣
E0s‧‧‧同步邊緣取樣
UP‧‧‧第一邏輯信號
DN‧‧‧第二邏輯信號
PH‧‧‧相位選擇信號
CK1DD‧‧‧已除降時脈
TES‧‧‧串列時序誤差信號
TEP[0]~TEP[4]‧‧‧並列時序誤差信號
FTE‧‧‧過濾後時序誤差信號
710‧‧‧接收一第一接收信號與一第二接收信號
720‧‧‧分別等化第一接收信號與第二接收信號為一第一等化信號與一第二等化信號
730‧‧‧利用具有壓控振盪器的一類比架構對第一等化信號執行時脈資料回復處理以輸出一第一回復位元串流與一第一回復時脈，其中類比架構包括一壓控振盪器
740‧‧‧利用一數位架構對第二等化信號執行時脈資料回復處理以輸出一第二回復位元串流與一第二回復時脈，其中數位架構包括時脈相位選擇，且此時脈相位選擇是出自於參考第一回復時脈之時序
[第1圖]為習知單路串列資料連結的接收器的概要示意圖。 [第2圖]為第1圖中之接收器的時序圖。 [第3圖]為根據本發明一實施例之4路接收器的概要示意圖。 [第4圖]為第3圖中之等化器的一實施例的示意圖。 [第5A圖]為第3圖中之類比CDR電路的一實施例之示意圖。 [第5B圖]是第5A圖中之第一回復時脈的時序圖。 [第5C圖]是第5A圖中之BPD之一實施例的功能方塊圖。 [第5D圖]是第5A圖中之電荷泵與類比迴路濾波器之一實施例的概要示意圖。 [第5E圖]是第5A圖中之VCO之一實施例的概要示意圖。 [第6A圖]是第3圖中之數位CDR電路之一實施例的功能方塊圖。 [第6B圖]是第6A圖中之BBPD之一實施例的功能方塊圖。 [第6C圖]為第6A圖中之數位迴路濾波器之一實施例的功能方塊圖。 [第6D圖]是第6A圖中之時脈相位選擇器之一實施例的概要示意圖。 [第6E圖]是第6A圖中之時脈相位選擇器之另一實施例的概要示意圖。 [第7圖]為根據本發明一實施例之多路接收器的信號接收方法的流程圖。
300‧‧‧4路接收器
310‧‧‧第一等化器
311‧‧‧第二等化器
312‧‧‧第三等化器
313‧‧‧第四等化器
320‧‧‧類比CDR電路
321‧‧‧第一數位CDR電路
322‧‧‧第二數位CDR電路
323‧‧‧第三數位CDR電路
R0‧‧‧第一接收信號
R1‧‧‧第二接收信號
R2‧‧‧第三接收信號
R3‧‧‧第四接收信號
S0‧‧‧第一等化信號
S1‧‧‧第二等化信號
S2‧‧‧第三等化信號
S3‧‧‧第四等化信號
D0‧‧‧第一回復位元串流
D1‧‧‧第二回復位元串流
D2‧‧‧第三回復位元串流
D3‧‧‧第四回復位元串流
CK0‧‧‧第一回復時脈
CK1‧‧‧第二回復時脈
CK2‧‧‧第三回復時脈
CK3‧‧‧第四回復時脈

Claims (18)

  1. 一種多路接收器，包括： 一第一等化器，用以接收一第一接收信號並輸出一第一等化信號； 一第二等化器，用以接收一第二接收信號並輸出一第二等化信號； 一類比時脈資料回復電路，用以接收該第一等化信號並依照一類比控制電壓輸出一第一回復位元串流與一第一回復時脈；以及 一數位時脈資料回復電路，用以接收該第二等化信號與該第一回復時脈並依照一數位相位選擇信號基於該第一回復時脈之相位選擇輸出一第二回復位元串流與一第二回復時脈。
  2. 如請求項1所述之多路接收器，其中該第一回復時脈是由一壓控振盪器產生，且該壓控振盪器是由以封閉迴路建立的該類比控制電壓所控制，以致使該第一回復時脈的時序對準於該第一等化信號的時序。
  3. 如請求項1所述之多路接收器，其中該第二回復時脈是依照該數位相位選擇信號經由該第一回復時脈的相位選擇而產生，且該數位相位選擇信號是以封閉迴路建立，以致使該第二回復時脈的時序對準於該第二等化信號的時序。
  4. 如請求項1至3中之任一項所述之多路接收器，其中該類比時脈資料回復電路包括： 一二元相位偵測器，用以接收該第一等化信號以及該第一回復時脈並輸出該第一回復位元串流以及一時序誤差信號； 一電荷泵，用以接收該時序誤差信號並且輸出一修正電流信號； 一類比迴路濾波器，用以接收該修正電流信號並且輸出該類比控制電壓；以及 一壓控振盪器，用以於該類比控制電壓的控制下產生該第一回復時脈。
  5. 如請求項4所述之多路接收器，其中該壓控振盪器為一環形振盪器。
  6. 如請求項1至3中之任一項所述之多路接收器，其中該數位時脈資料回復電路包括： 一二元相位偵測器，用以接收該第二等化信號並且依照該第二回復時脈與一已除降時脈輸出該第二回復位元串流與一時序誤差信號； 一數位迴路濾波器，用以接收該時序誤差信號並且依照該已除降時脈輸出該數位相位選擇信號； 一時脈相位選擇器，用以在該數位相位選擇信號的控制下基於該第一回復時脈的相位選擇輸出該第二回復時脈；以及 一除法電路，用以除降該第二回復時脈來產生該已除降時脈。
  7. 如請求項6所述之多路接收器，其中該時脈相位選擇器包括一多工器。
  8. 如請求項7所述之多路接收器，其中該時脈相位選擇器更包括一相位內插器，用以接收該多工器的輸出。
  9. 如請求項6所述之多路接收器，其中該數位迴路濾波器包括一數位濾波器以及一三角積分調變器，該三角積分調變器用以接收該數位濾波器的輸出。
  10. 如請求項1至3中之任一項所述之多路接收器，其中該數位時脈資料回復電路包括：一邏輯電路，根據由除降該第二回復時脈而得的一已除降時脈運作。
  11. 一種多路接收器的信號接收方法，包括： 接收一第一接收信號與一第二接收信號； 等化該第一接收信號為一第一等化信號； 等化該第二接收信號為一第二等化信號； 利用一類比架構對該第一等化信號進行時脈資料回復處理以輸出一第一回復位元串流與一第一回復時脈；以及 利用一數位架構對該第二等化信號進行時脈資料回復處理以輸出一第二回復位元串流與一第二回復時脈。
  12. 如請求項11所述之多路接收器的信號接收方法，其中該類比架構包括使用一壓控振盪器。
  13. 如請求項12所述之多路接收器的信號接收方法，其中該壓控振盪器由以封閉迴路建立之一類比控制電壓所控制以使該第一回復時脈的時序對準於該第一等化信號的時序。
  14. 如請求項11至13中之任一項所述之多路接收器的信號接收方法，其中該數位架構包括在該第一回復時脈的複數個相位之間進行選擇之一時脈相位選擇。
  15. 如請求項14所述之多路接收器的信號接收方法，其中該時脈相位選擇是由以封閉迴路建立之一數位相位選擇信號所控制，以使該第二回復時脈的時序對準於該第二等化信號的時序。
  16. 如請求項15所述之多路接收器的信號接收方法，其中該數位相位選擇信號是由在一已除降時脈下運作之一邏輯電路所產生，且該已除降時脈是藉由除降該第二回復時脈而得。
  17. 如請求項16所述之多路接收器的信號接收方法，其中該邏輯電路包括一三角積分調變器。
  18. 如請求項15所述之多路接收器的信號接收方法，其中該數位相位選擇包括該第一回復時脈的一相位內插。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622283B (zh) * 2015-12-29 2018-04-21 龍迅半導體（合肥）股份有限公司 一種資料時鐘恢復電路及其相位內插器
US10135606B2 (en) 2016-10-27 2018-11-20 Macom Connectivity Solutions, Llc Mitigating interaction between adaptive equalization and timing recovery
TWI695586B (zh) * 2019-07-04 2020-06-01 大陸商智原微電子（蘇州）有限公司 時鐘資料恢復裝置及其操作方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9225600B2 (en) * 2013-01-20 2015-12-29 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Automatic configuration of host networking device networking interface without user interaction
CN106330140B (zh) * 2015-07-02 2019-08-09 创意电子股份有限公司 相位内插器及时脉与数据恢复电路
CN105450322B (zh) * 2015-11-11 2020-04-03 成都飞机工业（集团）有限责任公司 一种多位流多余度遥测数据流实时融合方法
US9602314B1 (en) * 2016-02-10 2017-03-21 Nxp Usa, Inc. Communications receiver equalizer
US10529795B2 (en) 2016-07-27 2020-01-07 Credo Technology Group Ltd. Enhanced inductors suitable for integrated multi-channel receivers
US10483910B2 (en) 2017-02-02 2019-11-19 Credo Technology Group Limited Multiport inductors for enhanced signal distribution
WO2018161273A1 (en) 2017-03-08 2018-09-13 Credo Technology Group Ltd. Ethernet link extension method and device
US10818608B2 (en) 2017-04-10 2020-10-27 Credo Technology Group Limited Cage-shielded interposer inductances
US10069660B1 (en) * 2017-04-13 2018-09-04 Credo Technology Group Limited Low power SerDes architecture and protocol
US10594892B2 (en) 2017-05-18 2020-03-17 Analog Devices Global High speed serial link for video interfaces
US10212260B2 (en) 2017-07-19 2019-02-19 Credo Technology Group Limited SerDes architecture with a hidden backchannel protocol
US10313105B2 (en) 2017-09-12 2019-06-04 Credo Technology Group Limited Fractional-N PLL based clock recovery for SerDes
CN110719088B (zh) * 2018-07-13 2023-04-07 瑞昱半导体股份有限公司 时钟产生电路与混合式电路
CN110830399B (zh) * 2018-08-10 2022-04-15 扬智科技股份有限公司 信号接收装置与其均衡器调校方法
US11032111B2 (en) 2018-08-28 2021-06-08 Credo Technology Group Limited Serdes pre-equalizer having adaptable preset coefficient registers
US10623174B1 (en) * 2018-12-12 2020-04-14 Xilinx, Inc. Low latency data transfer technique for mesochronous divided clocks
US10778236B2 (en) 2019-01-04 2020-09-15 Credo Technology Group Limited PLL with wide frequency coverage
KR102674031B1 (ko) 2019-05-13 2024-06-12 삼성전자주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 그 동작 방법
US11005567B2 (en) 2019-07-01 2021-05-11 Credo Technology Group Limited Efficient multi-mode DFE
US11171815B2 (en) * 2020-01-21 2021-11-09 Credo Technology Group Limited Digital equalizer with overlappable filter taps
US11038602B1 (en) 2020-02-05 2021-06-15 Credo Technology Group Limited On-chip jitter evaluation for SerDes
US10880130B1 (en) 2020-03-30 2020-12-29 Credo Technology Group Limited SerDes equalization for short, reflective channels
US10992501B1 (en) 2020-03-31 2021-04-27 Credo Technology Group Limited Eye monitor for parallelized digital equalizers
US10892763B1 (en) * 2020-05-14 2021-01-12 Credo Technology Group Limited Second-order clock recovery using three feedback paths
US11349704B2 (en) 2020-06-17 2022-05-31 Credo Technology Group Limited Physical layer interface with redundant data paths
US11646959B2 (en) 2020-07-20 2023-05-09 Credo Technology Group Limited Active ethernet cable with broadcasting and multiplexing for data path redundancy
US11381428B2 (en) * 2020-11-25 2022-07-05 Tetra Semiconductors AG Device and method for determining optimal equalizer settings for an equalizer for equalizing a pulse amplitude modulation signal
CN115037287B (zh) 2021-03-05 2023-07-28 默升科技集团有限公司 扩频时钟转换器
WO2022193328A1 (zh) * 2021-03-19 2022-09-22 华为技术有限公司 串行/解串行电路、串行数据接收方法和芯片
US11424968B1 (en) 2021-06-10 2022-08-23 Credo Technology Group Limited Retimer training during link speed negotiation and link training
US11689351B2 (en) 2021-09-22 2023-06-27 Apple Inc. Hybrid serial receiver circuit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307906B1 (en) * 1997-10-07 2001-10-23 Applied Micro Circuits Corporation Clock and data recovery scheme for multi-channel data communications receivers
US6526112B1 (en) * 1999-06-29 2003-02-25 Agilent Technologies, Inc. System for clock and data recovery for multi-channel parallel data streams
US7227918B2 (en) * 2000-03-14 2007-06-05 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US7099424B1 (en) * 2001-08-28 2006-08-29 Rambus Inc. Clock data recovery with selectable phase control
US20080117984A1 (en) * 2006-11-16 2008-05-22 Analogix Semiconductor, Inc. Pre-Clock/Data Recovery Multiplexing of Input Signals in a HDMI Video Receiver
US20080310315A1 (en) * 2007-06-18 2008-12-18 Lecroy Corporation Equalized trigger
US7733592B2 (en) * 2007-10-11 2010-06-08 International Business Machines Corporation Methods for multi-channel data detection phase locked loop frequency error combination
US8300754B2 (en) * 2008-07-29 2012-10-30 Fujitsu Limited Clock and data recovery with a data aligner
US8804888B2 (en) * 2010-07-12 2014-08-12 Ensphere Solutions, Inc. Wide band clock data recovery
JPWO2012035651A1 (ja) * 2010-09-17 2014-01-20 富士通株式会社 回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法
US8471634B2 (en) 2011-10-26 2013-06-25 Realtek Semiconductor Corp. Method and apparatus of common mode compensation for voltage controlled delay circuits
US9077349B2 (en) * 2012-02-21 2015-07-07 Qualcomm Incorporated Automatic detection and compensation of frequency offset in point-to-point communication
US8878614B2 (en) 2012-02-28 2014-11-04 Megachips Corporation Phase-locked loop
WO2013137863A1 (en) * 2012-03-13 2013-09-19 Rambus Inc. Clock and data recovery having shared clock generator
US9189012B2 (en) * 2012-03-29 2015-11-17 Terasquare Co. Ltd. Clock recovery, receiver, and communication system for multiple channels

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622283B (zh) * 2015-12-29 2018-04-21 龍迅半導體（合肥）股份有限公司 一種資料時鐘恢復電路及其相位內插器
US10135606B2 (en) 2016-10-27 2018-11-20 Macom Connectivity Solutions, Llc Mitigating interaction between adaptive equalization and timing recovery
TWI645676B (zh) * 2016-10-27 2018-12-21 美商應微股份有限公司 減緩調適等化與時序恢復之間的互動
TWI695586B (zh) * 2019-07-04 2020-06-01 大陸商智原微電子（蘇州）有限公司 時鐘資料恢復裝置及其操作方法
US10855437B1 (en) 2019-07-04 2020-12-01 Faraday Technology Corporation Clock data recovery apparatus and operation method thereof

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