以下、本発明の各実施形態について、添付の図面を参照しながら説明する。なお、各実施形態に係る明細書及び図面の記載に関して、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重畳した説明を省略する。
<第1実施形態>
第1実施形態に係るLVDSドライバ100について、図1〜図5を参照して説明する。図1は、本実施形態に係るLVDSドライバ100の一例を示す図である。図1のLVDSドライバ100は、出力回路1と、第1制御回路2と、第2制御回路3と、を備える。
出力回路1は、差動入力されたデジタル信号を、それぞれ小振幅のデジタル信号に変換して差動出力する回路である。出力回路1は、入力端子Tinp,Tinmと、出力端子Toutp,Toutmと、トランジスタM1〜M6と、を備える。
入力端子Tinp(第1入力端子)は、入力信号Vinp(第1入力信号)が入力される端子である。入力信号Vinpはデジタル信号であり、H(High)又はL(Low)の値を有する。
入力端子Tinm(第2入力端子)は、入力信号Vinm(第2入力信号)が入力される端子である。入力信号Vinmはデジタル信号であり、H又はLの値を有する。
入力信号Vinp,Vinmは、入力端子Tinp,Tinmに差動入力された差動信号である。値がHのときの入力信号Vinp,Vinmの電圧は電源電圧であり、値がLのときの入力信号Vinp,Vinmの電圧は接地電圧である。
出力端子Toutp(第1出力端子)は、出力信号Voutp(第1出力信号)が出力される端子である。出力信号Voutpはデジタル信号であり、H又はLの値を有する。
出力端子Toutm(第2出力端子)は、出力信号Voutm(第2出力信号)が出力される端子である。出力信号Voutmはデジタル信号であり、H又はLの値を有する。
出力信号Voutp,Voutmは、出力端子Toutp,Toutmから差動出力される差動信号である。出力信号Voutpを、コモンモード電圧Vcomを中心に反転させた信号が出力信号Voutmに相当する。以下では、値がH(第1値)のときの出力信号Voutp,Voutmの電圧を、高レベル電圧VHと称する。また、値がL(第2値)のときの出力信号Voutp,Voutmの電圧を低レベル電圧VLと称する。
図2は、入力信号Vinp,Vinm及び出力信号Voutp,Voutmの一例を示す図である。図2に示すように、入力信号VinpがHのとき、入力信号VinmはLになり、入力信号VinpがLのとき、入力信号VinmはHになる。同様に、出力信号VoutpがHのとき、出力信号VoutmはLになり、出力信号VoutpがLのとき、出力信号VoutmはHになる。
また、出力信号Voutpは入力信号Vinpと同相であり、出力信号Voutmは入力信号Vinmと同相である。すなわち、入力信号VinpがHのとき、出力信号VoutpはHになり、入力信号VinpがLのとき、出力信号VoutpはLになる。同様に、入力信号VinmがHのとき、出力信号VoutmはHになり、入力信号VinmがLのとき、出力信号VoutmはLになる。
本実施形態において、高レベル電圧VHは、電源電圧より低く、低レベル電圧VLは、接地電圧より高く設定される。したがって、図2に示すように、出力信号Voutp,Voutmの振幅は、入力信号Vinp,Vinmの振幅より小さくなる。出力信号Voutp,Voutmの振幅は、例えば、0.35Vであるが、これに限られない。
図1に示すように、出力端子Toutpと出力端子Toutmとの間には、終端抵抗Rtが接続される。終端抵抗Rtは、LVDSドライバ100の外部に設けられた抵抗である。終端抵抗Rtに流れる電流を電流Iと称する。入力信号Vinp,VinmがH又はLの場合、電流Iの電流値Iは、I=(VH−VL)/Rtとなる。電流Iの向きについては後述する。
トランジスタM1(第1トランジスタ)は、NチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(以下、「NMOS」という)であり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、電源(高電圧電源)に接続される。ソース端子は、ノードN1(第1ノード)に接続される。ゲート端子は、第1制御回路2の出力端子に接続される。トランジスタM1は、ソースフォロワとして機能する。
トランジスタM2(第2トランジスタ)は、PチャネルMOSFET(以下、「PMOS」という)であり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、グラウンド(低電圧電源)に接続される。ソース端子は、ノードN2(第2ノード)に接続される。ゲート端子は、第2制御回路3の出力端子に接続される。トランジスタM2は、ソースフォロワとして機能する。
トランジスタM3(第3トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、ノードN1に接続される。ソース端子は、出力端子Toutpに接続される。ゲート端子は、入力端子Tinpに接続される。
トランジスタM4(第4トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、ノードN1に接続される。ソース端子は、出力端子Toutmに接続される。ゲート端子は、入力端子Tinmに接続される。トランジスタM4のデバイスサイズは、トランジスタM3のデバイスサイズと等しい。
トランジスタM5(第5トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、出力端子Toutpに接続される。ソース端子は、ノードN2に接続される。ゲート端子は、入力端子Tinmに接続される。
トランジスタM6(第6トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、出力端子Toutmに接続される。ソース端子は、ノードN2に接続される。ゲート端子は、入力端子Tinpに接続される。トランジスタM6のデバイスサイズは、トランジスタM5のデバイスサイズと等しい。
トランジスタM3〜M6は、スイッチ回路を構成し、それぞれスイッチとして機能する。具体的には、入力信号VinpがH(入力信号VinmがL)の場合、トランジスタM3,M6はONになり、トランジスタM4,M5はOFFになる。このとき、図1に示すように、出力端子Toutpから出力端子Toutmへ電流Iが流れる。一方、入力信号VinpがL(入力信号VinmがH)の場合、トランジスタM3,M6はOFFになり、トランジスタM4,M5はONになる。このとき、出力端子Toutmから出力端子Toutpへ電流Iが流れる。
第1制御回路2は、高レベル電圧VHが基準電圧Vref1(第1基準電圧)と等しくなるように、すなわち、VH=Vref1となるように、トランジスタM1のゲート電圧を制御する回路である。第1制御回路2は、出力回路1のレプリカに相当する。第1制御回路2は、トランジスタM7〜M9と、抵抗R1(第1抵抗)と、オペアンプA1と、電流源I1と、を備える。
トランジスタM7(第7トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、電源に接続される。ソース端子は、トランジスタM8のドレイン端子に接続される。ゲート端子は、トランジスタM1のゲート端子に接続される。トランジスタM7のゲート端子は、第1制御回路2の出力端子に相当する。トランジスタM7は、トランジスタM1のレプリカとして機能する。トランジスタM7のデバイスサイズは、トランジスタM1のデバイスサイズの1/n倍である。
トランジスタM8(第8トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、トランジスタM7のソース端子に接続される。ソース端子は、ノードN3(第3ノード)に接続される。ゲート端子は、電源に接続される。トランジスタM8は、トランジスタM3,M4のレプリカとして機能する。トランジスタM8のデバイスサイズは、トランジスタM3,M4のデバイスサイズの1/n倍である。
トランジスタM9(第9トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、抵抗R1の一端に接続される。ソース端子は、電流源I1の高電圧側に接続される。ゲート端子は、電源に接続される。トランジスタM9は、トランジスタM5,M6のレプリカとして機能する。トランジスタM9のデバイスサイズは、トランジスタM5,M6のデバイスサイズの1/n倍である。
抵抗R1は、一端がトランジスタM9のドレイン端子に接続され、他端がノードN3に接続される。抵抗R1は、終端抵抗Rtのレプリカとして機能する。抵抗R1の抵抗値R1は、終端抵抗Rtの抵抗値Rtのn倍である(R1=n×Rt)。
オペアンプA1(第1オペアンプ)は、非反転入力端子(第1入力端子)と、反転入力端子(第2入力端子)と、出力端子と、を有する。非反転入力端子は、基準電圧Vref1を印加される。反転入力端子は、ノードN3に接続される。出力端子は、トランジスタM1のゲート端子に接続される。オペアンプA1の出力端子は、第1制御回路2の出力端子に相当する。
電流源I1(第1電流源)は、定電流源であり、高電圧側がトランジスタM9のソース端子に接続され、低電圧側がグラウンドに接続される。電流源I1は、カレントミラー回路などにより構成され、トランジスタM7〜M9,抵抗R1及びノードN3に、電流I1(第1電流)を供給する。電流源I1は、トランジスタM2のレプリカとして機能する。電流I1の電流値I1は、入力信号Vinp,VinmがH又はLであるときに終端抵抗Rtに流れる電流Iの電流値I(=(VH−VL)/Rt)の1/n倍である(I1=I/n)。
第2制御回路3は、低レベル電圧VLが基準電圧Vref2(第2基準電圧)と等しくなるように、すなわち、VL=Vref2となるように、トランジスタM2のゲート電圧を制御する回路である。第2制御回路3は、出力回路1のレプリカに相当する。第2制御回路3は、トランジスタM10〜M12と、抵抗R2(第2抵抗)と、オペアンプA2と、電流源I2と、を備える。
トランジスタM10(第10トランジスタ)は、PMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、グラウンドに接続される。ソース端子は、トランジスタM11のソース端子に接続される。ゲート端子は、トランジスタM2のゲート端子に接続される。トランジスタM10のゲート端子は、第2制御回路3の出力端子に相当する。トランジスタM10は、トランジスタM2のレプリカとして機能する。トランジスタM10のデバイスサイズは、トランジスタM2のデバイスサイズの1/n倍である。
トランジスタM11(第11トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、ノードN4(第4ノード)に接続される。ソース端子は、トランジスタM10のソース端子に接続される。ゲート端子は、電源に接続される。トランジスタM11は、トランジスタM5,M6のレプリカとして機能する。トランジスタM11のデバイスサイズは、トランジスタM5,M6のデバイスサイズの1/n倍である。
トランジスタM12(第12トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、電流源I2の低電圧側に接続される。ソース端子は、抵抗R2の一端に接続される。ゲート端子は、電源に接続される。トランジスタM12は、トランジスタM3,M4のレプリカとして機能する。トランジスタM12のデバイスサイズは、トランジスタM3,M4のデバイスサイズの1/n倍である。
抵抗R2は、一端がトランジスタM12のソース端子に接続され、他端がノードN4に接続される。抵抗R2は、終端抵抗Rtのレプリカとして機能する。抵抗R2の抵抗値R2は、終端抵抗Rtの抵抗値Rtのn倍である(R2=n×Rt)。したがって、抵抗R1の抵抗値R1と抵抗R2の抵抗値R2とは等しい(R1=R2)。
オペアンプA2(第2オペアンプ)は、非反転入力端子(第1入力端子)と、反転入力端子(第2入力端子)と、出力端子と、を有する。非反転入力端子は、基準電圧Vref2を印加される。反転入力端子は、ノードN4に接続される。出力端子は、トランジスタM2のゲート端子に接続される。オペアンプA2の出力端子は、第2制御回路3の出力端子に相当する。
電流源I2(第2電流源)は、定電流源であり、高電圧側が電源に接続され、低電圧側がトランジスタM12のドレイン端子に接続される。電流源I2は、カレントミラー回路などにより構成され、トランジスタM10〜M12,抵抗R2及びノードN4に、電流I2(第2電流)を供給する。電流源I2は、トランジスタM1のレプリカとして機能する。電流I2の電流値I2は、入力信号VinpがH又はLであるときに終端抵抗Rtに流れる電流Iの電流値I(=(VH−VL)/Rt)の1/n倍である(I2=I/n)。したがって、電流I1の電流値I1と電流I2の電流値I2は等しい(I1=I2)。
ここで、第1制御回路2及び第2制御回路3の動作について説明する。
まず、第1制御回路2の動作について説明する。第1制御回路2のオペアンプA1は、非反転入力端子の電圧(基準電圧Vref1)と、反転入力端子の電圧と、が等しくなるように、トランジスタM7のゲート電圧を制御する。反転入力端子はノードN3に接続されているため、オペアンプA1により、ノードN3の電圧が基準電圧Vref1と等しくなるように制御される。第1制御回路2は、出力回路1のレプリカであるため、オペアンプA1により、出力回路1におけるノードN3に対応する部分の電圧も基準電圧Vref1と等しくなるように制御される。
具体的には、入力信号VinpがH(入力信号VinmがL)の場合、第1制御回路2は、トランジスタM1,M2,M3,M6及び終端抵抗Rtからなる回路のレプリカを構成する。このとき、出力回路1におけるノードN3に対応する部分は、出力端子Toutpである。したがって、第1制御回路2により、入力信号VinpがH(入力信号VinmがL)のときの出力信号Voutpの電圧、すなわち、高レベル電圧VHが基準電圧Vref1と等しくなるように制御される。
一方、入力信号VinpがL(入力信号VinmがH)の場合、第1制御回路2は、トランジスタM1,M2,M4,M5及び終端抵抗Rtからなる回路のレプリカを構成する。このとき、出力回路1におけるノードN3に対応する部分は、出力端子Toutmである。したがって、第1制御回路2により、入力信号VinpがL(入力信号VinmがH)のときの出力信号Voutmの電圧、すなわち、高レベル電圧VHが基準電圧Vref1と等しくなるように制御される。
このように、第1制御回路2は、トランジスタM1のゲート電圧を制御することにより、高レベル電圧VHが基準電圧Vref1と等しくなるように制御する。したがって、基準電圧Vref1を設定することにより、出力信号Vout1,Vout2の高レベル電圧VHを所望の値に設定することができる。
次に、第2制御回路3の動作について説明する。第2制御回路3のオペアンプA2は、非反転入力端子の電圧(基準電圧Vref2)と、反転入力端子の電圧と、が等しくなるように、トランジスタM10のゲート電圧を制御する。反転入力端子はノードN4に接続されているため、オペアンプA2により、ノードN4の電圧が基準電圧Vref2と等しくなるように制御される。第2制御回路3は、出力回路1のレプリカであるため、オペアンプA2により、出力回路1におけるノードN4に対応する部分の電圧も基準電圧Vref2と等しくなるように制御される。
具体的には、入力信号VinpがH(入力信号VinmがL)の場合、第1制御回路2は、トランジスタM1,M2,M3,M6及び終端抵抗Rtからなる回路のレプリカを構成する。このとき、出力回路1におけるノードN4に対応する部分は、出力端子Toutmである。したがって、第2制御回路3により、入力信号VinpがH(入力信号VinmがL)のときの出力信号Voutmの電圧、すなわち、低レベル電圧VLが基準電圧Vref2と等しくなるように制御される。
一方、入力信号VinpがL(入力信号VinmがH)の場合、第2制御回路3は、トランジスタM1,M2,M4,M5及び終端抵抗Rtからなる回路のレプリカを構成する。このとき、出力回路1におけるノードN4に対応する部分は、出力端子Toutpである。したがって、第2制御回路3により、入力信号VinpがL(入力信号VinmがH)のときの出力信号Voutpの電圧、すなわち、低レベル電圧VLが基準電圧Vref2と等しくなるように制御される。
このように、第2制御回路3は、トランジスタM2のゲート電圧を制御することにより、低レベル電圧VLが基準電圧Vref2と等しくなるように制御する。したがって、基準電圧Vref2を設定することにより、出力信号Vout1,Vout2の低レベル電圧VLを所望の値に設定することができる。
なお、本実施形態において、コモンモード電圧Vcomは、Vcom=(Vref1+Vref2)/2となる。したがって、基準電圧Vref1,Vref2を設定することにより、コモンモード電圧Vcomを設定することができる。例えば、差動出力信号(Voutp−Voutm)が0.35Vであり、コモンモード電圧Vcomを1.25Vに設定したい場合、基準電圧Vref1を1.425V、基準電圧Vref2を1.075Vに設定すればよい。
ここで、抵抗R1,R2の製造ばらつきにより、抵抗値R1,R2に、設計値に対する誤差が生じた場合について考える。
例えば、抵抗値R1が設計値(n×Rt)より25%大きい場合、R1=n×Rt×1.25となる。このとき、ノードN3の電圧は、オペアンプA1により基準電圧Vref1と等しくなるように制御されるため、トランジスタM9のドレイン電圧(抵抗R1の一端の電圧)Vdの電圧値Vdは、以下のようになる。Vd=Vref1−I1×R1=Vref1−(I/n)×(n×Rt×1.25)=Vref1−1.25×I×Rt。この電圧値Vdは、抵抗値R1が設計値と等しい場合に比べて、0.25×I×Rtだけ低くなっている。電圧値Vdの低下に伴って、トランジスタM9のソース電圧Vsの電圧値Vsも低下する。電圧値Vsが低下しても電流I1を供給可能なように電流源I1が構成されている場合、電圧値Vsが低下しても、ノードN3の電圧は基準電圧Vref1と等しくなるように制御される。したがって、高レベル電圧VHは、基準電圧Vref1と等しくなるように制御される。
また、抵抗値R1が設計値(n×Rt)より25%小さい場合(R1=n×Rt×0.75)、Vd=Vref1−I1×R1=Vref1−(I/n)×(n×Rt×0.75)=Vref1−0.75×I×Rtとなる。この電圧値Vdは、抵抗値R1が設計値と等しい場合に比べて、0.25×I×Rtだけ高くなっている。電圧値Vdの上昇に伴って、トランジスタM9のソース電圧Vsの電圧値Vsも上昇する。電圧値Vsが上昇しても電流I1を供給可能なように電流源I1が構成されている場合、電圧値Vsが上昇しても、ノードN3の電圧は基準電圧Vref1と等しくなるように制御される。したがって、高レベル電圧VHは基準電圧Vref1と等しくなるように制御される。
このように、抵抗R1の製造ばらつきにより、抵抗値R1に設計値に対する誤差が生じた場合であっても、第1制御回路2は、高レベル電圧VHを基準電圧Vref1と等しくなるように制御することができる。電流源I1として、抵抗R1の製造ばらつきにより電圧値Vsに誤差が生じた場合であっても飽和領域で動作可能なトランジスタ、により構成されたカレントミラー回路を利用できる。
これは、第2制御回路3についても同様である。すなわち、抵抗R2の製造ばらつきにより、抵抗値R2に設計値に対する誤差が生じた場合であっても、第2制御回路3は、低レベル電圧VLを基準電圧Vref2と等しくなるように制御することができる。電流源I2として、抵抗R2の製造ばらつきにより電圧値Vd(トランジスタM12のドレイン電圧の電圧値)に誤差が生じた場合であっても飽和領域で動作可能なトランジスタ、により構成されたカレントミラー回路を利用できる。
以上説明した通り、本実施形態によれば、抵抗R1の製造ばらつきにより、抵抗値R1に設計値に対する誤差が生じた場合であっても、高レベル電圧VHを基準電圧Vref1と等しくなるように制御することができる。また、抵抗R2の製造ばらつきにより、抵抗値R2に設計値に対する誤差が生じた場合であっても、低レベル電圧VLを基準電圧Vref2と等しくなるように制御することができる。結果として、抵抗R1,R2の製造ばらつきの影響を抑制し、出力振幅のばらつきを抑制することができる。
なお、本実施形態において、電流源I1が安定して電流I1を供給可能な場合(電流源I1が飽和領域で動作可能な場合)、第1制御回路2は、トランジスタM9及び抵抗R1の少なくとも一方を備えなくてもよい。同様に、電流源I2が安定して電流I2を供給可能な場合(電流源I2が飽和領域で動作可能な場合)、第2制御回路3は、トランジスタM12及び抵抗R2の少なくとも一方を備えなくてもよい。
図3〜図5は、本実施形態に係るLVDSドライバ100の変形例を示す図である。図3の例では、第1制御回路2はトランジスタM9を備えず、第2制御回路3はトランジスタM12を備えない。抵抗R1の一端は電流源I1の高電圧側に接続され、抵抗R2の一端は電流源I2の低電圧側に接続されている。
図4の例では、第1制御回路2は抵抗R1を備えず、第2制御回路3は抵抗R2を備えない。トランジスタM9のドレイン端子はノードN3に接続され、トランジスタM12のソース端子はノードN4に接続されている。
図5の例では、第1制御回路2はトランジスタM9及び抵抗R1を備えず、第2制御回路3はトランジスタM12及び抵抗R2を備えない。ノードN3は電流源I1の高電圧側に接続され、ノードN4は電流源I2の低電圧側に接続されている。
図3〜図5の構成であっても、電流源I1,I2が飽和領域で動作可能な場合、高レベル電圧VH及び低レベル電圧VLを、それぞれ基準電圧Vref1,Vref2と等しくなるように制御することができる。結果として、抵抗R1,R2の製造ばらつきの影響を抑制し、出力振幅のばらつきを抑制することができる。
なお、以上の説明では、トランジスタM1〜M12がMOSFETである場合を例に説明したが、トランジスタM1〜M12はバイポーラトランジスタであってもよい。この場合、以上の説明における、NMOS、PMOS、ドレイン端子、ソース端子及びゲート端子を、NPNトランジスタ、PNPトランジスタ、コレクタ端子、エミッタ端子及びベース端子にそれぞれ読み替えればよい。
<第2実施形態>
第2実施形態に係るLVDSドライバ100について、図6を参照して説明する。本実施形態に係るLVDSドライバ100は、複数の出力回路1を備える。図6は、本実施形態に係るLVDSドライバ100の一例を示す図である。図6のLVDSドライバ100は、2つの出力回路1を備える。他の構成及び各出力回路1の構成は、図1と同様である。図6の例では、LVDSドライバ100は、2つの出力回路1を備えるが、3つ以上の出力回路1を備えてもよい。
本実施形態によれば、第1制御回路2は、各出力回路1の高レベル電圧VHを基準電圧Vref1と等しくなるように制御することができる。また、第2制御回路3は、各出力回路1の低レベル電圧VLを基準電圧Vref2と等しくなるように制御することができる。結果として、抵抗R1,R2の製造ばらつきの影響を抑制し、出力振幅のばらつきを抑制することができる。
また、本実施形態によれば、出力回路1が増加しても、第1制御回路2及び第2制御回路3はそれぞれ1つでよいため、LVDSドライバ100の回路面積や消費電力の増大を抑制することができる。
<第3実施形態>
第3実施形態に係るLVDSドライバ100について、図7〜図11を参照して説明する。図7は、本実施形態に係るLVDSドライバ100の一例を示す図である。図7のLVDSドライバ100は、振幅増幅回路4,5と、エンファシス信号生成回路6と、を備える。他の構成は、図1と同様である。
振幅増幅回路4(第1振幅増幅回路)は、エンファシス信号EMPに従って、出力信号Voutp,Voutmの振幅を増幅する回路である。具体的には、振幅増幅回路4は、高レベル電圧VHの少なくとも一部が、基準電圧Vref3(第3基準電圧)と等しくなる、すなわち、VH=Vref3となるように、ノードN1の電圧を制御する。基準電圧Vref3は、基準電圧Vref1より高い電圧である。
エンファシス信号EMPは、デジタル信号であり、H(第1値)又はL(第2値)の値を有する。エンファシス信号EMPがHの場合、振幅増幅回路4は、ノードN1の電圧を上昇させることにより、高レベル電圧VHを基準電圧Vref3まで上昇させる。これにより、出力信号Voutp,Voutmの振幅が大きくなる。一方、エンファシス信号EMPがLの場合、振幅増幅回路4は、ノードN1の電圧を変化させない。この場合、高レベル電圧VHは、基準電圧Vref1となる。すなわち、エンファシス信号EMPのHは、振幅増幅回路4による振幅増幅の有効化を意味し、エンファシス信号EMPのLは、振幅増幅回路4による振幅増幅の無効化を意味する。図7の振幅増幅回路4は、トランジスタM13,M14を備える。
トランジスタM13(第13トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、電源に接続される。ソース端子は、トランジスタM14のドレイン端子(第1端子)に接続される。ゲート端子は、トランジスタM1のゲート電圧より高い基準電圧VRN(第5基準電圧)を印加される。トランジスタM13は、ソースフォロワとして機能する。
トランジスタM14(第14トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、トランジスタM13のソース端子(第2端子)に接続される。ソース端子は、振幅増幅回路4の出力端子に相当し、出力回路1のノードN1に接続される。ゲート端子は、エンファシス信号EMPを入力される。すなわち、ゲート端子は、エンファシス信号EMPの値に対応する電圧を印加される。トランジスタM14は、スイッチとして機能する。
エンファシス信号EMPがLの場合、トランジスタM14がOFFになるため、振幅増幅回路4の出力インピーダンスが増大し、トランジスタM13が出力回路1から切断される。この結果、ノードN1の電圧は変化せず、高レベル電圧VHは、基準電圧Vref1と等しくなる。
一方、エンファシス信号EMPがHの場合、トランジスタM14がONになるため、トランジスタM13が、トランジスタM14を介して出力回路1に接続され、トランジスタM1と並列に接続されたソースフォロワとして機能する。この結果、振幅増幅の無効化時に比べて、ノードN1に接続されたソースフォロワのサイズが大きくなるため、ノードN1の電圧が上昇し、高レベル電圧VHは、基準電圧Vref3と等しくなる。
なお、基準電圧VRNを調整することにより、基準電圧Vref3は、任意に設定可能である。また、振幅増幅回路4の構成は、図7の例に限られない。
振幅増幅回路5(第2振幅増幅回路)は、エンファシス信号EMPに従って、出力信号Voutp,Voutmの振幅を増幅する回路である。具体的には、振幅増幅回路5は、低レベル電圧VLの少なくとも一部が、基準電圧Vref4(第4基準電圧)と等しくなる、すなわち、VL=Vref4となるように、ノードN2の電圧を制御する。基準電圧Vref4は、基準電圧Vref2より低い電圧である。
振幅増幅回路5は、ノードN2の電圧を低下させることにより、低レベル電圧VLを基準電圧Vref4まで低下させる。これにより、出力信号Voutp,Voutmの振幅が大きくなる。一方、エンファシス信号EMPがLの場合、振幅増幅回路5は、ノードN2の電圧を変化させない。この場合、低レベル電圧VLは、基準電圧Vref2となる。すなわち、エンファシス信号EMPのHは、振幅増幅回路5による振幅増幅の有効化を意味し、エンファシス信号EMPのLは、振幅増幅回路5による振幅増幅の無効化を意味する。図7の振幅増幅回路5は、トランジスタM15,M16を備える。
トランジスタM15(第15トランジスタ)は、PMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、グラウンドに接続される。ソース端子は、トランジスタM16のソース端子(第2端子)に接続される。ゲート端子は、トランジスタM2のゲート電圧より低い基準電圧VRP(第6基準電圧)を印加される。トランジスタM15は、ソースフォロワとして機能する。
トランジスタM16(第16トランジスタ)は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を有する。ドレイン端子は、振幅増幅回路5の出力端子に相当し、出力回路1のノードN2に接続される。ソース端子は、トランジスタM15のソース端子(第2端子)に接続される。ゲート端子は、エンファシス信号EMPを入力される。すなわち、ゲート端子は、エンファシス信号EMPの値に対応する電圧を印加される。トランジスタM16は、スイッチとして機能する。
エンファシス信号EMPがLの場合、トランジスタM16がOFFになるため、振幅増幅回路5の出力インピーダンスが増大し、トランジスタM15が出力回路1から切断される。この結果、ノードN2の電圧は変化せず、低レベル電圧VLは、基準電圧Vref2と等しくなる。
一方、エンファシス信号EMPがHの場合、トランジスタM16がONになるため、トランジスタM15が、トランジスタM16を介して出力回路1に接続され、トランジスタM2と並列に接続されたソースフォロワとして機能する。この結果、振幅増幅の無効化時に比べて、ノードN2に接続されたソースフォロワのサイズが大きくなるため、ノードN2の電圧が低下し、低レベル電圧VLは、基準電圧Vref4と等しくなる。
なお、基準電圧VRPを調整することにより、基準電圧Vref4は、任意に設定可能である。また、振幅増幅回路5の構成は、図7の例に限られない。また、LVDSドライバ100は、振幅増幅回路4又は振幅増幅回路5のいずれか一方だけを備えてもよい。
エンファシス信号生成回路6は、入力された入力データD、クロック信号CLK、及びエンファシス設定信号EMPONに基づいて、入力信号Vinp,Vinm及びエンファシス信号EMPを生成する回路である。エンファシス信号生成回路6が生成した入力信号Vinp,Vinmは、出力回路1に入力される。また、エンファシス信号生成回路6が生成したエンファシス信号EMPは、振幅増幅回路4,5に入力される。
入力データDは、LDVSドライバによる伝送対象となるデジタルデータであり、H又はLの値を有する。クロック信号CLKは、値が周期的に変化する信号であり、H又はLの値を有する。エンファシス設定信号EMPONは、振幅増幅回路4,5による振幅増幅の有効化の可否を設定するデジタル信号であり、H(第1値)又はL(第2値)の値を有する。エンファシス設定信号EMPONがHの場合、振幅増幅回路4,5による振幅増幅の有効化が可能となる。一方、エンファシス設定信号EMPONがLの場合、振幅増幅回路4,5による振幅増幅の有効化が不可能となる。すなわち、振幅増幅回路4,5による振幅増幅が常に無効化される。
図8は、エンファシス信号生成回路6の一例を示す図である。図8のエンファシス信号生成回路6は、クロック生成回路61と、NOTゲートNG1,NG2と、フリップフロップ回路FF1〜FF4と、マルチプレクサMUX1,MUX2と、論理回路62と、を備える。
クロック生成回路61は、クロック信号CLKに基づいて、クロック信号CLK1(第1クロック信号)及びクロック信号CLK2(第2クロック信号)を生成する回路である。クロック生成回路61は、遅延回路、DLL(Delay Locked Loop)回路、及びPLL(Phase Locked Loop)回路などを組み合わせることにより構成される。クロック信号CLK1,CLK2は、位相の異なるクロック信号であり、クロック信号CLK1の位相は、クロック信号CLK2の位相より、所定の位相差の分だけ進んでいる。エンファシス信号生成回路6は、クロック信号CLK1,CLK2の位相差に応じた幅(値がHである期間)を有するエンファシス信号EMPを生成する。
クロック生成回路61は、入力端子と、第1出力端子と、第2出力端子と、を備える。入力端子は、クロック信号CLKが入力される端子であり、エンファシス信号生成回路6の入力端子に相当する。第1出力端子は、クロック信号CLK1が出力される端子であり、フリップフロップ回路FF2,FF4のクロック入力端子に接続される。第2出力端子は、クロック信号CLK2が出力される端子であり、フリップフロップ回路FF1,FF3のクロック入力端子に接続される。
NOTゲートNG1は、入力データDを反転出力する論理ゲートである。反転出力された入力データDを、負データDMと称する。NOTゲートNG1は、入力端子と、出力端子と、を備える。入力端子は、入力データDが入力される端子であり、エンファシス信号生成回路6の入力端子に相当する。出力端子は、負データDMが出力される端子であり、ノットゲートNG2の入力端子と、フリップフロップ回路FF3,FF4のD入力端子と、に接続される。
NOTゲートNG2は、負データDMを反転出力する論理ゲートである。反転出力された負データDMを、正データDPと称する。NOTゲートNG2は、入力端子と、出力端子と、を備える。入力端子は、負データDMが入力される端子であり、NOTゲートNG1の出力端子に接続される。出力端子は、正データDPが出力される端子であり、フリップフロップ回路FF1,FF2のD入力端子に接続される。
フリップフロップ回路FF1は、D型フリップフロップ回路であり、D入力端子と、クロック入力端子と、出力端子と、を備える。D入力端子は、正データDPが入力される端子であり、NOTゲートNG2の出力端子に接続される。クロック端子は、クロック信号CLK2が入力される端子であり、クロック生成回路61の第2出力端子に接続される。出力端子は、エンファシス信号生成回路6の出力端子に相当し、出力回路1の入力端子Tinpと、ANDゲートAG1の第1入力端子と、に接続される。フリップフロップ回路FF1は、クロック信号CLK2の立ち上がり時の正データDPの値を保持し、保持した値を入力信号Vinpとして出力する。
フリップフロップ回路FF2は、D型フリップフロップ回路であり、D入力端子と、クロック入力端子と、出力端子と、を備える。D入力端子は、正データDPが入力される端子であり、NOTゲートNG2の出力端子に接続される。クロック端子は、クロック信号CLK1が入力される端子であり、クロック生成回路61の第1出力端子に接続される。出力端子は、マルチプレクサMUX1の第1入力端子(A)に接続される。フリップフロップ回路FF3は、クロック信号CLK1の立ち上がり時の正データDPの値を保持し、保持した値を出力する。
フリップフロップ回路FF3は、D型フリップフロップ回路であり、D入力端子と、クロック入力端子と、出力端子と、を備える。D入力端子は、負データDMが入力される端子であり、NOTゲートNG1の出力端子に接続される。クロック端子は、クロック信号CLK2が入力される端子であり、クロック生成回路61の第2出力端子に接続される。出力端子は、エンファシス信号生成回路6の出力端子に相当し、出力回路1の入力端子Tinmと、ANDゲートAG2の第2入力端子と、に接続される。フリップフロップ回路FF3は、クロック信号CLK2の立ち上がり時の負データDMの値を保持し、保持した値を入力信号Vinmとして出力する。
フリップフロップ回路FF4は、D型フリップフロップ回路であり、D入力端子と、クロック入力端子と、出力端子と、を備える。D入力端子は、負データDMが入力される端子であり、NOTゲートNG1の出力端子に接続される。クロック端子は、クロック信号CLK1が入力される端子であり、クロック生成回路61の第1出力端子に接続される。出力端子は、マルチプレクサMUX2の第1入力端子(A)に接続される。フリップフロップ回路FF4は、クロック信号CLK1の立ち上がり時の負データDMの値を保持し、保持した値を出力する。
マルチプレクサMUX1は、2入力マルチプレクサであり、第1入力端子(A)と、第2入力端子(B)と、選択制御入力端子(S)と、出力端子と、を備える。第1入力端子は、フリップフロップ回路FF2の出力端子に接続される。第2入力端子は、グラウンドに接続される。選択制御入力端子は、エンファシス信号生成回路6の入力端子に相当し、エンファシス設定信号EMPONが入力される。出力端子は、ANDゲートAG2の第1入力端子に接続される。マルチプレクサMUX1の出力信号を、出力信号S1と称する。マルチプレクサMUX1は、エンファシス設定信号EMPONがHの場合、第1入力端子から入力されたフリップフロップ回路FF2の出力信号を、出力信号S1として出力する。一方、マルチプレクサMUX1は、エンファシス設定信号EMPONがLの場合、第2入力端子から入力された接地電圧、すなわち、値Lを、出力信号S1として出力する。
マルチプレクサMUX2は、2入力マルチプレクサであり、第1入力端子(A)と、第2入力端子(B)と、選択制御入力端子(S)と、出力端子と、を備える。第1入力端子は、フリップフロップ回路FF4の出力端子に接続される。第2入力端子は、グラウンドに接続される。選択制御入力端子は、エンファシス信号生成回路6の入力端子に相当し、エンファシス設定信号EMPONが入力される。出力端子は、ANDゲートAG1の第2入力端子に接続される。マルチプレクサMUX2の出力信号を、出力信号S2と称する。マルチプレクサMUX2は、エンファシス設定信号EMPONがHの場合、第1入力端子から入力されたフリップフロップ回路FF4の出力信号を、出力信号S2として出力する。一方、マルチプレクサMUX2は、エンファシス設定信号EMPONがLの場合、第2入力端子から入力された接地電圧、すなわち、値Lを、出力信号S2として出力する。
論理回路62は、フリップフロップ回路FF1,FF3及びマルチプレクサMUX1,MUX2の出力信号に基づいて、エンファシス信号EMPを生成する。論理回路62は、ANDゲートAG1,AG2と、XORゲートXGと、を備える。
ANDゲートAG1は、入力信号Vinp及び出力信号S2がいずれもHの場合、値Hを出力し、それ以外の場合、値Lを出力する論理ゲートである。ANDゲートAG1は、第1入力端子と、第2入力端子と、出力端子と、を備える。第1入力端子は、フリップフロップ回路FF1の出力端子に接続される。第2入力端子は、マルチプレクサMUX2の出力端子に接続される。出力端子は、XORゲートXGの第1入力端子に接続される。
ANDゲートAG2は、出力信号S2及び出力信号S1がいずれもHの場合、値Hを出力し、それ以外の場合、値Lを出力する論理ゲートである。ANDゲートAG2は、第1入力端子と、第2入力端子と、出力端子と、を備える。第1入力端子は、マルチプレクサMUX1の出力端子に接続される。第2入力端子は、フリップフロップ回路FF3の出力端子に接続される。出力端子は、XORゲートXGの第2入力端子に接続される。
XORゲートXGは、ANDゲートAG1,AG2のいずれか一方の出力信号がHの場合、値Hを出力し、それ以外の場合、値Lを出力する論理ゲートである。XORゲートXGは、第1入力端子と、第2入力端子と、出力端子と、を備える。第1入力端子は、ANDゲートAG1の出力端子に接続される。第2入力端子は、ANDゲートAG2の出力端子に接続される。出力端子は、エンファシス信号生成回路6の出力端子に相当し、振幅増幅回路4のトランジスタM14のゲート端子と、振幅増幅回路5のトランジスタM16のゲート端子と、に接続される。XORゲートXGの出力信号が、エンファシス信号EMPに相当する。
なお、エンファシス信号生成回路6の構成は、図7の例に限られない。また、入力データD、クロック信号CLK、及びエンファシス設定信号EMPONは、外部装置から入力されてもよいし、LVDSドライバ100の内部で生成され、エンファシス信号生成回路6に入力されてもよい。
次に、本実施形態に係るLVDSドライバの動作について説明する。図9〜図11は、LVDSドライバ100における信号遷移の一例を示すタイミングチャートである。図9は、エンファシス設定信号EMPONがL、かつ、クロック信号CLK1,CLK2の位相差が180度の場合のタイミングチャートである。図10は、エンファシス設定信号EMPONがH、かつ、クロック信号CLK1,CLK2の位相差が180度の場合のタイミングチャートである。図11は、エンファシス設定信号EMPONがH、かつ、クロック信号CLK1,CLK2の位相差が270度の場合のタイミングチャートである。
上述の通り、入力信号Vinp,Vinmは、それぞれフリップフロップ回路FF1,FF3の出力信号であるため、クロック信号CLK2と同期して、その値が遷移する。また、入力信号Vinpの値は、正データDPに応じた値となり、入力信号Vinmの値は、正データDPを反転した負データDMに応じた値となる。したがって、図9〜図11に示すように、入力信号Vinp,Vinmは、クロック信号CLK2と同期した、互いに反転した信号となる。
図9の例のように、エンファシス設定信号EMPONがLの場合、出力信号S1,S2がLとなり、ANDゲートAG1,AG2の出力信号がLとなり、XORゲートXGの出力信号、すなわち、エンファシス信号EMPがLとなる。この結果、振幅増幅回路4,5による振幅増幅が行われず、図9に示すように、出力信号Voutp,Voutmの高レベル電圧VHは基準電圧Vref1となり、低レベル電圧VLは基準電圧Vref2となる。すなわち、エンファシス設定信号EMPONがLの場合、第1実施形態と同様の出力信号Voutp,Voutmが出力される。
一方、図10の例のように、エンファシス設定信号EMPONがHの場合、出力信号S1,S2は、それぞれフリップフロップ回路FF2,FF4の出力信号となる。上述の通り、フリップフロップ回路FF2,FF4の出力信号は、クロック信号CLK1と同期してその値が遷移する。また、フリップフロップ回路FF2の出力信号の値は、正データDPに応じた値となり、フリップフロップ回路FF4の出力信号の値は、正データDPを反転した負データDMに応じた値となる。したがって、図10に示すように、出力信号S1,S2は、クロック信号CLK1と同期した、互いに反転した信号となる。
図10の例では、クロック信号CLK1,CLK2の位相差は180度であるため、出力信号S1,S2は、入力信号Vinp,Vinmより位相が180度(クロック信号CLK1,CLK2の半周期)だけ進んだ信号となる。したがって、エンファシス信号EMPは、入力信号Vinp又は入力信号Vinmの立ち上がりから、クロック信号CLK1,CLK2の半周期の間、Hとなる。このため、図10の例では、入力信号Vinp又は入力信号Vinmの立ち上がりからクロック信号CLK1,CLK2の半周期の間、振幅増幅回路4,5による振幅増幅が行われる。
この結果、図10に示すように、出力信号Voutp,Voutmの高レベル電圧VHは、入力信号Vinp又は入力信号Vinmの立ち上がりからクロック信号CLK1,CLK2の半周期の間、基準電圧Vref3となり、それ以外の期間、基準電圧Vref1となる。また、出力信号Voutp,Voutmの低レベル電圧VLは、入力信号Vinp又は入力信号Vinmの立ち上がりからクロック信号CLK1,CLK2の半周期の間、基準電圧Vref4となり、それ以外の期間、基準電圧Vref2となる。以上まとめると、本実施形態によれば、クロック信号CLK1,CLK2の位相差が半周期である場合、当該半周期の幅を有するエンファシス信号EMPが生成され、当該半周期の間、出力信号Voutp,Voutmの振幅が増幅される。
これに対して、図11の例では、クロック信号CLK1,CLK2の位相差は270度であるため、出力信号S1,S2は、入力信号Vinp,Vinmより位相が90度(クロック信号CLK1,CLK2の1/4周期)だけ進んだ信号となる。したがって、エンファシス信号EMPは、入力信号Vinp又は入力信号Vinmの立ち上がりから、クロック信号CLK1,CLK2の1/4周期の間、Hとなる。このため、図11の例では、入力信号Vinp又は入力信号Vinmの立ち上がりからクロック信号CLK1,CLK2の1/4周期の間、振幅増幅回路4,5による振幅増幅が行われる。
この結果、図11に示すように、出力信号Voutp,Voutmの高レベル電圧VHは、入力信号Vinp又は入力信号Vinmの立ち上がりからクロック信号CLK1,CLK2の1/4周期の間、基準電圧Vref3となり、それ以外の期間、基準電圧Vref1となる。また、出力信号Voutp,Voutmの低レベル電圧VLは、入力信号Vinp又は入力信号Vinmの立ち上がりからクロック信号CLK1,CLK2の1/4周期の間、基準電圧Vref4となり、それ以外の期間、基準電圧Vref2となる。以上まとめると、本実施形態によれば、クロック信号CLK1,CLK2の位相差が1/4周期である場合、当該1/4周期の幅を有するエンファシス信号EMPが生成され、当該1/4周期の間、出力信号Voutp,Voutmの振幅が増幅される。
以上説明した通り、本実施形態によれば、振幅増幅回路4,5により、出力信号Voutp,Voutmの振幅を大きくすることができる。これにより、出力回路1の後段に接続された伝送線路で生じる高周波損失により、出力信号Voutp,Voutmの振幅が減衰した場合であっても、出力信号Voutp,Voutmの値、すなわち、入力データDを正確に伝送することができる。
また、振幅増幅回路4,5は、ソースフォロワとして機能するトランジスタと、スイッチとして機能するトランジスタと、を直列に接続した簡単な構成により実現できる。
また、クロック信号CLK1,CLK2の位相差を調整することにより、エンファシス信号EMPの幅、すなわち、振幅増幅が有効な期間を任意に設定することができる。振幅増幅が有効な期間を、入力データDの1ビット分の期間より短く設定することにより、振幅増幅による消費電力の増大を抑制できる。また、クロック生成回路61をDLL回路やPLL回路により構成することにより、クロック信号CLK1,CLK2の位相差を精度よく調整し、振幅増幅が有効な期間を精度よく設定できる。
なお、上記実施形態に挙げた構成等に、その他の要素との組み合わせなど、ここで示した構成に本発明が限定されるものではない。これらの点に関しては、本発明の趣旨を逸脱しない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。