JP2018085713A - Ｌｖｄｓドライバ - Google Patents

Abstract

【課題】 抵抗のばらつきによる出力振幅のばらつきが抑制されたＬＶＤＳドライバを提供する。【解決手段】 一実施形態に係るＬＶＤＳドライバは、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、を備える出力回路と、前記第１入力信号が第１値のときの前記第１出力信号の電圧が第１基準電圧と等しくなるように、前記第１トランジスタの前記制御端子の電圧を制御する第１制御回路と、前記第１入力信号が第２値のときの前記第１出力信号の電圧が第２基準電圧と等しくなるように、前記第２トランジスタの前記制御端子の電圧を制御する第２制御回路と、を備える。【選択図】 図１

Description

本発明は、ＬＶＤＳドライバに関する。

データ通信方式として、小振幅差動信号方式（ＬＶＤＳ：Low Voltage Differential Signaling）が利用されている。ＬＶＤＳでは、デジタルデータは、ＬＶＤＳドライバからＬＶＤＳレシーバに小振幅の差動信号として伝送される。したがって、高速で電磁雑音（ＥＭＩ：Electro Magnetic Interference）の少ないデータ通信を実現できる。

従来、電圧出力型のＬＶＤＳドライバとして、終端抵抗のレプリカとして設けられた抵抗により生成した基準電圧を、ソースフォロワのゲート端子に印加するものが提案されている。このＬＶＤＳドライバによれば、出力信号のコモンモード電圧を安定させることができる。

しかしながら、上記従来のＬＶＤＳドライバでは、終端抵抗のレプリカとして設けられた抵抗の製造ばらつきにより、出力振幅にばらつきが生じるという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、抵抗の製造ばらつきによる出力振幅のばらつきが抑制されたＬＶＤＳドライバを提供することを目的とする。

一実施形態に係るＬＶＤＳドライバは、第１入力信号が入力される第１入力端子と、第２入力信号が入力される第２入力端子と、第１出力信号が出力される第１出力端子と、第２出力信号が出力される第２出力端子と、高電圧電源に接続された第１端子と、第１ノードに接続された第２端子と、制御端子と、を有する第１トランジスタと、低電圧電源に接続された第１端子と、第２ノードに接続された第２端子と、制御端子と、を有する第２トランジスタと、前記第１ノードに接続された第１端子と、前記第１出力端子に接続された第２端子と、前記第１入力端子に接続された制御端子と、を有する第３トランジスタと、前記第１ノードに接続された第１端子と、前記第２出力端子に接続された第２端子と、前記第２入力端子に接続された制御端子と、を有する第４トランジスタと、前記第１出力端子に接続された第１端子と、前記第２ノードに接続された第２端子と、前記第２入力端子に接続された制御端子と、を有する第５トランジスタと、前記第２出力端子に接続された第１端子と、前記第２ノードに接続された第２端子と、前記第１入力端子に接続された制御端子と、を有する第６トランジスタと、を備える出力回路と、前記第１入力信号が第１値のときの前記第１出力信号の電圧が第１基準電圧と等しくなるように、前記第１トランジスタの前記制御端子の電圧を制御する第１制御回路と、前記第１入力信号が第２値のときの前記第１出力信号の電圧が第２基準電圧と等しくなるように、前記第２トランジスタの前記制御端子の電圧を制御する第２制御回路と、を備える。

本発明の各実施形態によれば、抵抗の製造ばらつきによる出力振幅のばらつきが抑制されたＬＶＤＳドライバを提供することができる。

第１実施形態に係るＬＶＤＳドライバの一例を示す図。 入力信号及び出力信号の一例を示す図。 第１実施形態に係るＬＶＤＳドライバの変形例を示す図。 第１実施形態に係るＬＶＤＳドライバの変形例を示す図。 第１実施形態に係るＬＶＤＳドライバの変形例を示す図。 第２実施形態に係るＬＶＤＳドライバの一例を示す図。 第３実施形態に係るＬＶＤＳドライバの一例を示す図。 エンファシス信号生成回路の一例を示す図。 ＬＶＤＳドライバにおける信号遷移の一例を示すタイミングチャート。 ＬＶＤＳドライバにおける信号遷移の一例を示すタイミングチャート。 ＬＶＤＳドライバにおける信号遷移の一例を示すタイミングチャート。

以下、本発明の各実施形態について、添付の図面を参照しながら説明する。なお、各実施形態に係る明細書及び図面の記載に関して、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重畳した説明を省略する。

＜第１実施形態＞
第１実施形態に係るＬＶＤＳドライバ１００について、図１〜図５を参照して説明する。図１は、本実施形態に係るＬＶＤＳドライバ１００の一例を示す図である。図１のＬＶＤＳドライバ１００は、出力回路１と、第１制御回路２と、第２制御回路３と、を備える。

出力回路１は、差動入力されたデジタル信号を、それぞれ小振幅のデジタル信号に変換して差動出力する回路である。出力回路１は、入力端子Ｔｉｎｐ，Ｔｉｎｍと、出力端子Ｔｏｕｔｐ，Ｔｏｕｔｍと、トランジスタＭ１〜Ｍ６と、を備える。

入力端子Ｔｉｎｐ（第１入力端子）は、入力信号Ｖｉｎｐ（第１入力信号）が入力される端子である。入力信号Ｖｉｎｐはデジタル信号であり、Ｈ（Ｈｉｇｈ）又はＬ（Ｌｏｗ）の値を有する。

入力端子Ｔｉｎｍ（第２入力端子）は、入力信号Ｖｉｎｍ（第２入力信号）が入力される端子である。入力信号Ｖｉｎｍはデジタル信号であり、Ｈ又はＬの値を有する。

入力信号Ｖｉｎｐ，Ｖｉｎｍは、入力端子Ｔｉｎｐ，Ｔｉｎｍに差動入力された差動信号である。値がＨのときの入力信号Ｖｉｎｐ，Ｖｉｎｍの電圧は電源電圧であり、値がＬのときの入力信号Ｖｉｎｐ，Ｖｉｎｍの電圧は接地電圧である。

出力端子Ｔｏｕｔｐ（第１出力端子）は、出力信号Ｖｏｕｔｐ（第１出力信号）が出力される端子である。出力信号Ｖｏｕｔｐはデジタル信号であり、Ｈ又はＬの値を有する。

出力端子Ｔｏｕｔｍ（第２出力端子）は、出力信号Ｖｏｕｔｍ（第２出力信号）が出力される端子である。出力信号Ｖｏｕｔｍはデジタル信号であり、Ｈ又はＬの値を有する。

出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍは、出力端子Ｔｏｕｔｐ，Ｔｏｕｔｍから差動出力される差動信号である。出力信号Ｖｏｕｔｐを、コモンモード電圧Ｖｃｏｍを中心に反転させた信号が出力信号Ｖｏｕｔｍに相当する。以下では、値がＨ（第１値）のときの出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの電圧を、高レベル電圧ＶＨと称する。また、値がＬ（第２値）のときの出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの電圧を低レベル電圧ＶＬと称する。

図２は、入力信号Ｖｉｎｐ，Ｖｉｎｍ及び出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの一例を示す図である。図２に示すように、入力信号ＶｉｎｐがＨのとき、入力信号ＶｉｎｍはＬになり、入力信号ＶｉｎｐがＬのとき、入力信号ＶｉｎｍはＨになる。同様に、出力信号ＶｏｕｔｐがＨのとき、出力信号ＶｏｕｔｍはＬになり、出力信号ＶｏｕｔｐがＬのとき、出力信号ＶｏｕｔｍはＨになる。

また、出力信号Ｖｏｕｔｐは入力信号Ｖｉｎｐと同相であり、出力信号Ｖｏｕｔｍは入力信号Ｖｉｎｍと同相である。すなわち、入力信号ＶｉｎｐがＨのとき、出力信号ＶｏｕｔｐはＨになり、入力信号ＶｉｎｐがＬのとき、出力信号ＶｏｕｔｐはＬになる。同様に、入力信号ＶｉｎｍがＨのとき、出力信号ＶｏｕｔｍはＨになり、入力信号ＶｉｎｍがＬのとき、出力信号ＶｏｕｔｍはＬになる。

本実施形態において、高レベル電圧ＶＨは、電源電圧より低く、低レベル電圧ＶＬは、接地電圧より高く設定される。したがって、図２に示すように、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅は、入力信号Ｖｉｎｐ，Ｖｉｎｍの振幅より小さくなる。出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅は、例えば、０．３５Ｖであるが、これに限られない。

図１に示すように、出力端子Ｔｏｕｔｐと出力端子Ｔｏｕｔｍとの間には、終端抵抗Ｒｔが接続される。終端抵抗Ｒｔは、ＬＶＤＳドライバ１００の外部に設けられた抵抗である。終端抵抗Ｒｔに流れる電流を電流Ｉと称する。入力信号Ｖｉｎｐ，ＶｉｎｍがＨ又はＬの場合、電流Ｉの電流値Ｉは、Ｉ＝（ＶＨ−ＶＬ）／Ｒｔとなる。電流Ｉの向きについては後述する。

トランジスタＭ１（第１トランジスタ）は、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、「ＮＭＯＳ」という）であり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、電源（高電圧電源）に接続される。ソース端子は、ノードＮ１（第１ノード）に接続される。ゲート端子は、第１制御回路２の出力端子に接続される。トランジスタＭ１は、ソースフォロワとして機能する。

トランジスタＭ２（第２トランジスタ）は、ＰチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）であり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、グラウンド（低電圧電源）に接続される。ソース端子は、ノードＮ２（第２ノード）に接続される。ゲート端子は、第２制御回路３の出力端子に接続される。トランジスタＭ２は、ソースフォロワとして機能する。

トランジスタＭ３（第３トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、ノードＮ１に接続される。ソース端子は、出力端子Ｔｏｕｔｐに接続される。ゲート端子は、入力端子Ｔｉｎｐに接続される。

トランジスタＭ４（第４トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、ノードＮ１に接続される。ソース端子は、出力端子Ｔｏｕｔｍに接続される。ゲート端子は、入力端子Ｔｉｎｍに接続される。トランジスタＭ４のデバイスサイズは、トランジスタＭ３のデバイスサイズと等しい。

トランジスタＭ５（第５トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、出力端子Ｔｏｕｔｐに接続される。ソース端子は、ノードＮ２に接続される。ゲート端子は、入力端子Ｔｉｎｍに接続される。

トランジスタＭ６（第６トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、出力端子Ｔｏｕｔｍに接続される。ソース端子は、ノードＮ２に接続される。ゲート端子は、入力端子Ｔｉｎｐに接続される。トランジスタＭ６のデバイスサイズは、トランジスタＭ５のデバイスサイズと等しい。

トランジスタＭ３〜Ｍ６は、スイッチ回路を構成し、それぞれスイッチとして機能する。具体的には、入力信号ＶｉｎｐがＨ（入力信号ＶｉｎｍがＬ）の場合、トランジスタＭ３，Ｍ６はＯＮになり、トランジスタＭ４，Ｍ５はＯＦＦになる。このとき、図１に示すように、出力端子Ｔｏｕｔｐから出力端子Ｔｏｕｔｍへ電流Ｉが流れる。一方、入力信号ＶｉｎｐがＬ（入力信号ＶｉｎｍがＨ）の場合、トランジスタＭ３，Ｍ６はＯＦＦになり、トランジスタＭ４，Ｍ５はＯＮになる。このとき、出力端子Ｔｏｕｔｍから出力端子Ｔｏｕｔｐへ電流Ｉが流れる。

第１制御回路２は、高レベル電圧ＶＨが基準電圧Ｖｒｅｆ１（第１基準電圧）と等しくなるように、すなわち、ＶＨ＝Ｖｒｅｆ１となるように、トランジスタＭ１のゲート電圧を制御する回路である。第１制御回路２は、出力回路１のレプリカに相当する。第１制御回路２は、トランジスタＭ７〜Ｍ９と、抵抗Ｒ１（第１抵抗）と、オペアンプＡ１と、電流源Ｉ１と、を備える。

トランジスタＭ７（第７トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、電源に接続される。ソース端子は、トランジスタＭ８のドレイン端子に接続される。ゲート端子は、トランジスタＭ１のゲート端子に接続される。トランジスタＭ７のゲート端子は、第１制御回路２の出力端子に相当する。トランジスタＭ７は、トランジスタＭ１のレプリカとして機能する。トランジスタＭ７のデバイスサイズは、トランジスタＭ１のデバイスサイズの１／ｎ倍である。

トランジスタＭ８（第８トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、トランジスタＭ７のソース端子に接続される。ソース端子は、ノードＮ３（第３ノード）に接続される。ゲート端子は、電源に接続される。トランジスタＭ８は、トランジスタＭ３，Ｍ４のレプリカとして機能する。トランジスタＭ８のデバイスサイズは、トランジスタＭ３，Ｍ４のデバイスサイズの１／ｎ倍である。

トランジスタＭ９（第９トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、抵抗Ｒ１の一端に接続される。ソース端子は、電流源Ｉ１の高電圧側に接続される。ゲート端子は、電源に接続される。トランジスタＭ９は、トランジスタＭ５，Ｍ６のレプリカとして機能する。トランジスタＭ９のデバイスサイズは、トランジスタＭ５，Ｍ６のデバイスサイズの１／ｎ倍である。

抵抗Ｒ１は、一端がトランジスタＭ９のドレイン端子に接続され、他端がノードＮ３に接続される。抵抗Ｒ１は、終端抵抗Ｒｔのレプリカとして機能する。抵抗Ｒ１の抵抗値Ｒ１は、終端抵抗Ｒｔの抵抗値Ｒｔのｎ倍である（Ｒ１＝ｎ×Ｒｔ）。

オペアンプＡ１（第１オペアンプ）は、非反転入力端子（第１入力端子）と、反転入力端子（第２入力端子）と、出力端子と、を有する。非反転入力端子は、基準電圧Ｖｒｅｆ１を印加される。反転入力端子は、ノードＮ３に接続される。出力端子は、トランジスタＭ１のゲート端子に接続される。オペアンプＡ１の出力端子は、第１制御回路２の出力端子に相当する。

電流源Ｉ１（第１電流源）は、定電流源であり、高電圧側がトランジスタＭ９のソース端子に接続され、低電圧側がグラウンドに接続される。電流源Ｉ１は、カレントミラー回路などにより構成され、トランジスタＭ７〜Ｍ９，抵抗Ｒ１及びノードＮ３に、電流Ｉ１（第１電流）を供給する。電流源Ｉ１は、トランジスタＭ２のレプリカとして機能する。電流Ｉ１の電流値Ｉ１は、入力信号Ｖｉｎｐ，ＶｉｎｍがＨ又はＬであるときに終端抵抗Ｒｔに流れる電流Ｉの電流値Ｉ（＝（ＶＨ−ＶＬ）／Ｒｔ）の１／ｎ倍である（Ｉ１＝Ｉ／ｎ）。

第２制御回路３は、低レベル電圧ＶＬが基準電圧Ｖｒｅｆ２（第２基準電圧）と等しくなるように、すなわち、ＶＬ＝Ｖｒｅｆ２となるように、トランジスタＭ２のゲート電圧を制御する回路である。第２制御回路３は、出力回路１のレプリカに相当する。第２制御回路３は、トランジスタＭ１０〜Ｍ１２と、抵抗Ｒ２（第２抵抗）と、オペアンプＡ２と、電流源Ｉ２と、を備える。

トランジスタＭ１０（第１０トランジスタ）は、ＰＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、グラウンドに接続される。ソース端子は、トランジスタＭ１１のソース端子に接続される。ゲート端子は、トランジスタＭ２のゲート端子に接続される。トランジスタＭ１０のゲート端子は、第２制御回路３の出力端子に相当する。トランジスタＭ１０は、トランジスタＭ２のレプリカとして機能する。トランジスタＭ１０のデバイスサイズは、トランジスタＭ２のデバイスサイズの１／ｎ倍である。

トランジスタＭ１１（第１１トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、ノードＮ４（第４ノード）に接続される。ソース端子は、トランジスタＭ１０のソース端子に接続される。ゲート端子は、電源に接続される。トランジスタＭ１１は、トランジスタＭ５，Ｍ６のレプリカとして機能する。トランジスタＭ１１のデバイスサイズは、トランジスタＭ５，Ｍ６のデバイスサイズの１／ｎ倍である。

トランジスタＭ１２（第１２トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、電流源Ｉ２の低電圧側に接続される。ソース端子は、抵抗Ｒ２の一端に接続される。ゲート端子は、電源に接続される。トランジスタＭ１２は、トランジスタＭ３，Ｍ４のレプリカとして機能する。トランジスタＭ１２のデバイスサイズは、トランジスタＭ３，Ｍ４のデバイスサイズの１／ｎ倍である。

抵抗Ｒ２は、一端がトランジスタＭ１２のソース端子に接続され、他端がノードＮ４に接続される。抵抗Ｒ２は、終端抵抗Ｒｔのレプリカとして機能する。抵抗Ｒ２の抵抗値Ｒ２は、終端抵抗Ｒｔの抵抗値Ｒｔのｎ倍である（Ｒ２＝ｎ×Ｒｔ）。したがって、抵抗Ｒ１の抵抗値Ｒ１と抵抗Ｒ２の抵抗値Ｒ２とは等しい（Ｒ１＝Ｒ２）。

オペアンプＡ２（第２オペアンプ）は、非反転入力端子（第１入力端子）と、反転入力端子（第２入力端子）と、出力端子と、を有する。非反転入力端子は、基準電圧Ｖｒｅｆ２を印加される。反転入力端子は、ノードＮ４に接続される。出力端子は、トランジスタＭ２のゲート端子に接続される。オペアンプＡ２の出力端子は、第２制御回路３の出力端子に相当する。

電流源Ｉ２（第２電流源）は、定電流源であり、高電圧側が電源に接続され、低電圧側がトランジスタＭ１２のドレイン端子に接続される。電流源Ｉ２は、カレントミラー回路などにより構成され、トランジスタＭ１０〜Ｍ１２，抵抗Ｒ２及びノードＮ４に、電流Ｉ２（第２電流）を供給する。電流源Ｉ２は、トランジスタＭ１のレプリカとして機能する。電流Ｉ２の電流値Ｉ２は、入力信号ＶｉｎｐがＨ又はＬであるときに終端抵抗Ｒｔに流れる電流Ｉの電流値Ｉ（＝（ＶＨ−ＶＬ）／Ｒｔ）の１／ｎ倍である（Ｉ２＝Ｉ／ｎ）。したがって、電流Ｉ１の電流値Ｉ１と電流Ｉ２の電流値Ｉ２は等しい（Ｉ１＝Ｉ２）。

ここで、第１制御回路２及び第２制御回路３の動作について説明する。

まず、第１制御回路２の動作について説明する。第１制御回路２のオペアンプＡ１は、非反転入力端子の電圧（基準電圧Ｖｒｅｆ１）と、反転入力端子の電圧と、が等しくなるように、トランジスタＭ７のゲート電圧を制御する。反転入力端子はノードＮ３に接続されているため、オペアンプＡ１により、ノードＮ３の電圧が基準電圧Ｖｒｅｆ１と等しくなるように制御される。第１制御回路２は、出力回路１のレプリカであるため、オペアンプＡ１により、出力回路１におけるノードＮ３に対応する部分の電圧も基準電圧Ｖｒｅｆ１と等しくなるように制御される。

具体的には、入力信号ＶｉｎｐがＨ（入力信号ＶｉｎｍがＬ）の場合、第１制御回路２は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ６及び終端抵抗Ｒｔからなる回路のレプリカを構成する。このとき、出力回路１におけるノードＮ３に対応する部分は、出力端子Ｔｏｕｔｐである。したがって、第１制御回路２により、入力信号ＶｉｎｐがＨ（入力信号ＶｉｎｍがＬ）のときの出力信号Ｖｏｕｔｐの電圧、すなわち、高レベル電圧ＶＨが基準電圧Ｖｒｅｆ１と等しくなるように制御される。

一方、入力信号ＶｉｎｐがＬ（入力信号ＶｉｎｍがＨ）の場合、第１制御回路２は、トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５及び終端抵抗Ｒｔからなる回路のレプリカを構成する。このとき、出力回路１におけるノードＮ３に対応する部分は、出力端子Ｔｏｕｔｍである。したがって、第１制御回路２により、入力信号ＶｉｎｐがＬ（入力信号ＶｉｎｍがＨ）のときの出力信号Ｖｏｕｔｍの電圧、すなわち、高レベル電圧ＶＨが基準電圧Ｖｒｅｆ１と等しくなるように制御される。

このように、第１制御回路２は、トランジスタＭ１のゲート電圧を制御することにより、高レベル電圧ＶＨが基準電圧Ｖｒｅｆ１と等しくなるように制御する。したがって、基準電圧Ｖｒｅｆ１を設定することにより、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の高レベル電圧ＶＨを所望の値に設定することができる。

次に、第２制御回路３の動作について説明する。第２制御回路３のオペアンプＡ２は、非反転入力端子の電圧（基準電圧Ｖｒｅｆ２）と、反転入力端子の電圧と、が等しくなるように、トランジスタＭ１０のゲート電圧を制御する。反転入力端子はノードＮ４に接続されているため、オペアンプＡ２により、ノードＮ４の電圧が基準電圧Ｖｒｅｆ２と等しくなるように制御される。第２制御回路３は、出力回路１のレプリカであるため、オペアンプＡ２により、出力回路１におけるノードＮ４に対応する部分の電圧も基準電圧Ｖｒｅｆ２と等しくなるように制御される。

具体的には、入力信号ＶｉｎｐがＨ（入力信号ＶｉｎｍがＬ）の場合、第１制御回路２は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ６及び終端抵抗Ｒｔからなる回路のレプリカを構成する。このとき、出力回路１におけるノードＮ４に対応する部分は、出力端子Ｔｏｕｔｍである。したがって、第２制御回路３により、入力信号ＶｉｎｐがＨ（入力信号ＶｉｎｍがＬ）のときの出力信号Ｖｏｕｔｍの電圧、すなわち、低レベル電圧ＶＬが基準電圧Ｖｒｅｆ２と等しくなるように制御される。

一方、入力信号ＶｉｎｐがＬ（入力信号ＶｉｎｍがＨ）の場合、第２制御回路３は、トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５及び終端抵抗Ｒｔからなる回路のレプリカを構成する。このとき、出力回路１におけるノードＮ４に対応する部分は、出力端子Ｔｏｕｔｐである。したがって、第２制御回路３により、入力信号ＶｉｎｐがＬ（入力信号ＶｉｎｍがＨ）のときの出力信号Ｖｏｕｔｐの電圧、すなわち、低レベル電圧ＶＬが基準電圧Ｖｒｅｆ２と等しくなるように制御される。

このように、第２制御回路３は、トランジスタＭ２のゲート電圧を制御することにより、低レベル電圧ＶＬが基準電圧Ｖｒｅｆ２と等しくなるように制御する。したがって、基準電圧Ｖｒｅｆ２を設定することにより、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の低レベル電圧ＶＬを所望の値に設定することができる。

なお、本実施形態において、コモンモード電圧Ｖｃｏｍは、Ｖｃｏｍ＝（Ｖｒｅｆ１＋Ｖｒｅｆ２）／２となる。したがって、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を設定することにより、コモンモード電圧Ｖｃｏｍを設定することができる。例えば、差動出力信号（Ｖｏｕｔｐ−Ｖｏｕｔｍ）が０．３５Ｖであり、コモンモード電圧Ｖｃｏｍを１．２５Ｖに設定したい場合、基準電圧Ｖｒｅｆ１を１．４２５Ｖ、基準電圧Ｖｒｅｆ２を１．０７５Ｖに設定すればよい。

ここで、抵抗Ｒ１，Ｒ２の製造ばらつきにより、抵抗値Ｒ１，Ｒ２に、設計値に対する誤差が生じた場合について考える。

例えば、抵抗値Ｒ１が設計値（ｎ×Ｒｔ）より２５％大きい場合、Ｒ１＝ｎ×Ｒｔ×１．２５となる。このとき、ノードＮ３の電圧は、オペアンプＡ１により基準電圧Ｖｒｅｆ１と等しくなるように制御されるため、トランジスタＭ９のドレイン電圧（抵抗Ｒ１の一端の電圧）Ｖｄの電圧値Ｖｄは、以下のようになる。Ｖｄ＝Ｖｒｅｆ１−Ｉ１×Ｒ１＝Ｖｒｅｆ１−（Ｉ／ｎ）×（ｎ×Ｒｔ×１．２５）＝Ｖｒｅｆ１−１．２５×Ｉ×Ｒｔ。この電圧値Ｖｄは、抵抗値Ｒ１が設計値と等しい場合に比べて、０．２５×Ｉ×Ｒｔだけ低くなっている。電圧値Ｖｄの低下に伴って、トランジスタＭ９のソース電圧Ｖｓの電圧値Ｖｓも低下する。電圧値Ｖｓが低下しても電流Ｉ１を供給可能なように電流源Ｉ１が構成されている場合、電圧値Ｖｓが低下しても、ノードＮ３の電圧は基準電圧Ｖｒｅｆ１と等しくなるように制御される。したがって、高レベル電圧ＶＨは、基準電圧Ｖｒｅｆ１と等しくなるように制御される。

また、抵抗値Ｒ１が設計値（ｎ×Ｒｔ）より２５％小さい場合（Ｒ１＝ｎ×Ｒｔ×０．７５）、Ｖｄ＝Ｖｒｅｆ１−Ｉ１×Ｒ１＝Ｖｒｅｆ１−（Ｉ／ｎ）×（ｎ×Ｒｔ×０．７５）＝Ｖｒｅｆ１−０．７５×Ｉ×Ｒｔとなる。この電圧値Ｖｄは、抵抗値Ｒ１が設計値と等しい場合に比べて、０．２５×Ｉ×Ｒｔだけ高くなっている。電圧値Ｖｄの上昇に伴って、トランジスタＭ９のソース電圧Ｖｓの電圧値Ｖｓも上昇する。電圧値Ｖｓが上昇しても電流Ｉ１を供給可能なように電流源Ｉ１が構成されている場合、電圧値Ｖｓが上昇しても、ノードＮ３の電圧は基準電圧Ｖｒｅｆ１と等しくなるように制御される。したがって、高レベル電圧ＶＨは基準電圧Ｖｒｅｆ１と等しくなるように制御される。

このように、抵抗Ｒ１の製造ばらつきにより、抵抗値Ｒ１に設計値に対する誤差が生じた場合であっても、第１制御回路２は、高レベル電圧ＶＨを基準電圧Ｖｒｅｆ１と等しくなるように制御することができる。電流源Ｉ１として、抵抗Ｒ１の製造ばらつきにより電圧値Ｖｓに誤差が生じた場合であっても飽和領域で動作可能なトランジスタ、により構成されたカレントミラー回路を利用できる。

これは、第２制御回路３についても同様である。すなわち、抵抗Ｒ２の製造ばらつきにより、抵抗値Ｒ２に設計値に対する誤差が生じた場合であっても、第２制御回路３は、低レベル電圧ＶＬを基準電圧Ｖｒｅｆ２と等しくなるように制御することができる。電流源Ｉ２として、抵抗Ｒ２の製造ばらつきにより電圧値Ｖｄ（トランジスタＭ１２のドレイン電圧の電圧値）に誤差が生じた場合であっても飽和領域で動作可能なトランジスタ、により構成されたカレントミラー回路を利用できる。

以上説明した通り、本実施形態によれば、抵抗Ｒ１の製造ばらつきにより、抵抗値Ｒ１に設計値に対する誤差が生じた場合であっても、高レベル電圧ＶＨを基準電圧Ｖｒｅｆ１と等しくなるように制御することができる。また、抵抗Ｒ２の製造ばらつきにより、抵抗値Ｒ２に設計値に対する誤差が生じた場合であっても、低レベル電圧ＶＬを基準電圧Ｖｒｅｆ２と等しくなるように制御することができる。結果として、抵抗Ｒ１，Ｒ２の製造ばらつきの影響を抑制し、出力振幅のばらつきを抑制することができる。

なお、本実施形態において、電流源Ｉ１が安定して電流Ｉ１を供給可能な場合（電流源Ｉ１が飽和領域で動作可能な場合）、第１制御回路２は、トランジスタＭ９及び抵抗Ｒ１の少なくとも一方を備えなくてもよい。同様に、電流源Ｉ２が安定して電流Ｉ２を供給可能な場合（電流源Ｉ２が飽和領域で動作可能な場合）、第２制御回路３は、トランジスタＭ１２及び抵抗Ｒ２の少なくとも一方を備えなくてもよい。

図３〜図５は、本実施形態に係るＬＶＤＳドライバ１００の変形例を示す図である。図３の例では、第１制御回路２はトランジスタＭ９を備えず、第２制御回路３はトランジスタＭ１２を備えない。抵抗Ｒ１の一端は電流源Ｉ１の高電圧側に接続され、抵抗Ｒ２の一端は電流源Ｉ２の低電圧側に接続されている。

図４の例では、第１制御回路２は抵抗Ｒ１を備えず、第２制御回路３は抵抗Ｒ２を備えない。トランジスタＭ９のドレイン端子はノードＮ３に接続され、トランジスタＭ１２のソース端子はノードＮ４に接続されている。

図５の例では、第１制御回路２はトランジスタＭ９及び抵抗Ｒ１を備えず、第２制御回路３はトランジスタＭ１２及び抵抗Ｒ２を備えない。ノードＮ３は電流源Ｉ１の高電圧側に接続され、ノードＮ４は電流源Ｉ２の低電圧側に接続されている。

図３〜図５の構成であっても、電流源Ｉ１，Ｉ２が飽和領域で動作可能な場合、高レベル電圧ＶＨ及び低レベル電圧ＶＬを、それぞれ基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２と等しくなるように制御することができる。結果として、抵抗Ｒ１，Ｒ２の製造ばらつきの影響を抑制し、出力振幅のばらつきを抑制することができる。

なお、以上の説明では、トランジスタＭ１〜Ｍ１２がＭＯＳＦＥＴである場合を例に説明したが、トランジスタＭ１〜Ｍ１２はバイポーラトランジスタであってもよい。この場合、以上の説明における、ＮＭＯＳ、ＰＭＯＳ、ドレイン端子、ソース端子及びゲート端子を、ＮＰＮトランジスタ、ＰＮＰトランジスタ、コレクタ端子、エミッタ端子及びベース端子にそれぞれ読み替えればよい。

＜第２実施形態＞
第２実施形態に係るＬＶＤＳドライバ１００について、図６を参照して説明する。本実施形態に係るＬＶＤＳドライバ１００は、複数の出力回路１を備える。図６は、本実施形態に係るＬＶＤＳドライバ１００の一例を示す図である。図６のＬＶＤＳドライバ１００は、２つの出力回路１を備える。他の構成及び各出力回路１の構成は、図１と同様である。図６の例では、ＬＶＤＳドライバ１００は、２つの出力回路１を備えるが、３つ以上の出力回路１を備えてもよい。

本実施形態によれば、第１制御回路２は、各出力回路１の高レベル電圧ＶＨを基準電圧Ｖｒｅｆ１と等しくなるように制御することができる。また、第２制御回路３は、各出力回路１の低レベル電圧ＶＬを基準電圧Ｖｒｅｆ２と等しくなるように制御することができる。結果として、抵抗Ｒ１，Ｒ２の製造ばらつきの影響を抑制し、出力振幅のばらつきを抑制することができる。

また、本実施形態によれば、出力回路１が増加しても、第１制御回路２及び第２制御回路３はそれぞれ１つでよいため、ＬＶＤＳドライバ１００の回路面積や消費電力の増大を抑制することができる。

＜第３実施形態＞
第３実施形態に係るＬＶＤＳドライバ１００について、図７〜図１１を参照して説明する。図７は、本実施形態に係るＬＶＤＳドライバ１００の一例を示す図である。図７のＬＶＤＳドライバ１００は、振幅増幅回路４，５と、エンファシス信号生成回路６と、を備える。他の構成は、図１と同様である。

振幅増幅回路４（第１振幅増幅回路）は、エンファシス信号ＥＭＰに従って、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅を増幅する回路である。具体的には、振幅増幅回路４は、高レベル電圧ＶＨの少なくとも一部が、基準電圧Ｖｒｅｆ３（第３基準電圧）と等しくなる、すなわち、ＶＨ＝Ｖｒｅｆ３となるように、ノードＮ１の電圧を制御する。基準電圧Ｖｒｅｆ３は、基準電圧Ｖｒｅｆ１より高い電圧である。

エンファシス信号ＥＭＰは、デジタル信号であり、Ｈ（第１値）又はＬ（第２値）の値を有する。エンファシス信号ＥＭＰがＨの場合、振幅増幅回路４は、ノードＮ１の電圧を上昇させることにより、高レベル電圧ＶＨを基準電圧Ｖｒｅｆ３まで上昇させる。これにより、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅が大きくなる。一方、エンファシス信号ＥＭＰがＬの場合、振幅増幅回路４は、ノードＮ１の電圧を変化させない。この場合、高レベル電圧ＶＨは、基準電圧Ｖｒｅｆ１となる。すなわち、エンファシス信号ＥＭＰのＨは、振幅増幅回路４による振幅増幅の有効化を意味し、エンファシス信号ＥＭＰのＬは、振幅増幅回路４による振幅増幅の無効化を意味する。図７の振幅増幅回路４は、トランジスタＭ１３，Ｍ１４を備える。

トランジスタＭ１３（第１３トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、電源に接続される。ソース端子は、トランジスタＭ１４のドレイン端子（第１端子）に接続される。ゲート端子は、トランジスタＭ１のゲート電圧より高い基準電圧ＶＲＮ（第５基準電圧）を印加される。トランジスタＭ１３は、ソースフォロワとして機能する。

トランジスタＭ１４（第１４トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、トランジスタＭ１３のソース端子（第２端子）に接続される。ソース端子は、振幅増幅回路４の出力端子に相当し、出力回路１のノードＮ１に接続される。ゲート端子は、エンファシス信号ＥＭＰを入力される。すなわち、ゲート端子は、エンファシス信号ＥＭＰの値に対応する電圧を印加される。トランジスタＭ１４は、スイッチとして機能する。

エンファシス信号ＥＭＰがＬの場合、トランジスタＭ１４がＯＦＦになるため、振幅増幅回路４の出力インピーダンスが増大し、トランジスタＭ１３が出力回路１から切断される。この結果、ノードＮ１の電圧は変化せず、高レベル電圧ＶＨは、基準電圧Ｖｒｅｆ１と等しくなる。

一方、エンファシス信号ＥＭＰがＨの場合、トランジスタＭ１４がＯＮになるため、トランジスタＭ１３が、トランジスタＭ１４を介して出力回路１に接続され、トランジスタＭ１と並列に接続されたソースフォロワとして機能する。この結果、振幅増幅の無効化時に比べて、ノードＮ１に接続されたソースフォロワのサイズが大きくなるため、ノードＮ１の電圧が上昇し、高レベル電圧ＶＨは、基準電圧Ｖｒｅｆ３と等しくなる。

なお、基準電圧ＶＲＮを調整することにより、基準電圧Ｖｒｅｆ３は、任意に設定可能である。また、振幅増幅回路４の構成は、図７の例に限られない。

振幅増幅回路５（第２振幅増幅回路）は、エンファシス信号ＥＭＰに従って、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅を増幅する回路である。具体的には、振幅増幅回路５は、低レベル電圧ＶＬの少なくとも一部が、基準電圧Ｖｒｅｆ４（第４基準電圧）と等しくなる、すなわち、ＶＬ＝Ｖｒｅｆ４となるように、ノードＮ２の電圧を制御する。基準電圧Ｖｒｅｆ４は、基準電圧Ｖｒｅｆ２より低い電圧である。

振幅増幅回路５は、ノードＮ２の電圧を低下させることにより、低レベル電圧ＶＬを基準電圧Ｖｒｅｆ４まで低下させる。これにより、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅が大きくなる。一方、エンファシス信号ＥＭＰがＬの場合、振幅増幅回路５は、ノードＮ２の電圧を変化させない。この場合、低レベル電圧ＶＬは、基準電圧Ｖｒｅｆ２となる。すなわち、エンファシス信号ＥＭＰのＨは、振幅増幅回路５による振幅増幅の有効化を意味し、エンファシス信号ＥＭＰのＬは、振幅増幅回路５による振幅増幅の無効化を意味する。図７の振幅増幅回路５は、トランジスタＭ１５，Ｍ１６を備える。

トランジスタＭ１５（第１５トランジスタ）は、ＰＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、グラウンドに接続される。ソース端子は、トランジスタＭ１６のソース端子（第２端子）に接続される。ゲート端子は、トランジスタＭ２のゲート電圧より低い基準電圧ＶＲＰ（第６基準電圧）を印加される。トランジスタＭ１５は、ソースフォロワとして機能する。

トランジスタＭ１６（第１６トランジスタ）は、ＮＭＯＳであり、ドレイン端子（第１端子）と、ソース端子（第２端子）と、ゲート端子（制御端子）と、を有する。ドレイン端子は、振幅増幅回路５の出力端子に相当し、出力回路１のノードＮ２に接続される。ソース端子は、トランジスタＭ１５のソース端子（第２端子）に接続される。ゲート端子は、エンファシス信号ＥＭＰを入力される。すなわち、ゲート端子は、エンファシス信号ＥＭＰの値に対応する電圧を印加される。トランジスタＭ１６は、スイッチとして機能する。

エンファシス信号ＥＭＰがＬの場合、トランジスタＭ１６がＯＦＦになるため、振幅増幅回路５の出力インピーダンスが増大し、トランジスタＭ１５が出力回路１から切断される。この結果、ノードＮ２の電圧は変化せず、低レベル電圧ＶＬは、基準電圧Ｖｒｅｆ２と等しくなる。

一方、エンファシス信号ＥＭＰがＨの場合、トランジスタＭ１６がＯＮになるため、トランジスタＭ１５が、トランジスタＭ１６を介して出力回路１に接続され、トランジスタＭ２と並列に接続されたソースフォロワとして機能する。この結果、振幅増幅の無効化時に比べて、ノードＮ２に接続されたソースフォロワのサイズが大きくなるため、ノードＮ２の電圧が低下し、低レベル電圧ＶＬは、基準電圧Ｖｒｅｆ４と等しくなる。

なお、基準電圧ＶＲＰを調整することにより、基準電圧Ｖｒｅｆ４は、任意に設定可能である。また、振幅増幅回路５の構成は、図７の例に限られない。また、ＬＶＤＳドライバ１００は、振幅増幅回路４又は振幅増幅回路５のいずれか一方だけを備えてもよい。

エンファシス信号生成回路６は、入力された入力データＤ、クロック信号ＣＬＫ、及びエンファシス設定信号ＥＭＰＯＮに基づいて、入力信号Ｖｉｎｐ，Ｖｉｎｍ及びエンファシス信号ＥＭＰを生成する回路である。エンファシス信号生成回路６が生成した入力信号Ｖｉｎｐ，Ｖｉｎｍは、出力回路１に入力される。また、エンファシス信号生成回路６が生成したエンファシス信号ＥＭＰは、振幅増幅回路４，５に入力される。

入力データＤは、ＬＤＶＳドライバによる伝送対象となるデジタルデータであり、Ｈ又はＬの値を有する。クロック信号ＣＬＫは、値が周期的に変化する信号であり、Ｈ又はＬの値を有する。エンファシス設定信号ＥＭＰＯＮは、振幅増幅回路４，５による振幅増幅の有効化の可否を設定するデジタル信号であり、Ｈ（第１値）又はＬ（第２値）の値を有する。エンファシス設定信号ＥＭＰＯＮがＨの場合、振幅増幅回路４，５による振幅増幅の有効化が可能となる。一方、エンファシス設定信号ＥＭＰＯＮがＬの場合、振幅増幅回路４，５による振幅増幅の有効化が不可能となる。すなわち、振幅増幅回路４，５による振幅増幅が常に無効化される。

図８は、エンファシス信号生成回路６の一例を示す図である。図８のエンファシス信号生成回路６は、クロック生成回路６１と、ＮＯＴゲートＮＧ１，ＮＧ２と、フリップフロップ回路ＦＦ１〜ＦＦ４と、マルチプレクサＭＵＸ１，ＭＵＸ２と、論理回路６２と、を備える。

クロック生成回路６１は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫ１（第１クロック信号）及びクロック信号ＣＬＫ２（第２クロック信号）を生成する回路である。クロック生成回路６１は、遅延回路、ＤＬＬ（Delay Locked Loop）回路、及びＰＬＬ（Phase Locked Loop）回路などを組み合わせることにより構成される。クロック信号ＣＬＫ１，ＣＬＫ２は、位相の異なるクロック信号であり、クロック信号ＣＬＫ１の位相は、クロック信号ＣＬＫ２の位相より、所定の位相差の分だけ進んでいる。エンファシス信号生成回路６は、クロック信号ＣＬＫ１，ＣＬＫ２の位相差に応じた幅（値がＨである期間）を有するエンファシス信号ＥＭＰを生成する。

クロック生成回路６１は、入力端子と、第１出力端子と、第２出力端子と、を備える。入力端子は、クロック信号ＣＬＫが入力される端子であり、エンファシス信号生成回路６の入力端子に相当する。第１出力端子は、クロック信号ＣＬＫ１が出力される端子であり、フリップフロップ回路ＦＦ２，ＦＦ４のクロック入力端子に接続される。第２出力端子は、クロック信号ＣＬＫ２が出力される端子であり、フリップフロップ回路ＦＦ１，ＦＦ３のクロック入力端子に接続される。

ＮＯＴゲートＮＧ１は、入力データＤを反転出力する論理ゲートである。反転出力された入力データＤを、負データＤＭと称する。ＮＯＴゲートＮＧ１は、入力端子と、出力端子と、を備える。入力端子は、入力データＤが入力される端子であり、エンファシス信号生成回路６の入力端子に相当する。出力端子は、負データＤＭが出力される端子であり、ノットゲートＮＧ２の入力端子と、フリップフロップ回路ＦＦ３，ＦＦ４のＤ入力端子と、に接続される。

ＮＯＴゲートＮＧ２は、負データＤＭを反転出力する論理ゲートである。反転出力された負データＤＭを、正データＤＰと称する。ＮＯＴゲートＮＧ２は、入力端子と、出力端子と、を備える。入力端子は、負データＤＭが入力される端子であり、ＮＯＴゲートＮＧ１の出力端子に接続される。出力端子は、正データＤＰが出力される端子であり、フリップフロップ回路ＦＦ１，ＦＦ２のＤ入力端子に接続される。

フリップフロップ回路ＦＦ１は、Ｄ型フリップフロップ回路であり、Ｄ入力端子と、クロック入力端子と、出力端子と、を備える。Ｄ入力端子は、正データＤＰが入力される端子であり、ＮＯＴゲートＮＧ２の出力端子に接続される。クロック端子は、クロック信号ＣＬＫ２が入力される端子であり、クロック生成回路６１の第２出力端子に接続される。出力端子は、エンファシス信号生成回路６の出力端子に相当し、出力回路１の入力端子Ｔｉｎｐと、ＡＮＤゲートＡＧ１の第１入力端子と、に接続される。フリップフロップ回路ＦＦ１は、クロック信号ＣＬＫ２の立ち上がり時の正データＤＰの値を保持し、保持した値を入力信号Ｖｉｎｐとして出力する。

フリップフロップ回路ＦＦ２は、Ｄ型フリップフロップ回路であり、Ｄ入力端子と、クロック入力端子と、出力端子と、を備える。Ｄ入力端子は、正データＤＰが入力される端子であり、ＮＯＴゲートＮＧ２の出力端子に接続される。クロック端子は、クロック信号ＣＬＫ１が入力される端子であり、クロック生成回路６１の第１出力端子に接続される。出力端子は、マルチプレクサＭＵＸ１の第１入力端子（Ａ）に接続される。フリップフロップ回路ＦＦ３は、クロック信号ＣＬＫ１の立ち上がり時の正データＤＰの値を保持し、保持した値を出力する。

フリップフロップ回路ＦＦ３は、Ｄ型フリップフロップ回路であり、Ｄ入力端子と、クロック入力端子と、出力端子と、を備える。Ｄ入力端子は、負データＤＭが入力される端子であり、ＮＯＴゲートＮＧ１の出力端子に接続される。クロック端子は、クロック信号ＣＬＫ２が入力される端子であり、クロック生成回路６１の第２出力端子に接続される。出力端子は、エンファシス信号生成回路６の出力端子に相当し、出力回路１の入力端子Ｔｉｎｍと、ＡＮＤゲートＡＧ２の第２入力端子と、に接続される。フリップフロップ回路ＦＦ３は、クロック信号ＣＬＫ２の立ち上がり時の負データＤＭの値を保持し、保持した値を入力信号Ｖｉｎｍとして出力する。

フリップフロップ回路ＦＦ４は、Ｄ型フリップフロップ回路であり、Ｄ入力端子と、クロック入力端子と、出力端子と、を備える。Ｄ入力端子は、負データＤＭが入力される端子であり、ＮＯＴゲートＮＧ１の出力端子に接続される。クロック端子は、クロック信号ＣＬＫ１が入力される端子であり、クロック生成回路６１の第１出力端子に接続される。出力端子は、マルチプレクサＭＵＸ２の第１入力端子（Ａ）に接続される。フリップフロップ回路ＦＦ４は、クロック信号ＣＬＫ１の立ち上がり時の負データＤＭの値を保持し、保持した値を出力する。

マルチプレクサＭＵＸ１は、２入力マルチプレクサであり、第１入力端子（Ａ）と、第２入力端子（Ｂ）と、選択制御入力端子（Ｓ）と、出力端子と、を備える。第１入力端子は、フリップフロップ回路ＦＦ２の出力端子に接続される。第２入力端子は、グラウンドに接続される。選択制御入力端子は、エンファシス信号生成回路６の入力端子に相当し、エンファシス設定信号ＥＭＰＯＮが入力される。出力端子は、ＡＮＤゲートＡＧ２の第１入力端子に接続される。マルチプレクサＭＵＸ１の出力信号を、出力信号Ｓ１と称する。マルチプレクサＭＵＸ１は、エンファシス設定信号ＥＭＰＯＮがＨの場合、第１入力端子から入力されたフリップフロップ回路ＦＦ２の出力信号を、出力信号Ｓ１として出力する。一方、マルチプレクサＭＵＸ１は、エンファシス設定信号ＥＭＰＯＮがＬの場合、第２入力端子から入力された接地電圧、すなわち、値Ｌを、出力信号Ｓ１として出力する。

マルチプレクサＭＵＸ２は、２入力マルチプレクサであり、第１入力端子（Ａ）と、第２入力端子（Ｂ）と、選択制御入力端子（Ｓ）と、出力端子と、を備える。第１入力端子は、フリップフロップ回路ＦＦ４の出力端子に接続される。第２入力端子は、グラウンドに接続される。選択制御入力端子は、エンファシス信号生成回路６の入力端子に相当し、エンファシス設定信号ＥＭＰＯＮが入力される。出力端子は、ＡＮＤゲートＡＧ１の第２入力端子に接続される。マルチプレクサＭＵＸ２の出力信号を、出力信号Ｓ２と称する。マルチプレクサＭＵＸ２は、エンファシス設定信号ＥＭＰＯＮがＨの場合、第１入力端子から入力されたフリップフロップ回路ＦＦ４の出力信号を、出力信号Ｓ２として出力する。一方、マルチプレクサＭＵＸ２は、エンファシス設定信号ＥＭＰＯＮがＬの場合、第２入力端子から入力された接地電圧、すなわち、値Ｌを、出力信号Ｓ２として出力する。

論理回路６２は、フリップフロップ回路ＦＦ１，ＦＦ３及びマルチプレクサＭＵＸ１，ＭＵＸ２の出力信号に基づいて、エンファシス信号ＥＭＰを生成する。論理回路６２は、ＡＮＤゲートＡＧ１，ＡＧ２と、ＸＯＲゲートＸＧと、を備える。

ＡＮＤゲートＡＧ１は、入力信号Ｖｉｎｐ及び出力信号Ｓ２がいずれもＨの場合、値Ｈを出力し、それ以外の場合、値Ｌを出力する論理ゲートである。ＡＮＤゲートＡＧ１は、第１入力端子と、第２入力端子と、出力端子と、を備える。第１入力端子は、フリップフロップ回路ＦＦ１の出力端子に接続される。第２入力端子は、マルチプレクサＭＵＸ２の出力端子に接続される。出力端子は、ＸＯＲゲートＸＧの第１入力端子に接続される。

ＡＮＤゲートＡＧ２は、出力信号Ｓ２及び出力信号Ｓ１がいずれもＨの場合、値Ｈを出力し、それ以外の場合、値Ｌを出力する論理ゲートである。ＡＮＤゲートＡＧ２は、第１入力端子と、第２入力端子と、出力端子と、を備える。第１入力端子は、マルチプレクサＭＵＸ１の出力端子に接続される。第２入力端子は、フリップフロップ回路ＦＦ３の出力端子に接続される。出力端子は、ＸＯＲゲートＸＧの第２入力端子に接続される。

ＸＯＲゲートＸＧは、ＡＮＤゲートＡＧ１，ＡＧ２のいずれか一方の出力信号がＨの場合、値Ｈを出力し、それ以外の場合、値Ｌを出力する論理ゲートである。ＸＯＲゲートＸＧは、第１入力端子と、第２入力端子と、出力端子と、を備える。第１入力端子は、ＡＮＤゲートＡＧ１の出力端子に接続される。第２入力端子は、ＡＮＤゲートＡＧ２の出力端子に接続される。出力端子は、エンファシス信号生成回路６の出力端子に相当し、振幅増幅回路４のトランジスタＭ１４のゲート端子と、振幅増幅回路５のトランジスタＭ１６のゲート端子と、に接続される。ＸＯＲゲートＸＧの出力信号が、エンファシス信号ＥＭＰに相当する。

なお、エンファシス信号生成回路６の構成は、図７の例に限られない。また、入力データＤ、クロック信号ＣＬＫ、及びエンファシス設定信号ＥＭＰＯＮは、外部装置から入力されてもよいし、ＬＶＤＳドライバ１００の内部で生成され、エンファシス信号生成回路６に入力されてもよい。

次に、本実施形態に係るＬＶＤＳドライバの動作について説明する。図９〜図１１は、ＬＶＤＳドライバ１００における信号遷移の一例を示すタイミングチャートである。図９は、エンファシス設定信号ＥＭＰＯＮがＬ、かつ、クロック信号ＣＬＫ１，ＣＬＫ２の位相差が１８０度の場合のタイミングチャートである。図１０は、エンファシス設定信号ＥＭＰＯＮがＨ、かつ、クロック信号ＣＬＫ１，ＣＬＫ２の位相差が１８０度の場合のタイミングチャートである。図１１は、エンファシス設定信号ＥＭＰＯＮがＨ、かつ、クロック信号ＣＬＫ１，ＣＬＫ２の位相差が２７０度の場合のタイミングチャートである。

上述の通り、入力信号Ｖｉｎｐ，Ｖｉｎｍは、それぞれフリップフロップ回路ＦＦ１，ＦＦ３の出力信号であるため、クロック信号ＣＬＫ２と同期して、その値が遷移する。また、入力信号Ｖｉｎｐの値は、正データＤＰに応じた値となり、入力信号Ｖｉｎｍの値は、正データＤＰを反転した負データＤＭに応じた値となる。したがって、図９〜図１１に示すように、入力信号Ｖｉｎｐ，Ｖｉｎｍは、クロック信号ＣＬＫ２と同期した、互いに反転した信号となる。

図９の例のように、エンファシス設定信号ＥＭＰＯＮがＬの場合、出力信号Ｓ１，Ｓ２がＬとなり、ＡＮＤゲートＡＧ１，ＡＧ２の出力信号がＬとなり、ＸＯＲゲートＸＧの出力信号、すなわち、エンファシス信号ＥＭＰがＬとなる。この結果、振幅増幅回路４，５による振幅増幅が行われず、図９に示すように、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの高レベル電圧ＶＨは基準電圧Ｖｒｅｆ１となり、低レベル電圧ＶＬは基準電圧Ｖｒｅｆ２となる。すなわち、エンファシス設定信号ＥＭＰＯＮがＬの場合、第１実施形態と同様の出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍが出力される。

一方、図１０の例のように、エンファシス設定信号ＥＭＰＯＮがＨの場合、出力信号Ｓ１，Ｓ２は、それぞれフリップフロップ回路ＦＦ２，ＦＦ４の出力信号となる。上述の通り、フリップフロップ回路ＦＦ２，ＦＦ４の出力信号は、クロック信号ＣＬＫ１と同期してその値が遷移する。また、フリップフロップ回路ＦＦ２の出力信号の値は、正データＤＰに応じた値となり、フリップフロップ回路ＦＦ４の出力信号の値は、正データＤＰを反転した負データＤＭに応じた値となる。したがって、図１０に示すように、出力信号Ｓ１，Ｓ２は、クロック信号ＣＬＫ１と同期した、互いに反転した信号となる。

図１０の例では、クロック信号ＣＬＫ１，ＣＬＫ２の位相差は１８０度であるため、出力信号Ｓ１，Ｓ２は、入力信号Ｖｉｎｐ，Ｖｉｎｍより位相が１８０度（クロック信号ＣＬＫ１，ＣＬＫ２の半周期）だけ進んだ信号となる。したがって、エンファシス信号ＥＭＰは、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりから、クロック信号ＣＬＫ１，ＣＬＫ２の半周期の間、Ｈとなる。このため、図１０の例では、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりからクロック信号ＣＬＫ１，ＣＬＫ２の半周期の間、振幅増幅回路４，５による振幅増幅が行われる。

この結果、図１０に示すように、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの高レベル電圧ＶＨは、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりからクロック信号ＣＬＫ１，ＣＬＫ２の半周期の間、基準電圧Ｖｒｅｆ３となり、それ以外の期間、基準電圧Ｖｒｅｆ１となる。また、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの低レベル電圧ＶＬは、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりからクロック信号ＣＬＫ１，ＣＬＫ２の半周期の間、基準電圧Ｖｒｅｆ４となり、それ以外の期間、基準電圧Ｖｒｅｆ２となる。以上まとめると、本実施形態によれば、クロック信号ＣＬＫ１，ＣＬＫ２の位相差が半周期である場合、当該半周期の幅を有するエンファシス信号ＥＭＰが生成され、当該半周期の間、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅が増幅される。

これに対して、図１１の例では、クロック信号ＣＬＫ１，ＣＬＫ２の位相差は２７０度であるため、出力信号Ｓ１，Ｓ２は、入力信号Ｖｉｎｐ，Ｖｉｎｍより位相が９０度（クロック信号ＣＬＫ１，ＣＬＫ２の１／４周期）だけ進んだ信号となる。したがって、エンファシス信号ＥＭＰは、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりから、クロック信号ＣＬＫ１，ＣＬＫ２の１／４周期の間、Ｈとなる。このため、図１１の例では、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりからクロック信号ＣＬＫ１，ＣＬＫ２の１／４周期の間、振幅増幅回路４，５による振幅増幅が行われる。

この結果、図１１に示すように、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの高レベル電圧ＶＨは、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりからクロック信号ＣＬＫ１，ＣＬＫ２の１／４周期の間、基準電圧Ｖｒｅｆ３となり、それ以外の期間、基準電圧Ｖｒｅｆ１となる。また、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの低レベル電圧ＶＬは、入力信号Ｖｉｎｐ又は入力信号Ｖｉｎｍの立ち上がりからクロック信号ＣＬＫ１，ＣＬＫ２の１／４周期の間、基準電圧Ｖｒｅｆ４となり、それ以外の期間、基準電圧Ｖｒｅｆ２となる。以上まとめると、本実施形態によれば、クロック信号ＣＬＫ１，ＣＬＫ２の位相差が１／４周期である場合、当該１／４周期の幅を有するエンファシス信号ＥＭＰが生成され、当該１／４周期の間、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅が増幅される。

以上説明した通り、本実施形態によれば、振幅増幅回路４，５により、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅を大きくすることができる。これにより、出力回路１の後段に接続された伝送線路で生じる高周波損失により、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの振幅が減衰した場合であっても、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｍの値、すなわち、入力データＤを正確に伝送することができる。

また、振幅増幅回路４，５は、ソースフォロワとして機能するトランジスタと、スイッチとして機能するトランジスタと、を直列に接続した簡単な構成により実現できる。

また、クロック信号ＣＬＫ１，ＣＬＫ２の位相差を調整することにより、エンファシス信号ＥＭＰの幅、すなわち、振幅増幅が有効な期間を任意に設定することができる。振幅増幅が有効な期間を、入力データＤの１ビット分の期間より短く設定することにより、振幅増幅による消費電力の増大を抑制できる。また、クロック生成回路６１をＤＬＬ回路やＰＬＬ回路により構成することにより、クロック信号ＣＬＫ１，ＣＬＫ２の位相差を精度よく調整し、振幅増幅が有効な期間を精度よく設定できる。

なお、上記実施形態に挙げた構成等に、その他の要素との組み合わせなど、ここで示した構成に本発明が限定されるものではない。これらの点に関しては、本発明の趣旨を逸脱しない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

１：出力回路
２：第１制御回路
３：第２制御回路
４：第１振幅増幅回路
５：第２振幅増幅回路
６：エンファシス信号生成回路
６１：クロック生成回路
６２：論理回路
１００：ＬＶＤＳドライバ
Ｍ：トランジスタ
Ｒ：抵抗
Ｉ：電流源
Ａ：オペアンプ
Ｔ：端子
ＦＦ：フリップフロップ回路
ＭＵＸ：マルチプレクサ
ＮＧ：ＮＯＴゲート
ＡＧ：ＡＮＤゲート
ＸＧ：ＸＯＲゲート

特開２００５−２２３８７２号公報

Claims (13)

1. 第１入力信号が入力される第１入力端子と、
   第２入力信号が入力される第２入力端子と、
   第１出力信号が出力される第１出力端子と、
   第２出力信号が出力される第２出力端子と、
   高電圧電源に接続された第１端子と、第１ノードに接続された第２端子と、制御端子と、を有する第１トランジスタと、
   低電圧電源に接続された第１端子と、第２ノードに接続された第２端子と、制御端子と、を有する第２トランジスタと、
   前記第１ノードに接続された第１端子と、前記第１出力端子に接続された第２端子と、前記第１入力端子に接続された制御端子と、を有する第３トランジスタと、
   前記第１ノードに接続された第１端子と、前記第２出力端子に接続された第２端子と、前記第２入力端子に接続された制御端子と、を有する第４トランジスタと、
   前記第１出力端子に接続された第１端子と、前記第２ノードに接続された第２端子と、前記第２入力端子に接続された制御端子と、を有する第５トランジスタと、
   前記第２出力端子に接続された第１端子と、前記第２ノードに接続された第２端子と、前記第１入力端子に接続された制御端子と、を有する第６トランジスタと、を備える出力回路と、
   前記第１入力信号が第１値のときの前記第１出力信号の電圧が第１基準電圧と等しくなるように、前記第１トランジスタの前記制御端子の電圧を制御する第１制御回路と、
   前記第１入力信号が第２値のときの前記第１出力信号の電圧が第２基準電圧と等しくなるように、前記第２トランジスタの前記制御端子の電圧を制御する第２制御回路と、
   を備えるＬＶＤＳドライバ。
2. 前記第１制御回路は、
   前記高電圧電源に接続された第１端子と、第２端子と、前記第１トランジスタの前記制御端子に接続された制御端子と、を有する第７トランジスタと、
   前記第７トランジスタの前記第２端子に接続された第１端子と、第３ノードに接続された第２端子と、前記高電圧電源に接続された制御端子と、を有する第８トランジスタと、
   前記第１基準電圧を印加された第１入力端子と、前記第３ノードに接続された第２入力端子と、前記第１トランジスタの前記制御端子に接続された出力端子と、を有する第１オペアンプと、
   前記第３ノードに第１電流を供給する第１電流源と、
   を備える請求項１に記載のＬＶＤＳドライバ。
3. 前記第１制御回路は、前記第３ノードと前記第１電流源との間に接続された、第１抵抗及び第９トランジスタの少なくとも一方を更に備える請求項２に記載のＬＶＤＳドライバ。
4. 前記第２制御回路は、
   前記低電圧電源に接続された第１端子と、第２端子と、前記第２トランジスタの前記制御端子に接続された制御端子と、を有する第１０トランジスタと、
   第４ノードに接続された第１端子と、前記第１０トランジスタの前記第２端子に接続された第２端子と、前記高電圧電源に接続された制御端子と、を有する第１１トランジスタと、
   前記第２基準電圧を印加された第１入力端子と、前記第４ノードに接続された第２入力端子と、前記第２トランジスタの前記制御端子に接続された出力端子と、を有する第２オペアンプと、
   前記第４ノードに第２電流を供給する第２電流源と、
   を備える請求項１乃至請求項３のいずれか１項にＬＶＤＳドライバ。
5. 前記第２制御回路は、前記第４ノードと前記第２電流源との間に接続された、第２抵抗及び第１２トランジスタの少なくとも一方を更に備える請求項４に記載のＬＶＤＳドライバ。
6. 前記出力回路を複数備える請求項１乃至請求項５のいずれか１項に記載のＬＶＤＳドライバ。
7. 入力データ及びクロック信号に基づいて、前記第１入力信号、前記第２入力信号、及びエンファシス信号を生成するエンファシス信号生成回路を更に備える
   請求項１乃至請求項６のいずれか１項に記載のＬＶＤＳドライバ。
8. 前記エンファシス信号に従って、前記第１入力信号が前記第１値のときの前記第１出力信号の電圧の少なくとも一部が、前記第１基準電圧より高い第３基準電圧と等しくなるように、前記第１ノードの電圧を制御する第１振幅増幅回路を更に備える
   請求項７に記載のＬＶＤＳドライバ。
9. 前記エンファシス信号に従って、前記第１入力信号が前記第２値のときの前記第１出力信号の電圧の少なくとも一部が、前記第２基準電圧より低い第４基準電圧と等しくなるように、前記第２ノードの電圧を制御する第２振幅増幅回路を更に備える
   請求項７又は請求項８に記載のＬＶＤＳドライバ。
10. 前記第１振幅増幅回路は、
    前記高電圧電源に接続された第１端子と、第２端子と、第５基準電圧を印加された制御端子と、を有する第１３トランジスタと、
    前記第１３トランジスタの前記第２端子に接続された第１端子と、前記第１ノードに接続された第２端子と、前記エンファシス信号を入力される制御端子と、を有する第１４トランジスタと、
    を備える請求項８に記載のＬＶＤＳドライバ。
11. 前記第２振幅増幅回路は、
    前記低電圧電源に接続された第１端子と、第２端子と、第６基準電圧を印加された制御端子と、を有する第１５トランジスタと、
    前記第２ノードに接続された第１端子と、前記第１５トランジスタの前記第２端子に接続された第２端子と、前記エンファシス信号を入力される制御端子と、を有する第１６トランジスタと、
    を備える請求項９に記載のＬＶＤＳドライバ。
12. 前記エンファシス信号生成回路は、
    前記クロック信号に基づいて、所定の位相差を有する第１クロック信号及び第２クロック信号を生成するクロック生成回路を備え、
    前記位相差に応じた幅を有する前記エンファシス信号を生成する
    請求項７乃至請求項１１のいずれか１項に記載のＬＶＤＳドライバ。
13. 前記エンファシス信号生成回路は、エンファシス設定信号を更に入力され、前記エンファシス設定信号の値が第１値の場合、第１値又は第２値を有する前記エンファシス信号を生成し、前記エンファシス設定信号の値が第２値の場合、前記第２値を有する前記エンファシス信号だけ生成する
    請求項１２に記載のＬＶＤＳドライバ。

Images