JP5595901B2 - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 230000015654 memory Effects 0.000 claims description 131
- 238000007667 floating Methods 0.000 description 42
- 238000000034 method Methods 0.000 description 32
- 238000009826 distribution Methods 0.000 description 29
- 230000015556 catabolic process Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000013500 data storage Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000002250 progressing effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/5642—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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Description
まず、不揮発性半導体記憶装置の全体構成を、図1〜図5を参照して説明する。図1は、不揮発性半導体記憶装置の一例であるNAND型フラッシュメモリの構成を示すブロック図である。図1に示すように、NAND型フラッシュメモリ20は、電荷蓄積層として浮遊ゲートを有する複数のメモリセルをマトリクス状に配列してなるメモリセルアレイ1を有する。メモリセルアレイ1のワード線方向の側部に、ワード線及び選択ゲート線の選択駆動を行うロウデコーダ回路2が配置され、ビット線方向の側部に、ビット線を介してセルデータの読み出し及び書き込みに供されるセンスアンプ回路3が配置されている。ロウデコーダ回路2は、プリロウデコーダ2aとメインロウデコーダ2bとを備え、センスアンプ回路3は、センスアンプ3aとデータレジスタ3bとを備えている。
図2は、メモリセルアレイ1の構成を示す回路図である。図2に示すように、メモリセルアレイ1は、電気的書き換え可能なM個の不揮発性メモリセルMC_0−MC_M−1が直列接続されたNANDストリングの両端に選択ゲートトランジスタS1,S2をそれぞれ接続してなるNANDセルユニットNUを配列して構成される。なお、ここでMは、例えば8,16,32,33,34,64,66,68,88などである。
図3は、メモリセルMC_0〜MC_M−1及び選択ゲートトランジスタS1、S2の断面構造を示している。図3に示すように、基板に形成されたp型ウェル41にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層42が形成されている。またウェル41の上にはトンネル絶縁膜43を介して浮遊ゲート(FG)44が形成され、この浮遊ゲート44の上にはゲート間絶縁膜45を介して制御ゲート(CG)46が形成されている。制御ゲート46は、ワード線WLを構成する。また、選択ゲートトランジスタS1、S2は、ウェル41の上にゲート絶縁膜43を介して選択ゲート47を有している。ゲート47は、選択ゲート線SGS,SGDを構成する。メモリセルMCと選択ゲートトランジスタS1,S2とは、隣接するもの同士でドレインおよびソースを共有する形でNAND接続されている。
次に、メモリセルのデータ記憶状態であるしきい値分布について図4を参照して説明する。図4は、2ビット/セルの場合のしきい値電圧分布を示す図である。なお、ここでは、2ビット/セルを例に挙げているが、以下に述べる各実施形態は、これに限定されるものではない。
2ビット/セルのデータを書き込むために、まず選択ブロックBLKの全メモリセルMCは、上述の消去動作により負のしきい値電圧分布に設定される。次に、図4に示すように、消去状態のしきい値電圧分布のメモリセルMCの一部をしきい値電圧分布A、Bの中間レベルLMまで書き込む下位ページ書き込みを行う。
図4に示すように、下位ページ書き込み(中間レベルLMの書き込み)時は、その書き込みしきい値電圧の下限値に相当するベリファイ電圧LMVにより、書き込み状態の確認を行う。即ち、選択ワード線WLにベリファイ電圧LMVを与えたベリファイ読み出し動作で、選択メモリセルMCが導通すればフェイル、非導通の場合パスという判定を行う。同様に、上位ページ書き込み時は、ベリファイ電圧AV、BV、CVによりそれぞれしきい値電圧分布A、B、Cの書き込み確認を行うことになる。
次に、実施形態に係るメモリセルアレイ1における読み出し動作を説明するに先立ち、従来の読み出し動作を説明する。
[数1]
Vread+2γ・Vread
に概略比例する。
[数2]
Vread2+γ・(Vcg+Vread)
に概略比例する。
[数3]
γ・(Vread−Vcg)+(Vread−Vread2)
に比例する分だけ低くなる。しかし、読み出しパス電圧Vread2をVreadに比べて高くすることで、γ・(Vread−Vcg)分をキャンセルすることができる。
次に、図5を参照しながら、第1の実施形態の読み出し動作を説明する。本実施形態が、図32に示した従来の読み出し動作と異なるのは、メモリセルアレイのドレイン側(ビット線側)で選択ワード線WL_Nに近い方から順に配置された非選択ワード線WL_N+1、WL_N+2に、読み出しパス電圧Vread21,Vread22をそれぞれ印加している点である。ここで、読み出しパス電圧Vread21,Vread22は、読み出しパス電圧Vreadよりは高く、読み出しパス電圧Vread2よりも低い電圧である。
[数4]
Vread21+γ・(Vcg+Vread22)
に概略比例することになる。
[数5]
γ・{(Vread−Vcg)+(Vread−Vread22)}
+(Vread−Vread21)
に比例する分だけ低くなる。したがって、Vread21,Vread22を高くすることで、γ・{(Vread−Vcg)分をキャンセルすることができる。ここで、数3と数5を比較すると、数3では、非選択ワード線WL_N+1の読み出しパス電圧Vread2の調整だけで隣接セルの浮遊ゲートの電位を補償していたのに対し、数5では、非選択ワード線WL_N+1の読み出しパス電圧Vread21を読み出しパス電圧Vreadよりも高くするだけでなく、非選択ワード線WL_N+2の読み出しパス電圧Vread22も、読み出しパス電圧Vreadより高くすることで隣接セルの浮遊ゲートの電位を補償することができる。このため、少なくとも読み出しパス電圧Vread21を読み出しパス電圧Vread2よりも低く抑えることができる。これにより、隣接ワード線間の電位差およびワード線と隣接セルの浮遊ゲート間の電位差を低減でき、耐圧を緩和することができる。
[数6]
Vread2=Vread+Δ2
Vread21=Vread+Δ21
Vread22=Vread+Δ22
と表すことができる。
[数7]
Δ2=γ・Δ22+Δ21(0<γ<1)
となる。したがって、Δ2>Δ22、Δ2>Δ21であり、Vread2>Vread21、Vread2>Vread22となり、Vread21,Vread22は、Vread2よりも低い電圧にすることができる。
[数8]
Δ21=Δ22=Δ2/(γ+1)
にすると、Vread21=Vread22<Vread2とすることができる。すなわち、少なくとも選択ワード線WL_Nに隣接する非選択ワード線WL_N+1に印加される読み出しパス電圧Vread21を読み出しパス電圧Vread2よりも低くすることができるたけでなく、Vread21=Vread22とすることができるので、電源の種類を増やさずに、隣接ワード線間の電位差を少なくすることができ、微細化に伴う耐圧の問題を回避して、回路面積の縮小、回路の簡略化も可能になる。
次に図6を参照して第2の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図7を参照して第3の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図8を参照して第4の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図9を参照して第5の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図10を参照して第6の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図11を参照して第7の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図12を参照して第8の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図13を参照して第9の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図14を参照して第10の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図15を参照して第11の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図16を参照して第12の実施形態に係る不揮発性半導体記憶装置を説明する。
次に図17を参照して第13の実施形態に係る不揮発性半導体記憶装置について説明する。
次に図18を参照して第14の実施形態に係る不揮発性半導体記憶装置について説明する。
次に図19を参照して第15の実施形態に係る不揮発性半導体記憶装置について説明する。
次に図20を参照して第16の実施形態に係る不揮発性半導体記憶装置について説明する。
次に図21を参照して第17の実施形態に係る不揮発性半導体記憶装置について説明する。
次に図22を参照して第18の実施形態に係る不揮発性半導体記憶装置について説明する。
次に図23を参照して第19の実施形態に係る不揮発性半導体記憶装置について説明する。
これまでは、読み出し動作について説明したが、以後は、書き込みベリファイ読み出し時の動作について説明する。
2)下位ページが書き込まれてから上位ページが書き込まれるまでの段階(2種類)
3)上位ページが書き込まれた直後(上位ページの書込みベリファイ読み出しを行った時点と同じ状態)
4)上位ページが書き込まれてから、NANDセルのすべてのセルにデータが書き込まれるまでの段階
図25に、上記1)〜4)の段階で、ワード線WL_N−5〜WL_N+5に接続されたメモリセルがどのようなデータを記憶しているかを示す。なお、図中○を付した太文字は、最後に書き込まれたデータを示している。なお、消去状態及び各レベルA,B,Cのしきい値分布は、図4に示した通りである。
Vread122≦Vread142≦Vread22,
Vread121≦Vread141≦Vread21,
Vread131≦Vread151≦Vread31,
Vread132≦Vread152≦Vread32
である。すなわち、状態1)の下位ページ書込みベリファイ読み出しの段階、状態3)の上位ページ書込みベリファイ読み出しの段階、読み出し動作の段階の順に、非選択ワード線WL_N−2,WL_N−1,WL_N+1,WL_N+2に印加される電圧が高くなるように電圧を印加する。これにより、非選択ワード線WL_N−2,WL_N−1,WL_N+1,WL_N+2に接続されたセルのデータ状態が変化することによるセルのオン抵抗の差異をキャンセルすることができ、しきい値電圧(Vth)分布幅を実効的に狭くすることができ、書込み速度の向上ないし、セルの信頼性特性を改善することができる。
第20の実施形態では、ある書き込みレベルに対しての書き込みベリファイ読み出し動作の場合を示した。
以上が書込みベリファイ読み出し動作に関する実施形態で、同様に読み出し動作では、図28,29,30に示すような動作が一例として挙げられる。
Claims (6)
- 制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたNANDセルユニットを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に接続され、前記第1及び第2の選択ゲートトランジスタのゲートがそれぞれ第1及び第2の選択ゲート線に接続されたメモリセルアレイと、
データ読み出し時に、前記複数のメモリセルのうちデータを読み出す選択メモリセルに接続された選択ワード線に読み出し電圧を与え、前記複数のメモリセルのうちの非選択メモリセルに接続された非選択ワード線にセルデータによらず前記メモリセルがオンする読み出しパス電圧を与える制御回路と
を有する不揮発性半導体記憶装置において、
前記制御回路は、前記選択ワード線に前記ビット線側及び前記ソース線側の少なくとも一方で隣接する第1の非選択ワード線、前記第1の非選択ワード線に前記選択ワード線と反対側で隣接する第2の非選択ワード線、及び前記第2の非選択ワード線に前記選択ワード線と反対側で隣接する第3の非選択ワード線に、それぞれ第1の読み出しパス電圧、第2の読み出しパス電圧、および第3の読み出しパス電圧を与え、前記第2の読み出しパス電圧は前記第3の読み出しパス電圧よりも高く、前記第1の読み出しパス電圧は、前記第2の読み出しパス電圧以下、前記第3の読み出しパス電圧以上であり、
前記直列接続された複数のメモリセルのうち、少なくとも前記第1の非選択ワード線、前記第2の非選択ワード線、前記第3の非選択ワード線、前記第3の非選択ワード線に前記選択ワード線と反対側で隣接する第4の非選択ワード線、前記選択ワード線に前記第1の非選択ワード線と反対側で隣接する第5の非選択ワード線、前記第5の非選択ワード線に前記選択ワード線と反対側で隣接する第6の非選択ワード線及び前記第6の非選択ワード線に前記選択ワード線と反対側で隣接する第7の非選択ワード線にそれぞれ接続されたメモリセルと、前記直列接続された複数のメモリセルの両端のメモリセルと、を除いたメモリセルに接続された非選択ワード線に前記第2の読み出しパス電圧よりも低い読み出しパス電圧を与える
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1の読み出しパス電圧は、前記第2の読み出しパス電圧と等しいことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記制御回路は、前記第3の非選択ワード線に前記選択ワード線と反対側で隣接する第4の非選択ワード線に、前記第3の読み出しパス電圧よりも高い第4の読み出しパス電圧を与える
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記直列接続された複数のメモリセルの両端の少なくとも一方が消去状態のダミーセルであり、
前記制御回路は、前記ダミーセルに接続されたダミーワード線に前記第3の読み出しパス電圧よりも低い第5の読み出しパス電圧を印加する
ことを特徴とする請求項1〜3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記制御回路は、書き込みベリファイ読み出し時の前記第3の読み出しパス電圧を、読み出し時の前記第3の読み出しパス電圧よりも低く設定することを特徴とする請求項1〜4のいずれか1項記載の不揮発性半導体記憶装置。
- 前記制御回路は、前記選択ワード線に印加する読み出し電圧が高いほど、前記第1の読み出しパス電圧を低くすることを特徴とする請求項1〜5のいずれか1項記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010291948A JP5595901B2 (ja) | 2010-12-28 | 2010-12-28 | 不揮発性半導体記憶装置 |
US13/335,095 US8711634B2 (en) | 2010-12-28 | 2011-12-22 | Nonvolatile semiconductor memory device and method for controlling the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010291948A JP5595901B2 (ja) | 2010-12-28 | 2010-12-28 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012142039A JP2012142039A (ja) | 2012-07-26 |
JP5595901B2 true JP5595901B2 (ja) | 2014-09-24 |
Family
ID=46316611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010291948A Active JP5595901B2 (ja) | 2010-12-28 | 2010-12-28 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8711634B2 (ja) |
JP (1) | JP5595901B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2010
- 2010-12-28 JP JP2010291948A patent/JP5595901B2/ja active Active
-
2011
- 2011-12-22 US US13/335,095 patent/US8711634B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20120163096A1 (en) | 2012-06-28 |
JP2012142039A (ja) | 2012-07-26 |
US8711634B2 (en) | 2014-04-29 |
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