JP5268882B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
しかし、この特許文献1の方法では、閾値電圧分布が負の方向に大きく移動した場合に、読み出し動作時及びベリファイ動作時にソース線及びウエルに印加すべき電圧を大きくする必要がある。ソース線及びウエルに印加すべき電圧が例えば電源電圧に比べ大きくなると、その分ソース線ドライバやウエルドライバ等の周辺回路も大型化し、回路面積が増大すると共に、消費電力も大きくなってしまう。更に、ソース線及びウエルの充電に時間を要し、書き込み動作の時間が長くなってしまうという問題がある。
このように、微細化が進展した場合であっても書き込み動作を確実に実行すると共に、回路面積の増大や消費電力の増大を抑制することのできる不揮発性半導体記憶装置の開発が望まれている。
図1は、本発明の第1の実施の形態によるNANDセル型フラッシュメモリのメモリコア構成を示している。
NANDセルユニット内のメモリセルM0−M31の制御ゲートはそれぞれ異なるワード線WL0−WL31に接続されている。選択ゲートトランジスタSG0,SG1のゲートは、ワード線WL0〜WL31と並行する選択ゲート線SGD,SGSに接続されている。
この4値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布Eに設定される(データ消去:図3のステップS11)。このデータ消去は、メモリセルアレイ1が形成されたウエルSWに正の消去電圧Veraをウエルドライバ6から与え、選択ブロックの全ワード線を0Vとして、全メモリセルMの浮游ゲートの電子を放出させることにより行う。
その後、閾値電圧分布EからAへ、更に中間分布LMから閾値電圧分布B,Cへと閾値電圧を上昇させる上位ページ書き込み(Upper Page Program)を行った後、更にベリファイ電圧として電圧VA、VB又はVCを用いてベリファイ動作を行う(ステップS14、S15)。こうして、全ての閾値電圧分布E〜Cへの書き込みが完了した後は、必要に応じ、読み出し動作を行う(ステップS16)。読み出し動作においては、選択メモリセルMのゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布E〜Cの上限と下限の間の電圧である読み出し電圧RA、RB、RCに設定する一方、非選択メモリセルには、閾値電圧分布Cの上限値よりも十分に大きい読み出しパス電圧Vreadを印加する。
図8Aは、本実施の形態の原理を説明するため、従来の読み出し動作において選択されたNANDセルユニットの各部に印加される電圧の関係を示している。
選択ワード線WLnに隣接するワード線WLn−1、WLn+1に読み出し電圧Vreadを供給した場合、選択ワード線WLnに接続されたメモリセルMnの浮遊ゲートFG(n)の閾値電圧が実質的に低くなる。ここで、例えば選択メモリセルMnのワード線WLnと選択メモリセルMnの浮遊ゲートFG(n)との容量結合比をCr、選択ワード線WLnに隣接するワード線WLn−1、WLn+1と選択メモリセルMnの浮遊ゲートFG(n)との間の容量結合比をそれぞれCr_1と定義する。この場合において、選択メモリセルMnのデータを読み出すため、選択メモリセルMnのワード線WLnに所定の読み出し電圧Vcgを印加する一方、非選択メモリセル(Mn+1、Mn−1他)をその保持データに拘わらずオン状態とするため、非選択メモリセルのワード線には読み出しパス電圧Vreadを印加した場合を考える。この場合、上述の容量結合比Cr_1により、選択メモリセルMnの浮遊ゲートFG(n)の電圧が上昇する。このため、選択メモリセルMnの閾値電圧が実質的に低下することとなる。
このような現象は、メモリセルが微細化、すなわち、容量結合比Cr_1が大きくなるに従い顕著になる。つまり、浮遊ゲートFG(n)に同じ数の電子を入れたとしても、容量結合比Cr_1が大きくなれば、選択メモリセルMnの閾値電圧が実質的に低下することとなるからである。
この電圧Vread’は、中間分布LMの上限値VLMuより十分に大きい電圧(例えば、想定される上限値VLMuよりも2V程度大きい電圧)であればよい。従って、閾値電圧分布BやCの上限値よりも小さい値に読み出しパス電圧Vread’を設定することも可能である。なぜなら、図2Aに示したような書き込み手順が実行される場合において、ソース線CELSRCに近い側のメモリセルから書き込みを開始し、以後、順次ソース線CELSRCに近い順からビット線BLに近い側のメモリセルの書き込みを行う場合、選択セルのソース線CELSRCに隣接するメモリセルMn+1には中間分布LMが書き込まれているからである。すなわち、選択メモリセルMnに中間分布LMを書き込む時には、メモリセルMn+1には閾値電圧の高い閾値電圧分布BやCは書き込まれていない。選択メモリセルMnに中間分布LMの書き込みが完了した時点においては、閾値電圧の高い閾値電圧分布BやCを有するメモリセルは選択セルに隣接するメモリセルには存在しないからである。
換言すれば、選択メモリセルMnに最大の閾値電圧分布である分布Cについての書き込み動作が行われる前の段階で行われるベリファイ動作である中間分布LMのベリファイ動作においては、選択メモリセルMnに隣接するメモリセルMn+1、Mn−1に通常の読み出しパス電圧Vreadよりも小さい読み出しパス電圧Vread’を非選択のメモリセルMn+1、Mn−1に印加するものである。
一例として、図6に示すようなベリファイ電圧の割り当てがなされる場合において、読み出しパス電圧Vread’は、読み出しパス電圧Vread(6.0V)よりも3V程小さい3.0Vに設定することができる。
従って、中間分布LMのベリファイ動作時においては、図6のように中間分布LMのベリファイ電圧VLMが、例えば、−3Vに設定され且つソース線CELSRC及びウエルSWの電圧Vwellが、例えば、1.5V止まりであっても、中間分布LMのベリファイ動作時に選択メモリセルに印加する電圧Vcgは、負の電圧とする必要は無く、例えば0Vとすることができる。
次に、本発明の第2の実施の形態を、図10A,図10Bを参照して説明する。前述の第1の実施の形態では、1つの中間分布LMを書く動作を行い、この1つの中間分布LMのベリファイ動作を行う場合に、上述のような読み出しパス電圧Vread’を用いる例を説明した。
なぜなら、例えば、図10Bに示したような順番でフォギー書き込み、ファイン書き込みが実行される場合において、選択メモリセルのフォギー書き込みのベリファイ動作を行う時点においては、選択メモリセルに隣接するメモリセルには、中間分布FMCの上限より閾値電圧の高い閾値電圧分布を有するメモリセルは存在しないからである。
次に、本発明の第3の実施の形態を、図11を参照しつつ説明する。
この第3の実施の形態は、回路の基本構成は第1の実施の形態(図1)と同一である。また、基本的な書き込み手順も、図2、図3、10A、図10Bで示したのと同一であり、ネガティブセンス方式を行うと共に、中間分布LM又はFMA〜FMCのベリファイ動作において、非選択メモリセルMn+1、Mn−1に印加する読み出しパス電圧を、通常の読み出しパス電圧Vreadよりも小さくする点も、第1の実施の形態と同様である。
なお、非選択メモリセルMn+1の閾値電圧(保持データ)によりワード線WLn+1に印加する読み出しパス電圧の値を変化させることがより効果的である。例えば、メモリセルMn+1が、閾値電圧分布Eに相当する閾値電圧を有する場合には、ワード線WLn+1にも、ワード線WLn−1と同様に、読み出しパス電圧Vread2を印加するのが好適である。
次に、本発明の第4の実施の形態を、図12を参照しつつ説明する。
この第4の実施の形態は、図12に示すように、ワード線WL同士の間隔が異なる場合に適用されるものである。例えば、メモリセルMn+2乃至Mnまでの配列ピッチがD1であり、メモリセルMnとメモリセルMn−1との間のピッチはこれよりも大であるD2(>D1)である場合である。このような配列はメモリセルの端部に使用される場合がある。
次に、本発明の第5の実施の形態を、図13を参照しつつ説明する。
この第5の実施の形態は、図13に示すように、メモリストリングの端部のメモリセル(選択ゲート線SGD,SGSに隣接するメモリセル)が、データ書き込みに用いられないダミーセルDMとされている点で、前述の実施の形態と異なっている。そして、このダミーセルDMは、他のメモリセルとは異なる配列ピッチで形成されているものとする。一例として、通常のメモリセルMの配列ピッチがD1であるとした場合、ダミーセルDMとメモリセルM1との間のピッチはこれよりも大であるD2(>D1)である。
このように低い読み出しパス電圧Vread4が印加されることにより、上述の第3乃至4の実施の形態と同様の効果を得ることができる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、改変、置換、削除、組み合わせ等が可能である。
Claims (5)
- 半導体層と、
前記半導体層上にゲート絶縁膜を介して形成された電荷蓄積層、及び前記電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲートを有するメモリセルを複数個直列に接続してなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリストリングの一端に電気的に接続されるビット線と、
前記メモリセルの他端に電気的に接続されたソース線と、
前記半導体層、前記制御ゲート、前記ビット線、前記ソース線に印加する電圧を制御する制御回路と
を備え、
前記制御回路は、
前記メモリセルへの書き込み動作及びこの書き込み動作の完了を確認するためのベリファイ動作においては、前記メモリセルに対し複数通りの閾値電圧分布を与えるような電圧制御を実行し、
前記メモリセルの読み出し動作においては、選択された前記メモリセルに対し前記複数通りの閾値電圧分布の下限と上限との間の電圧である読み出し電圧を印加する一方、非選択の前記メモリセルに対しては複数の閾値電圧分布のうち最大の閾値電圧分布である第1の閾値電圧分布の上限値よりも大きい第1の読み出しパス電圧を印加し、
少なくとも前記第1の閾値電圧分布への書き込み動作が行われる前の段階の書き込み動作における前記ベリファイ動作においては、前記第1の読み出しパス電圧よりも小さい第2の読み出しパス電圧を非選択の前記メモリセルに印加しつつ、前記半導体層及び前記ソース線に正の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1の閾値電圧分布への書き込み動作が行われる前の段階の書き込み動作は、前記第1の閾値電圧分布の下限よりも低い下限を有する中間分布である
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記メモリセルの読み出し動作において、前記半導体層及び前記ソース線に正の電圧を印加することを特徴とする請求項1または2記載の不揮発性半導体記憶装置。
- 前記メモリストリング内の複数の前記メモリセルに対する書き込み動作は、前記ソース線に近い側にあるメモリセルに対する書き込み動作から開始され、以後順次ソース線から近い順に実行され、
前記選択メモリセルのベリファイ動作において、選択された前記メモリセルに対し前記ソース線の側で隣接する非選択の前記メモリセルには、前記第2の読み出しパス電圧として第1の電圧が印加され、選択された前記メモリセルに対し前記ビット線の側で隣接する非選択の前記メモリセルには前記第2の読み出しパス電圧として前記第1の電圧よりも小さい第2の電圧が印加される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記メモリストリングは、その端部にデータ記憶に用いられないダミーセルを接続されており、
前記ダミーセルに隣接する前記メモリセルに対するベリファイ動作においては、前記ダミーセルに対し前記第2の読み出しパス電圧として前記第2の電圧よりも小さい第3の電圧が印加される
ことと特徴とする請求項4記載の不揮発性半導体記憶装置。
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