JP2022035525A - 半導体記憶装置の動作条件の調整方法 - Google Patents

半導体記憶装置の動作条件の調整方法 Download PDF

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Abstract

【課題】高速動作を実現可能な半導体記憶装置の動作条件の調整方法を提供する。【解決手段】動作条件の調整方法は、基板と、基板の表面と交差する方向に並ぶ複数の第１導電層と、複数の第１導電層と対向する複数の第１半導体層と、複数の第１半導体層の一端部に接続された第２半導体層と、複数の第１導電層と複数の第１半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置に関する。プログラム動作の所定のタイミングにおいて、複数の第１導電層のうちの一つである第２導電層にプログラム電圧又は書込パス電圧が供給される。この調整方法においては、第２導電層に書込パス電圧を供給し、複数の第１導電層のうちの一つである第３導電層にプログラム電圧を供給する第１動作と、第２導電層に書込パス電圧よりも小さいベリファイ電圧を供給し、第３導電層にプログラム電圧よりも小さい電圧を供給する第２動作と、を実行する。【選択図】図１１

Description

本実施形態は、半導体記憶装置の動作条件の調整方法に関する。
基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する複数の第１半導体層と、第１方向において基板から離間し、又は、基板の一部であり、複数の第１半導体層の第１方向の一端部に接続された第２半導体層と、複数の第１導電層と複数の第１半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
特開２０１７－１５７２６０号公報
高速動作を実現可能な半導体記憶装置の動作条件の調整方法を提供する。
一の実施形態に係る半導体記憶装置の動作条件の調整方法は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する複数の第１半導体層と、第１方向において基板から離間し、又は、基板の一部であり、複数の第１半導体層の第１方向の一端部に接続された第２半導体層と、複数の第１導電層と複数の第１半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置に関する。この半導体記憶装置においては、プログラム動作の所定のタイミングにおいて、複数の第１導電層のうちの一つである第２導電層にプログラム電圧又はプログラム電圧よりも小さい書込パス電圧が供給される。この調整方法においては、第２導電層に書込パス電圧を供給し、複数の第１導電層のうちの一つである第３導電層にプログラム電圧を供給する第１動作と、第２導電層に書込パス電圧よりも小さいベリファイ電圧を供給し、第３導電層にプログラム電圧よりも小さい電圧を供給する第２動作と、を実行する。
第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 図４のＡで示した部分の模式的な拡大図である。 ４ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。 読出動作について説明するための模式的な断面図である。 書込シーケンスについて説明するための模式的なフローチャートである。 プログラム動作について説明するための模式的な断面図である。 ベリファイ動作について説明するための模式的な断面図である。 第１実施形態に係る電流調整シーケンスについて説明するための模式的なフローチャートである。 電流調整シーケンスについて説明するための模式的な波形図である。 ＳＧＳプログラム動作について説明するための模式的な断面図である。 ＳＧＳプログラム動作について説明するための模式的な断面図である。 ＷＬベリファイ動作について説明するための模式的な断面図である。 第２実施形態に係る電流調整シーケンスについて説明するための模式的な波形図である。 ＳＧＳプログラム動作について説明するための模式的な断面図である。 ＳＧＳプログラム動作について説明するための模式的な断面図である。 第３実施形態に係る電流調整シーケンスについて説明するための模式的な波形図である。 ＳＧＳプログラム動作について説明するための模式的な断面図である。 ＳＧＳプログラム動作について説明するための模式的な断面図である。 第４実施形態に係る電流調整シーケンスについて説明するための模式的なフローチャートである。 電流調整シーケンスについて説明するための模式的な波形図である。 ＴＣＷＬプログラム動作について説明するための模式的な断面図である。 ＷＬベリファイ動作について説明するための模式的な断面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［半導体記憶装置の回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。図２は、半導体記憶装置の一部の構成を示す模式的な回路図である。
尚、図１には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図１において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図１の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図１に示す様に、半導体記憶装置は、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図２に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、ビット線ＢＬ側の複数のダミーメモリセルＤＭＣ、複数のメモリセルＭＣ、ソース線ＳＬ側の複数のダミーメモリセルＤＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
ダミーメモリセルＤＭＣは、メモリセルＭＣと同様の構造を備える。ただし、ダミーメモリセルＤＭＣは、データを記憶しない。尚、１のメモリストリングＭＳに対応する複数のダミーメモリセルＤＭＣのゲート電極には、それぞれ、ダミーワード線ＤＷＬが接続される。これらダミーワード線ＤＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図１）は、例えば図２に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される電圧供給線（図１）に接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤ（図１）は、例えば図２に示す様に、アドレスデータＤＡＤＤをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図１）のロウアドレスＲＡを参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ、ダミーワード線ＤＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ、ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
電圧選択回路２４は、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ、ダミーワード線ＤＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
尚、図示の例では、配線ＣＧが一つの電圧選択トランジスタ３７を介して電圧供給線３１に接続される例を示した。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、配線ＣＧは、２以上の電圧選択トランジスタ３７を介して電圧供給線３１に接続されても良い。
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、ビット線ＢＬに電気的に接続されたセンスノードと、センスノードに電気的に接続されたセンストランジスタと、センストランジスタに電気的に接続されたデータ配線と、データ配線に電気的に接続された複数のラッチ回路と、を備える。また、センスアンプユニットは、それぞれ、ビット線ＢＬに電気的に接続された電圧転送回路と、電圧転送回路に電気的に接続された制御用のラッチ回路と、を備える。センスノードは、読出動作等の所定のタイミングでビット線ＢＬと導通する。センストランジスタは、センスノードに電気的に接続されたゲート電極を備える。センストランジスタは、センスノードの電圧に応じてＯＮ状態又はＯＦＦ状態となる。データ配線は、センストランジスタがＯＮ状態であるかＯＦＦであるかに応じて充電又は放電される。複数のラッチ回路及び制御用のラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、制御用のラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図１）は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内の複数のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲ（図１）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図１）と導通させる。
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／（／ＢＹ）に出力する。端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）では、半導体記憶装置へのアクセスが基本的には禁止される。また、端子ＲＹ／（／ＢＹ）が“Ｈ”状態の期間（レディ期間）においては、半導体記憶装置へのアクセスが許可される。
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０～ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続されている。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図１）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
［半導体記憶装置の構造］
図３は、半導体記憶装置の一部の構成を示す模式的な斜視図である。図４は、半導体記憶装置の一部の構成を示す模式的な断面図である。図５は、図４のＡで示した部分の模式的な拡大図である。
半導体記憶装置は、例えば図３に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上部に設けられた配線層Ｄ０～Ｄ２と、配線層Ｄ０～Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられた複数の配線層と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば、半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域ＳＴＩと、が設けられている。
［トランジスタ層ＬＴＲの構造］
例えば図３に示す様に、半導体基板１００の上面には、絶縁層を介して、複数の電極ｇｃが設けられている。また、半導体基板１００の各領域及び複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
半導体基板１００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣ（図１、図２）を構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［配線層Ｄ０～Ｄ２の構造］
例えば図３に示す様に、配線層Ｄ０～Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｄ０～Ｄ２に含まれる複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡの構造］
例えば図３に示す様に、メモリセルアレイ層ＬＭＣＡには、メモリブロックＢＬＫと、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴと、が設けられている。メモリブロックＢＬＫは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、半導体層１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図２）として機能する。ソース線ＳＬは、複数のメモリブロックＢＬＫについて共通に設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図２）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図２）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ダミーワード線ＤＷＬ及びこれに接続された複数のダミーメモリセルＤＭＣのゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図２）及びこれに接続された複数のメモリセルＭＣ（図２）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ダミーワード線ＤＷＬ及びこれに接続された複数のダミーメモリセルＤＭＣのゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図２）のゲート電極として機能する。これら複数の導電層１１０は、ストリングユニット間絶縁層ＳＨＥを介して複数の部分に分断されており、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
これら複数の導電層１１０のＸ方向の端部には、Ｚ方向に延伸するコンタクトＣＣが設けられている。これら複数の導電層１１０は、複数のコンタクトＣＣを介して周辺回路ＰＣに接続されている。
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ、複数のダミーメモリセルＤＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図４に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。尚、図４の例では、半導体層１２０の上端部及び下端部を、破線によって示している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図４の例では、半導体層１２０の上端部と、不純物領域１２１と、の境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図３）を介して、Ｙ方向に延伸する導電層１５０に接続される。導電層１５０は、ビット線ＢＬとして機能する。導電層１５０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
半導体層１２０の下端部には、例えば図４に示す様に、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。図４の例では、半導体層１２０の下端部と、不純物領域１２２と、の境界線を、破線によって示している。不純物領域１２２は、上記導電層１１２の半導体層１１３に接続されている。半導体層１２０のうち、不純物領域１２２の直上に位置する部分は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。不純物領域１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［メモリセルＭＣのしきい値電圧］
次に、図６を参照して、メモリセルＭＣのしきい値電圧について説明する。
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込シーケンスが行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。
図６は、４ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している
図６の例では、メモリセルＭＣのしきい値電圧が、１６通りのステートに制御されている。例えば、Ｓ１ステートに制御されたメモリセルＭＣのしきい値電圧は、図６の読出電圧ＶＣＧ１Ｒ及びベリファイ電圧ＶＶＦＹ１より大きく、読出電圧ＶＣＧ２Ｒ及びベリファイ電圧ＶＶＦＹ２より小さい。また、全てのメモリセルＭＣのしきい値電圧は、読出パス電圧ＶＲＥＡＤより小さい。
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１１”が割り当てられても良い。
また、Ｓ１ステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｓ１ステートに対応するメモリセルＭＣには、例えば、データ“１０１１”が割り当てられても良い。
また、Ｓ２ステートは、上記Ｓ１ステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｓ２ステートに対応するメモリセルＭＣには、例えば、データ“００１１”が割り当てられても良い。
以下同様に、図中のＳ３ステート～Ｓ１５ステートに対応するしきい値電圧は、それぞれ、Ｓ２ステート～Ｓ１４ステートに対応するしきい値電圧よりも高い。これらの分布に対応するメモリセルＭＣには、例えば、上述した“１１１１”，“１０１１”，“００１１”以外の４ビットのデータが割り当てられても良い。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、Ｅｒステート及びＳ１ステート～Ｓ７ステートの全ての４番目のビットに“１”が割り当てられており、Ｓ８ステート～Ｓ１５ステートの全ての４番目のビットに“０”が割り当てられている場合には、４番目のビットのデータの読み出しに際して、ワード線ＷＬに読出電圧ＶＣＧ８Ｒを供給する。
また、例えば、Ｅｒステート及びＳ１ステート～Ｓ３ステートの全ての３番目のビットに“１”が割り当てられており、Ｓ４ステート～Ｓ１１ステートの全ての３番目のビットに“０”が割り当てられており、Ｓ１２ステート～Ｓ１５ステートの全ての３番目のビットに“１”が割り当てられている場合には、３番目のビットのデータの読み出しに際して、ワード線ＷＬに読出電圧ＶＣＧ４Ｒ，ＶＣＧ１２Ｒを供給する。
［読出動作］
次に、図７等を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図７は、読出動作について説明するための模式的な断面図である。
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、ストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
メモリセルＭＣに対する読み出しに際しては、例えば、ビット線ＢＬ等の充電を行う。即ち、ビット線ＢＬ及びセンスアンプモジュールＳＡＭ（図１，図２）中のセンスノードに電圧ＶＤＤを供給して、これらを充電する。また、例えば、ソース線ＳＬ（図２）に電圧ＶＳＲＣを供給して、この充電を開始する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい。
また、選択ページＰＧに含まれる複数の選択メモリセルＭＣをビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。また、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬＵに接続された全てのメモリセルＭＣをＯＮ状態とする。また、ダミーワード線ＤＷＬに電圧ＶＲＥＡＤ´を供給して、全てのダミーメモリセルＤＭＣをＯＮ状態とする。尚、電圧ＶＲＥＡＤ´は、接地電圧ＶＳＳより大きく、読出パス電圧ＶＲＥＡＤより小さい。
また、選択ワード線ＷＬＳに読出電圧ＶＣＧＳＲ（図６の読出電圧ＶＣＧ１Ｒ～ＶＣＧ１５Ｒのいずれか）を供給する。これにより、一部のメモリセルＭＣはＯＮ状態となり、その他のメモリセルＭＣはＯＦＦ状態となる。
また、センスアンプモジュールＳＡＭ（図１、図２）によって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。例えば、センスアンプモジュールＳＡＭ中のセンスノードとビット線ＢＬとを導通させ、センスノードの電荷を維持又は放電して、センストランジスタをＯＮ状態又はＯＦＦ状態とする。また、センストランジスタの状態に応じてデータ配線の電荷を充電又は放電し、データ配線に接続された複数のラッチ回路のいずれかによって、この配線の電圧に対応するデータをラッチする。これにより、選択メモリセルＭＣの状態を示すデータが、ラッチ回路にラッチされる。
以下、必要に応じて、選択ワード線ＷＬＳに供給される読出電圧ＶＣＧＳＲを順次切り替え、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。次に、検出されたデータ間でＡＮＤ，ＯＲ等の演算処理を行い、選択メモリセルＭＣに記憶されたデータを算出する。その後、算出されたデータを、キャッシュメモリＣＭに出力する。その後、例えば、キャッシュメモリＣＭにラッチされたデータを、バスＤＢ（図１）及び入出力制御回路Ｉ／Ｏ（図１）を介して出力する。
［書込シーケンス］
次に、図８～図１０を参照して、半導体記憶装置の書込シーケンスについて説明する。図８は、書込シーケンスについて説明するための模式的なフローチャートである。図９は、書込シーケンスに含まれるプログラム動作について説明するための模式的な断面図である。図１０は、書込シーケンスに含まれるベリファイ動作について説明するための模式的な断面図である。
ステップＳ１０１（図８）では、ループ回数ｎＷを１に設定する。ループ回数ｎＷは、レジスタ等に記録される。
ステップＳ１０２では、プログラム動作を行う。
プログラム動作に際しては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うもの（以下、「書込メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないもの（以下、「禁止メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＤＤを供給する。例えば、センスアンプモジュールＳＡＭ中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込メモリセルＭＣに対応するものに“Ｌ”をラッチさせ、禁止メモリセルＭＣに対応するものに“Ｈ”をラッチさせる。また、上記２つの電圧供給線を介して、書込メモリセルＭＣと禁止メモリセルＭＣとに異なる電圧を供給する。
また、図９に示す様に、書込メモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給する。電圧ＶＳＧＤは、例えば、図７の電圧ＶＳＧより小さい。これにより、電圧ＶＳＲＣが供給されたビット線ＢＬに対応するドレイン側選択トランジスタＳＴＤはＯＮ状態となり、電圧ＶＤＤが供給されたビット線ＢＬに対応するドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。また、非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図６の読出パス電圧ＶＲＥＡＤ及び図７の電圧ＶＳＧより大きい。即ち、読出パス電圧ＶＲＥＡＤ及び電圧ＶＳＧは、書込パス電圧ＶＰＡＳＳより小さい。また、ドレイン側選択トランジスタＳＴＤ側のダミーワード線ＤＷＬに、電圧ＶＰＡＳＳ´を供給する。電圧ＶＰＡＳＳ´は、電圧ＶＳＧＤより大きく、書込パス電圧ＶＰＡＳＳより小さい。また、ソース側選択ゲート線ＳＧＳ２，ＳＧＳ１，ＳＧＳ０，ＳＧＳｂに接地電圧ＶＳＳを供給する。また、ソース側選択トランジスタＳＴＳ側のダミーワード線ＤＷＬに、電圧ＶＰＡＳＳ´´を供給する。電圧ＶＰＡＳＳ´´は、接地電圧ＶＳＳより大きく、書込パス電圧ＶＰＡＳＳより小さい。
また、図９に示す様に、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳ及び電圧ＶＳＧよりも大きい。即ち、書込パス電圧ＶＰＡＳＳ及び電圧ＶＳＧは、プログラム電圧ＶＰＧＭよりも小さい。これにより、書込メモリセルＭＣの電荷蓄積膜１３２（図５）に電子が蓄積され、書込メモリセルＭＣのしきい値電圧が増大する。
ステップＳ１０３（図８）では、ベリファイ動作を行う。
ベリファイ動作に際しては、例えば、ビット線ＢＬ等の充電を行う。また、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。また、図１０に示す様に、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹＳ（図６のベリファイ電圧ＶＶＦＹ１～ＶＶＦＹ１５のいずれか）を供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。また、必要に応じて、選択ワード線ＷＬＳに供給されるベリファイ電圧ＶＶＦＹＳを順次切り替え、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。
尚、ベリファイ動作においては、禁止メモリセルＭＣについてのＯＮ状態／ＯＦＦ状態の検出は省略しても良い。この様な場合には、例えばベリファイ動作に際して、センスアンプモジュールＳＡＭ中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込メモリセルＭＣに接続されたラッチ回路に“Ｈ”をラッチさせ、禁止メモリセルＭＣに接続されたラッチ回路に“Ｌ”をラッチさせても良い。
ステップＳ１０４（図８）では、ベリファイ動作の結果を判定する。例えば、メモリセルＭＣの状態を示すデータに一定以上“Ｌ”が含まれている場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、メモリセルＭＣの状態を示すデータに一定以上“Ｌ”が含まれていない場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。
ステップＳ１０７では、ステータスレジスタＳＴＲ（図１）に、書込シーケンスが正常に終了した旨のステータスデータＤＳＴを格納し、書込シーケンスを終了する。
ステップＳ１０８では、ステータスレジスタＳＴＲ（図１）に、書込シーケンスが正常に終了しなかった旨のステータスデータＤＳＴを格納し、書込シーケンスを終了する。
［メモリセルＭＣに流れる電流のバラつき］
図４を参照して説明した様に、半導体層１１３はリン（Ｐ）等のＮ型の不純物を含む。また、半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。この様な構造では、例えば、製造工程中に、半導体層１１３及び半導体層１２０の不純物領域１２２に含まれるＮ型の不純物が熱等によって拡散してしまい不純物領域１２２の範囲がバラついてしまう場合がある。また、不純物領域１２２の範囲のバラつきに応じて、半導体層１２０の間で、電流の大きさにバラつきが生じてしまう場合がある。
ここで、上記書込シーケンスでは、半導体層１２０に流れる電流に基づいて、メモリセルＭＣのしきい値電圧が目標値に達したか否か判定している。従って、半導体層１２０の間で電流の大きさにバラつきが生じてしまった場合、電流が流れづらい半導体層１２０に対応するメモリセルＭＣは、比較的早い段階でしきい値電圧が目標値に達したものと判定される。一方、電流が流れやすい半導体層１２０に対応するメモリセルＭＣは、比較的遅い段階でしきい値電圧が目標値に達したものと判定される。従って、これらの間で、しきい値電圧の制御に適する条件が異なってしまい、書込シーケンス（図８）におけるループ回数ｎＷが増大してしまう場合がある。
そこで、本実施形態では、この様な半導体層１２０による電流のバラつきを抑制するために、電流のバラつきに応じて電荷蓄積膜１３２の一部に電荷を蓄積している。例えば、電流が流れやすい半導体層１２０については、この半導体層１２０に対応する電荷蓄積膜１３２の、ソース側選択ゲート線ＳＧＳとして機能する複数の導電層１１０に対応する部分において電荷蓄積膜１３２に電荷を蓄積する。これにより、半導体層１２０の間での電流の流れやすさを調整している。
この様な方法によれば、半導体層１２０の間での電流のバラつきを抑えることが可能である。これにより、書込シーケンス（図８）におけるループ回数ｎＷを低減して、半導体記憶装置の高速な動作を実現可能である。また、場合によっては、書込シーケンスにおいて、ベリファイ動作を省略することが出来る場合もある。この様な場合には、半導体記憶装置の更に高速な動作を実現可能である。
［電流調整シーケンス］
次に、図１１～図１４を参照して、本実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図１１は、電流調整シーケンスについて説明するための模式的なフローチャートである。図１２は、本実施形態に係る電流調整シーケンスについて説明するための模式的な波形図である。図１３及び図１４は、電流調整シーケンスに含まれるＳＧＳプログラム動作について説明するための模式的な断面図である。図１５は、電流調整シーケンスに含まれるＷＬベリファイ動作について説明するための模式的な断面図である。
尚、以下の説明では、Ｚ方向に並ぶ複数の導電層１１０のうち、最も下方に位置する３つの導電層１１０が、ソース側選択ゲート線ＳＧＳとして機能する例について説明する。また、以下の説明では、最も下方に位置する導電層１１０に対応する構成をソース側選択ゲート線ＳＧＳ０と呼び、下から２番目に位置する導電層１１０に対応する構成をソース側選択ゲート線ＳＧＳ１と呼び、下から３番目に位置する導電層１１０に対応する構成をソース側選択ゲート線ＳＧＳ２と呼ぶ場合がある。
ステップＳ２０１（図１１）では、ループ回数ｎＩを１に設定する。ループ回数ｎＩは、レジスタ等に記録される。
ステップＳ２０２（図１１）では、ＳＧＳプログラム動作を行う。
例えば、図１２の例では、タイミングｔ１０１において、ＳＧＳプログラム動作が開始されている。
また、タイミングｔ１０２においては、ワード線ＷＬに書込パス電圧ＶＰＡＳＳが供給されている。また、ドレイン側選択ゲート線ＳＧＤに接地電圧ＶＳＳが供給されている。また、ソース側選択ゲート線ＳＧＳ２，ＳＧＳ１，ＳＧＳ０に、書込パス電圧ＶＰＡＳＳが供給されている。また、ソース側選択ゲート線ＳＧＳｂに、接地電圧ＶＳＳが供給されている。また、図１３に示す様に、ソース線ＳＬに電圧ＶＳＲＣが供給されている。また、ソース線ＳＬ側のダミーワード線ＤＷＬに書込パス電圧ＶＰＡＳＳが供給されている。また、ビット線ＢＬ側のダミーワード線ＤＷＬに電圧ＶＰＡＳＳ´が供給されている。
ここで、図１３の例では、ソース側選択トランジスタＳＴＳｂの一部がＯＮ状態となっており、これに対応する一部の半導体層１２０の外周面に形成された電子のチャネルが導電層１１２と導通している。また、ソース側選択トランジスタＳＴＳｂの一部がＯＦＦ状態となっており、これに対応する一部の半導体層１２０の外周面に形成された電子のチャネルは導電層１１２から電気的に切り離されている。この様な現象は、例えば、上述した不純物領域１２２の範囲のバラつきに起因して生じる。
また、タイミングｔ１０３においては、図１２に示す様に、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、プログラム電圧ＶＰＧＭが供給されている。
ここで、図１４に示す様に、ＯＮ状態のソース側選択トランジスタＳＴＳｂに対応する半導体層１２０の外周面に形成された電子のチャネルは、ソース線ＳＬと導通しており、電圧ＶＳＲＣが供給されている。従って、このチャネルとソース側選択ゲート線ＳＧＳ０，ＳＧＳ１との間には、プログラム電圧ＶＰＧＭ程度の大きさの電位差が発生する。これにより、ソース側選択トランジスタＳＴＳのゲート絶縁膜に含まれる電荷蓄積膜１３２に電子が蓄積され、これらのソース側選択トランジスタＳＴＳのしきい値電圧が増大する。
一方、図１４に示す様に、ＯＦＦ状態のソース側選択トランジスタＳＴＳｂに対応する半導体層１２０の外周面に形成された電子のチャネルは、ソース線ＳＬから電気的に切り離されており、フローティング状態となっている。また、このチャネルの電圧は、ワード線ＷＬとの容量結合によって、書込パス電圧ＶＰＡＳＳ程度の大きさとなっている。従って、このチャネルとソース側選択ゲート線ＳＧＳ０，ＳＧＳ１との間には、プログラム電圧ＶＰＧＭと書込パス電圧ＶＰＡＳＳとの差分程度の大きさの電位差が発生する。この様なソース側選択トランジスタＳＴＳのしきい値電圧は増大しない。
また、タイミングｔ１０４においては、図１２に示す様に、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ１０５においては、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ２，ＳＧＳ１，ＳＧＳ０，ＳＧＳｂ）に、接地電圧ＶＳＳが供給されている。
ステップＳ２０３（図１１）では、ＷＬベリファイ動作を行う。
例えば、図１２の例では、タイミングｔ１１１において、ＷＬベリファイ動作が開始されている。
また、タイミングｔ１１１においては、一又は複数のワード線ＷＬに電圧ＶＶＦＹＷが供給されている。また、それ以外のワード線ＷＬに、読出パス電圧ＶＲＥＡＤが供給されている。また、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳ２，ＳＧＳ１，ＳＧＳ０，ＳＧＳｂに、電圧ＶＳＧが供給されている。また、図１５に示す様に、ビット線ＢＬに電圧ＶＤＤが供給されている。また、ソース線ＳＬに電圧ＶＳＲＣが供給されている。また、ソース線ＳＬ側及びビット線ＢＬ側のダミーワード線ＤＷＬに電圧ＶＲＥＡＤ´が供給されている。
また、タイミングｔ１１１からタイミングｔ１１２にかけて、半導体層１２０の外周面に形成された電子のチャネルに流れる電流が、所定の大きさ以下であるか否かを検出して、電流の大きさを示すデータを取得する。これは、例えば、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する方法と同様の方法によって行われる。
また、タイミングｔ１１２においては、図１２に示す様に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ２，ＳＧＳ１，ＳＧＳ０，ＳＧＳｂ）に、接地電圧ＶＳＳが供給されている。
ステップＳ２０４（図１１）では、ＷＬベリファイ動作の結果を判定する。例えば、電流の大きさを示すデータに一定以上“Ｌ”が含まれている場合等にはＷＬベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、電流の大きさを示すデータに一定以上“Ｌ”が含まれていない場合等にはベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
ステップＳ２０５では、ループ回数ｎＩが所定の回数ＮＩに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
ステップＳ２０６では、ループ回数ｎＩに１を加算して、ステップＳ２０２に進む。例えば図１２の例では、タイミングｔ１２１～タイミングｔ１３２において、タイミングｔ１０１～タイミングｔ１１２に対応する動作が実行されている。また、ステップＳ２０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、図１２に示す様に、タイミングｔ１２３においてソース側選択ゲート線ＳＧＳ１，ＳＧＳ０に供給されるプログラム電圧ＶＰＧＭは、タイミングｔ１０３においてソース側選択ゲート線ＳＧＳ１，ＳＧＳ０に供給されるプログラム電圧ＶＰＧＭよりも大きい。
ステップＳ２０７では、ステータスレジスタＳＴＲ（図１）に、電流調整シーケンスが正常に終了した旨のステータスデータＤＳＴを格納し、電流調整シーケンスを終了する。
ステップＳ２０８では、ステータスレジスタＳＴＲ（図１）に、電流調整シーケンスが正常に終了しなかった旨のステータスデータＤＳＴを格納し、電流調整シーケンスを終了する。
［第２実施形態］
次に、図１６～図１８を参照して、第２実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図１６は、電流調整シーケンスについて説明するための模式的な波形図である。図１７及び図１８は、電流調整シーケンスに含まれるＳＧＳプログラム動作について説明するための模式的な断面図である。
第２実施形態に係る電流調整シーケンスは、基本的には、第１実施形態に係る電流調整シーケンスと同様に実行される。ただし、第２実施形態に係る電流調整シーケンスは、一部において、第１実施形態に係る電流調整シーケンスと異なる。
即ち、第１実施形態に係る電流調整シーケンスでは、ＳＧＳプログラム動作の対象となるソース側選択トランジスタＳＴＳが、不純物領域１２２の範囲のバラつきに応じて選択されていた。
一方、第２実施形態に係る電圧調整シーケンスでは、ＳＧＳプログラム動作の対象となるソース側選択トランジスタＳＴＳを、ビット線ＢＬの電圧の調整によって選択する。また、この際、ソース側選択トランジスタＳＴＳｂを、不純物領域１２２の範囲のバラつきに拘わらずＯＦＦ状態とするために、ソース側選択ゲート線ＳＧＳｂに、負の極性を有する電圧ＶＯＦＦを供給する。
以下、第２実施形態に係る電流調整シーケンスについて、より具体的に説明する。
例えば、図１６の例では、タイミングｔ２０１において、ＳＧＳプログラム動作が開始されている。ここで、本実施形態に係るＳＧＳプログラム動作に際しては、例えば、複数のソース側選択トランジスタＳＴＳのうちしきい値電圧の調整を行うもの（以下、「書込選択トランジスタ」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、複数のソース側選択トランジスタＳＴＳのうちしきい値電圧の調整を行わないもの（以下、「禁止選択トランジスタ」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＤＤを供給する。例えば、センスアンプモジュールＳＡＭ中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込選択トランジスタに対応するものに“Ｌ”をラッチさせ、禁止選択トランジスタに対応するものに“Ｈ”をラッチさせる。また、上記２つの電圧供給線を介して、書込選択トランジスタと禁止選択トランジスタとに異なる電圧を供給する。
また、タイミングｔ２０２においては、ワード線ＷＬに書込パス電圧ＶＰＡＳＳが供給されている。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤが供給されている。また、ソース側選択ゲート線ＳＧＳ２，ＳＧＳ１，ＳＧＳ０に、書込パス電圧ＶＰＡＳＳが供給されている。また、ソース側選択ゲート線ＳＧＳｂに、接地電圧ＶＳＳよりも小さい負の極性を有する電圧ＶＯＦＦが供給されている。また、図１７に示す様に、ビット線ＢＬ側のダミーワード線ＤＷＬに電圧ＶＰＡＳＳ´が供給されている。また、ソース線ＳＬ側のダミーワード線ＤＷＬに書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ２０３においては、図１６及び図１８に示す様に、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、プログラム電圧ＶＰＧＭが供給されている。これにより、書込選択トランジスタの電荷蓄積膜１３２に電子が蓄積され、書込選択トランジスタのしきい値電圧が増大する。
また、タイミングｔ２０４においては、図１６に示す様に、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ２０５においては、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ２，ＳＧＳ１，ＳＧＳ０，ＳＧＳｂ）に、接地電圧ＶＳＳが供給されている。
また、タイミングｔ２１１～タイミングｔ２１２においては、ＷＬベリファイ動作が実行されている。ＷＬベリファイ動作は、第１実施形態に係るＷＬベリファイ動作と同様に実行される。ただし、第２実施形態においては、ＷＬベリファイ動作において取得された電流の大きさを示すデータに応じて、一部の書込選択トランジスタを、禁止選択トランジスタに更新する。
その他の動作は、第１実施形態に係る電流調整シーケンスにおける動作と同様に実行される。
［第３実施形態］
次に、図１９～図２１を参照して、第３実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図１９は、電流調整シーケンスについて説明するための模式的な波形図である。図２０及び図２１は、電流調整シーケンスに含まれるＳＧＳプログラム動作について説明するための模式的な断面図である。
第３実施形態に係る電流調整シーケンスは、基本的には、第２実施形態に係る電流調整シーケンスと同様に実行される。ただし、第３実施形態に係る電流調整シーケンスは、一部において、第２実施形態に係る電流調整シーケンスと異なる。
即ち、第２実施形態に係る電流調整シーケンスでは、例えば図１６及び図１８を参照して説明した様に、全ての書込選択トランジスタに対応するビット線ＢＬに電圧ＶＳＲＣを供給した状態で、ＳＧＳプログラム動作のタイミングｔ２０３等において、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に同時にプログラム電圧ＶＰＧＭを供給していた。
一方、第３実施形態に係る電流調整シーケンスでは、例えば図１９及び図２０に示す様に、全ての書込選択トランジスタに対応するビット線ＢＬに電圧ＶＳＲＣを供給した状態で、タイミングｔ３１３においてソース側選択ゲート線ＳＧＳ０にプログラム電圧ＶＰＧＭを供給している。また、例えば図１９及び図２１に示す様に、一部の書込選択トランジスタに対応するビット線ＢＬに電圧ＶＳＲＣを供給した状態で、タイミングｔ３２３においてソース側選択ゲート線ＳＧＳ１にプログラム電圧ＶＰＧＭを供給している。
以下、第３実施形態に係る電流調整シーケンスについて、より具体的に説明する。
例えば図１９の例では、タイミングｔ３０１～タイミングｔ３０２において、ＷＬベリファイ動作が実行されている。ＷＬベリファイ動作は、第２実施形態に係るＷＬベリファイ動作と同様に実行される。ただし、第３実施形態においては、ＷＬベリファイ動作において、電流の大きさを示すデータを２回取得する。また、電流の大きさを示すデータを取得する際、１回目と２回目とで、センスアンプモジュールＳＡＭ（図１、図２）中のセンスノードの放電時間を異ならせる。これにより、各半導体層１２０に流れる電流が第１の目標値よりも大きいか否かを示すデータと、各半導体層１２０に流れる電流が第２の目標値よりも大きいか否かを示すデータと、を取得する。第２の目標値は、例えば、第１の目標値よりも大きい。
また、タイミングｔ３１１において、ＳＧＳプログラム動作が開始されている。ここで、本実施形態に係るＳＧＳプログラム動作に際しては、例えば、複数のソース側選択トランジスタＳＴＳのうち、ＷＬベリファイ動作において流れた電流が、上記第１の目標値よりも大きく第２の目標値よりも小さかったもの（以下、「第１書込選択トランジスタ」と呼ぶ場合がある。）と、上記第２の目標値よりも大きかったもの（以下、「第２書込選択トランジスタ」と呼ぶ場合がある。）と、に接続されたビット線ＢＬに電圧ＶＳＲＣを供給する。また、複数のソース側選択トランジスタＳＴＳのうち、ＷＬベリファイ動作において流れた電流が第１の目標値よりも小さかったもの（以下、「禁止選択トランジスタ」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＤＤを供給する。
また、タイミングｔ３１２においては、ワード線ＷＬに書込パス電圧ＶＰＡＳＳが供給されている。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤが供給されている。また、ソース側選択ゲート線ＳＧＳ２，ＳＧＳ１，ＳＧＳ０に、書込パス電圧ＶＰＡＳＳが供給されている。また、ソース側選択ゲート線ＳＧＳｂに電圧ＶＯＦＦが供給されている。また、図２０に示す様に、ビット線ＢＬ側のダミーワード線ＤＷＬに電圧ＶＰＡＳＳ´が供給されている。また、ソース線ＳＬ側のダミーワード線ＤＷＬに書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ３１３においては、図２０に示す様に、ソース側選択ゲート線ＳＧＳ０に、プログラム電圧ＶＰＧＭが供給されている。これにより、第１書込選択トランジスタ及び第２書込選択トランジスタの電荷蓄積膜１３２に電子が蓄積され、第１書込選択トランジスタ及び第２書込選択トランジスタのしきい値電圧が増大する。
また、タイミングｔ３１４においては、図１９に示す様に、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ３１５においては、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ２，ＳＧＳ１，ＳＧＳ０，ＳＧＳｂ）に、接地電圧ＶＳＳが供給されている。
また、タイミングｔ３２１においては、第２書込選択トランジスタに接続されたビット線ＢＬに電圧ＶＳＲＣを供給する。また、第１書込選択トランジスタと、禁止選択トランジスタと、に接続されたビット線ＢＬに電圧ＶＤＤを供給する。
また、タイミングｔ３２２においては、ワード線ＷＬに書込パス電圧ＶＰＡＳＳが供給されている。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤが供給されている。また、ソース側選択ゲート線ＳＧＳ２，ＳＧＳ１，ＳＧＳ０に、書込パス電圧ＶＰＡＳＳが供給されている。また、ソース側選択ゲート線ＳＧＳｂに電圧ＶＯＦＦが供給されている。また、図２１に示す様に、ビット線ＢＬ側のダミーワード線ＤＷＬに電圧ＶＰＡＳＳ´が供給されている。また、ソース線ＳＬ側のダミーワード線ＤＷＬに書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ３２３においては、図２１に示す様に、ソース側選択ゲート線ＳＧＳ１に、プログラム電圧ＶＰＧＭが供給されている。これにより、第２書込選択トランジスタの電荷蓄積膜１３２に電子が蓄積され、第２書込選択トランジスタのしきい値電圧が増大する。
また、タイミングｔ３２４においては、図１９に示す様に、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ３２５においては、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ２，ＳＧＳ１，ＳＧＳ０，ＳＧＳｂ）に、接地電圧ＶＳＳが供給されている。
［第４実施形態］
次に、図２２～図２５を参照して、第４実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図２２は、電流調整シーケンスについて説明するための模式的なフローチャートである。図２３は、電流調整シーケンスについて説明するための模式的な波形図である。図２４は、電流調整シーケンスに含まれるＴＣＷＬプログラム動作について説明するための模式的な断面図である。図２５は、電流調整シーケンスに含まれるＷＬベリファイ動作について説明するための模式的な断面図である。
第４実施形態に係る電流調整シーケンスは、基本的には、第２実施形態に係る電流調整シーケンスと同様に実行される。ただし、第４実施形態に係る電流調整シーケンスは、一部において、第２実施形態に係る電流調整シーケンスと異なる。
即ち、第２実施形態に係る電流調整シーケンスでは、ソース側選択トランジスタＳＴＳのしきい値電圧を調整することにより、半導体層１２０の間での電流のバラつきを抑制していた。
しかしながら、この様な方法は例示に過ぎず、具体的な方法等は適宜調整可能である。例えば、半導体層１２０の間での電流のバラつきを抑制するためには、ドレイン側選択トランジスタＳＴＤのしきい値電圧を調整しても良いし、ソース線ＳＬ側又はビット線ＢＬ側のダミーメモリセルＤＭＣのしきい値電圧を調整しても良い。また、複数のメモリセルＭＣのうちのいずれかを、データの記録ではなく、半導体層１２０の間での電流のバラつきの抑制に使用しても良い。以下、この様なメモリセルＭＣを、「しきい値電圧調整用メモリセル」と呼ぶ場合がある。また、この様なメモリセルＭＣに接続されたワード線ＷＬを、「しきい値電圧調整用ワード線ＴＣＷＬ」と呼ぶ場合がある。
例えば、第４実施形態では、Ｚ方向に並ぶ複数のメモリセルＭＣのうち、最もソース線ＳＬ側に位置するもの（ソース線ＳＬ側のダミーメモリセルＤＭＣと隣り合うもの）を、しきい値電圧調整用メモリセルとして使用する例について説明する。
以下、第４実施形態に係る電流調整シーケンスについて、より具体的に説明する。
図２２に示す様に、第４実施形態に係る電流調整シーケンスは、基本的には第２実施形態に係る電流調整シーケンスと同様に実行される。ただし、第４実施形態では、ＳＧＳプログラム動作のかわりに、ＴＣＷＬプログラム動作（ステップＳ４０２）を実行する。
例えば、図２３の例では、タイミングｔ４０１において、ＴＣＷＬプログラム動作が開始されている。ここで、本実施形態に係るＴＣＷＬプログラム動作に際しては、例えば、複数のしきい値電圧調整用メモリセルのうちしきい値電圧の調整を行うもの（以下、「書込調整用メモリセル」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、複数のしきい値電圧調整用メモリセルのうちしきい値電圧の調整を行わないもの（以下、「禁止調整用メモリセル」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＤＤを供給する。例えば、センスアンプモジュールＳＡＭ中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込調整用メモリセルに対応するものに“Ｌ”をラッチさせ、禁止調整用メモリセルに対応するものに“Ｈ”をラッチさせる。また、上記２つの電圧供給線を介して、書込調整用メモリセルと禁止調整用メモリセルとに異なる電圧を供給する。
また、タイミングｔ４０２においては、しきい値電圧調整用ワード線ＴＣＷＬ及びその他のワード線ＷＬに書込パス電圧ＶＰＡＳＳが供給されている。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤが供給されている。また、ソース側選択ゲート線ＳＧＳに、接地電圧ＶＳＳが供給されている。また、図２４に示す様に、ビット線ＢＬ側のダミーワード線ＤＷＬに電圧ＶＰＡＳＳ´が供給されている。また、ソース線ＳＬ側のダミーワード線ＤＷＬに電圧ＶＰＡＳＳ´´が供給されている。
また、タイミングｔ４０３においては、図２４に示す様に、しきい値電圧調整用ワード線ＴＣＷＬに、プログラム電圧ＶＰＧＭが供給されている。これにより、書込調整用メモリセルの電荷蓄積膜１３２に電子が蓄積され、書込調整用メモリセルのしきい値電圧が増大する。
また、タイミングｔ４０４においては、図２３に示す様に、しきい値電圧調整用ワード線ＴＣＷＬに、書込パス電圧ＶＰＡＳＳが供給されている。
また、タイミングｔ４０５においては、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）に、接地電圧ＶＳＳが供給されている。
また、タイミングｔ４１１～タイミングｔ４１２においては、ＷＬベリファイ動作が実行されている。ＷＬベリファイ動作は、第２実施形態に係るＷＬベリファイ動作と同様に実行される。ただし、第４実施形態においては、図２５に示す様に、しきい値電圧調整用ワード線ＴＣＷＬに、ソース線ＳＬ側のダミーワード線ＤＷＬと同じ電圧ＶＲＥＡＤ´が供給される。また、第４実施形態においては、ＷＬベリファイ動作において取得された電流の大きさを示すデータに応じて、一部の書込調整用メモリセルを、禁止調整用メモリセルに更新する。
その他の動作は、第２実施形態に係る電流調整シーケンスにおける動作と同様に実行される。
尚、第４実施形態では、Ｚ方向に並ぶ複数のメモリセルＭＣのうちの一つをしきい値電圧調整用メモリセルとして使用していた。しかしながら、この様な方法は例示に過ぎず、具体的な方法等は適宜調整可能である。例えば、Ｚ方向に並ぶ複数のメモリセルＭＣのうちの二以上をしきい値電圧調整用メモリセルとして使用しても良い。
また、この様な場合には、例えば、第３実施形態と同様に、ベリファイ動作において、各半導体層１２０に流れる電流が第１の目標値よりも大きいか否かを示すデータと、各半導体層１２０に流れる電流が第２の目標値よりも大きいか否かを示すデータと、を取得しても良い。また、ＴＣＷＬプログラム動作において、所定のしきい値電圧調整用ワード線ＴＣＷＬに対してプログラム電圧ＶＰＧＭを供給する際には、ＷＬベリファイ動作において流れた電流が上記第１の目標値よりも大きく第２の目標値よりも小さかったもの（以下、「第１書込調整用メモリセル」と呼ぶ場合がある。）と、上記第２の目標値よりも大きかったもの（以下、「第２書込調整用メモリセル」と呼ぶ場合がある。）と、に接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、その他のビット線ＢＬに電圧ＶＤＤを供給しても良い。また、他のしきい値電圧調整用ワード線ＴＣＷＬに対してプログラム電圧ＶＰＧＭを供給する際には、第２書込調整用メモリセルに接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、その他のビット線ＢＬに電圧ＶＤＤを供給しても良い。
［第５実施形態］
次に、図２６を参照して、第５実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図２６は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置は、基本的には第１実施形態～第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、一部の構成が、第１実施形態～第４実施形態に係る半導体記憶装置と異なる。
例えば、第１実施形態～第４実施形態においては、例えば図４等を参照して説明した様に、複数の導電層１１０の下方にソース側選択ゲート線ＳＧＳｂとして機能する導電層１１１が設けられ、導電層１１１の下方にソース線ＳＬとして機能する導電層１１２が設けられていた。しかしながら、この様な構成は例示に過ぎず、具体的な構成等は適宜調整可能である。
例えば図２６の例では、複数の導電層１１０の下方に、導電層５１１が設けられている。導電層５１１は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいる。導電層５１１は、ソース側選択ゲート線ＳＧＳｂ（図２）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。
また、図２６の例では、半導体記憶装置が、半導体層１２０のかわりに半導体層５２０を備えている。半導体層５２０は、基本的には第１実施形態～第４実施形態に係る半導体層１２０と同様に構成されている。ただし、半導体層５２０の下端部には、不純物領域１２２が接続されていない。
また、図２６の例では、半導体層５２０の下端部が、単結晶シリコン（Ｓｉ）等の半導体層５２２を介して、半導体基板１００のＰ型ウェル領域に接続されている。また、半導体層５２２と導電層５１１との間には、酸化シリコン（ＳｉＯ２）等の絶縁膜５２３が設けられている。
ここで、この様な構成では、製造工程において、半導体層５２０の下端と半導体層５２２との接触面積にバラついてしまう場合がある。これに伴い、半導体層５２０の間で、電流の大きさにバラつきが生じてしまう場合がある。
そこで、第５実施形態においては、第１実施形態～第４実施形態のいずれかに係る電流調整シーケンスを実行する。これにより、半導体層５２０の間での電流のバラつきを抑えることが可能である。
［その他の実施形態］
以上、第１実施形態～第５実施形態に係る半導体記憶装置及びその動作条件の調整方法について説明した。しかしながら、以上の説明は例示に過ぎず、具体的な構成及び方法等は、適宜調整可能である。
例えば、図１１を参照して例示した様に、第１実施形態～第３実施形態に係る電流調整シーケンスでは、ループ回数ｎＩを増大させつつ、ＳＧＳプログラム動作及びＷＬベリファイ動作を繰り返し実行していた。また、図２２を参照して例示した様に、第４実施形態に係る電流調整シーケンスでは、ループ回数ｎＩを増大させつつ、ＴＣＷＬプログラム動作及びＷＬベリファイ動作を繰り返し実行していた。しかしながら、この様な動作は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、第１実施形態～第５実施形態において、ＷＬベリファイ動作を１回のみ実行し、その後で、ＳＧＳプログラム動作又はＴＣＷＬプログラム動作を１回のみ実行しても良い。
また、例えば、第１実施形態～第５実施形態に係る半導体記憶装置は、所定のコマンドの入力に応じて、上記電流調整シーケンスが実行される様に構成されていても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＡＤＤ…アドレスデータ、ＣＭＤ…コマンドデータ、ＰＣ…周辺回路。

Claims (6)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する複数の第１半導体層と、
    前記第１方向において前記基板から離間し、又は、前記基板の一部であり、前記複数の第１半導体層の前記第１方向の一端部に接続された第２半導体層と、
    前記複数の第１導電層と前記複数の第１半導体層との間に設けられた電荷蓄積層と
    を備え、
    プログラム動作の所定のタイミングにおいて、前記複数の第１導電層のうちの一つである第２導電層にプログラム電圧又は前記プログラム電圧よりも小さい書込パス電圧が供給される
    半導体記憶装置の動作条件の調整方法であって、
    前記第２導電層に前記書込パス電圧を供給し、前記複数の第１導電層のうちの一つである第３導電層に前記プログラム電圧を供給する第１動作と、
    前記第２導電層に前記書込パス電圧よりも小さいベリファイ電圧を供給し、前記第３導電層に前記プログラム電圧よりも小さい電圧を供給する第２動作と
    を実行する半導体記憶装置の動作条件の調整方法。
  2. 前記複数の第１導電層のうち、前記第２半導体層に最も近い複数の第１導電層を複数の第４導電層とすると、
    前記プログラム動作の所定のタイミングにおいて、前記複数の第４導電層には、前記書込パス電圧よりも小さい電圧が供給され、
    前記第３導電層は、前記複数の第４導電層のうちの一つである
    請求項１記載の半導体記憶装置の動作条件の調整方法。
  3. 前記複数の第１導電層のうち、前記第２半導体層から最も遠い複数の第１導電層を複数の第５導電層とすると、
    前記第１動作において、前記複数の第５導電層に、前記ベリファイ電圧よりも小さい電圧が供給される
    請求項１又は２記載の半導体記憶装置の動作条件の調整方法。
  4. 前記半導体記憶装置は、前記複数の第１半導体層の前記第１方向の他端部に接続された複数のビット線を備え、
    前記第１動作の所定のタイミングにおいて、前記複数のビット線のうちの一つである第１ビット線と、前記複数のビット線のうちの一つである第２ビット線とに、異なる電圧が供給される
    請求項１又は２記載の半導体記憶装置の動作条件の調整方法。
  5. 前記第１動作の第１のタイミングにおいて、
    前記第２導電層に前記書込パス電圧を供給し、
    前記第３導電層に前記プログラム電圧を供給し、
    前記複数の第１導電層のうちの一つである第６導電層に前記書込パス電圧を供給し、
    前記第１動作の第２のタイミングにおいて、
    前記第２導電層に前記書込パス電圧を供給し、
    前記第３導電層に前記書込パス電圧を供給し、
    前記第６導電層に前記プログラム電圧を供給する
    請求項１、２又は４記載の半導体記憶装置の動作条件の調整方法。
  6. 前記第２半導体層と前記複数の第１導電層との間に設けられ、前記複数の第１半導体層と対向する第３半導体層を備え、
    前記第２半導体層はＮ型の不純物を含む
    請求項１～５のいずれか１項記載の半導体記憶装置の動作条件の調整方法。
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