JP5473105B2 - 半導体素子及びその製造方法、並びに半導体素子を備えるスタックモジュール、カード及びシステム - Google Patents

半導体素子及びその製造方法、並びに半導体素子を備えるスタックモジュール、カード及びシステム Download PDF

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Description

本発明は半導体素子に係り、特に回路とパッドとの間にスイッチング素子を介在させた半導体素子及びこれを含むカード並びにシステムに関する。
半導体製品の高集積化要求により、複数の半導体素子がチップ単位で、またはパッケージ単位で積層されうる。かような積層構造で、半導体素子は個別的に選択され、また必要に応じて共通にアクセスされうる。チップ選択信号線は、半導体素子それぞれと電気的に接続されるように配され、入出力信号は半導体素子に共通になりうる。
例えば、特許文献１は、複数のチップが積層された半導体装置について開示している。複数のチップは、表面選択パッド、裏面選択パッド及びビアを介して連結されうる。他の例として、特許文献２は、シリコンチップに形成されたスルーホール（ｔｈｒｏｕｇｈ ｈｏｌｅ）を埋め込む導電性ペーストを利用したチップ積層方法を開示している。
しかし、複数のビアまたは複数の導電性ペーストを高集積の半導体素子で他の回路と連結されないように均一に形成することは容易ではない。特に、半導体素子内にチップ選択信号線を連結するための領域を追加で割り当てることは、半導体素子の集積度を低下させうる。さらに、チップ選択信号線と異なる回路に連結されたパッドとの信頼性ある絶縁を確保することも問題になりうる。
特開２００１−０２４１５１号公報 特開２００６−１６５０７３号公報
従って、本発明がなそうとする技術的課題は、その集積度を低下させずに、信頼性あるように積層することができる半導体素子及びそのスタック構造を提供するところにある。
本発明がなそうとする他の技術的課題は、前記半導体素子の製造方法を提供するところにある。
本発明がなそうとするさらに他の技術的課題は、かような半導体素子及びスタック構造を利用したカード並びにシステムを提供するところにある。
前記技術的課題を達成するための本発明の一形態による半導体素子が提供される。半導体素子は基板を備え、回路は前記基板上に提供される。一つ以上のパッド及び一つ以上のターミナルは、前記基板上に提供される。一本以上の第１配線ラインは、前記一つ以上のパッド及び前記回路を電気的に接続する。一本以上の第２配線ラインは、前記一つ以上のターミナル及び前記回路を電気的に接続する。そして、スイッチング素子は、前記一本以上の第１配線ラインの中間に挿入され、前記一つ以上のパッド及び前記回路の電気的な接続を制御する。一つ以上の第１貫通電極が、前記一つ以上のパッド及び前記基板を貫通しつつ、前記一つ以上のパッドと絶縁される。
前記本発明による半導体素子の一例によれば、前記一つ以上のターミナルは、前記回路を選択するためのチップ選択ターミナルを備え、前記一つ以上のパッドは、前記回路をテストするために利用されうる。
前記本発明による半導体素子の他の例によれば、前記スイッチング素子は、前記回路がテストされた後、前記一つ以上のパッド及び前記回路の電気的な接続を切ることができる。
前記本発明による半導体素子のさらに他の例によれば、前記一つ以上のターミナルは、一つ以上の入出力ターミナルを備え、一つ以上の第２貫通電極は、前記一つ以上の入出力ターミナル及び前記基板を貫通し、前記一つ以上の入出力ターミナルと電気的に接続されうる。
前記技術的課題を達成するための本発明の他の形態によるスタックモジュールが提供される。前述の半導体素子による複数の半導体素子が互いに積層される。そして、複数のチップ選択ラインは、前記複数の半導体素子それぞれの前記一つ以上のターミナルのうち、チップ選択ターミナルに電気的に接続され、前記複数の半導体素子の最下部に伸張する。
前記本発明によるスタックモジュールの一例において、一本以上の入出力ラインは、前記半導体基板それぞれの前記一つ以上のターミナルのうち、一つ以上の入出力ターミナルに共通に連結され、前記半導体素子の最下部に伸張しうる。
前記他の技術的課題を達成するための本発明の一形態による半導体素子の製造方法が提供される。基板上に回路を形成する。一つ以上のパッド及び一つ以上のターミナルを前記基板上に形成する。前記一つ以上のパッド及び前記回路間を、その中間にスイッチング素子を介在させ、電気的に接続する第１配線ラインを形成する。前記一つ以上のターミナル及び前記回路を電気的に接続する一本以上の第２配線ラインを形成する。前記一つ以上のパッドを利用して前記回路をテストする。前記回路のテスト後、前記スイッチング素子をオフにし、前記回路と前記一つ以上のパッドとの電気的な接続を切る。そして、前記一つ以上のパッド及び前記基板を貫通しつつ、前記一つ以上のパッドと絶縁された一つ以上の第１貫通電極を形成する。
前記さらに他の技術的課題を達成するための本発明の一形態によるカードが提供される。メモリは、前記半導体素子または前記スタックモジュールのいずれか一つによって構成されうる。そして、制御器は、前記メモリを制御し、前記メモリとデータをやりとりする。
前記さらに他の技術的課題を達成するための本発明の他の形態によるシステムが提供される。メモリは、前記半導体素子または前記スタックモジュールのいずれか一つによって構成される。プロセッサは、前記メモリとバスを介して通信する。そして、入出力装置は、前記バスと通信できる。
本発明による半導体素子によれば、基板内に付加的な領域を割り当てずとも、チップ選択ターミナルに連結される第１貫通電極を形成する位置が基板内に安定的に確保されうる。その結果、半導体素子の集積度を低下させずに、チップ選択信号線を配置できる。従って、半導体素子は、高集積化に有利でありうる。
本発明による半導体素子によれば、パッドと第１貫通電極との絶縁性が高まりうる。特に、第１貫通電極間に漏れ電流が発生する場合でも、オフになったスイッチング素子が第１貫通電極が回路に直接連結されることを防止できる。従って、第１貫通電極を介したチップ選択信号と、パッドを介したテスト信号とが互いに干渉することを避けることができる。従って、半導体素子の信頼性が向上しうる。
本発明による半導体素子は、スタックモジュール、カード及びシステムに容易に利用されうる。
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されずに、互いに異なる多様な形態で具現され、ただ本実施形態は、本発明の開示を完全なものにして、当業者に発明の範疇を完全に知らせるために提供されるのである。図面で構成要素は、説明の便宜のためにそのサイズが誇張されうる。
本発明の実施形態で、半導体素子は、半導体チップの形態、または半導体パッケージの形態で提供されうる。
図１は、本発明の一実施形態による半導体素子１００を示す平面図である。図２は、図１の半導体素子１００のＩＩ−ＩＩ’線に沿って切り取った断面図である。
図１及び図２を参照すれば、回路１１０は、基板１０５上に提供されうる。例えば、半導体素子１００が半導体チップの形態を有する場合、基板１０５は、半導体物質、例えばシリコン、ゲルマニウム及び／またはシリコンゲルマニウムを含むことができる。しかし、半導体素子１００が半導体パッケージの形態を有する場合、基板１０５は、パッケージ基板上の半導体物質を含むこともできる。
回路１１０は、半導体素子１００の種類によって変わり、例えばロジック回路またはメモリ回路を含むことができる。従って、回路１１０は、基板１０５上のトランジスタ、キャパシタ及び／または抵抗のアレイ配置を含むことができ、本発明の範囲は、かような例に制限されるものではない。
一つ以上のパッド１２０は、基板１０５上に提供されうる。パッド１２０は、半導体素子１００がパッケージされるまで利用されるのみであり、半導体素子１００がパッケージされた後には、それ以上利用されない。例えば、パッド１２０は、半導体素子１００または回路１１０をテストするために利用されうる。
一本以上の第１配線ライン１４０は、回路１１０とパッド１２０とを電気的に接続するように基板１０５上に提供されうる。例えば、パッド１２０は、回路１１０より高く配され、回路１１０とパッド１２０との間には、層間絶縁層（図示せず）が介在されることもある。この場合、第１配線ライン１４０は、回路１１０とパッド１２０とを連結するように垂直に配された部分を含むこともある。例えば、第１配線ライン１４０は、回路１１０を構成するトランジスタ、キャパシタ及び／または抵抗に連結されうる。しかし、本発明の範囲は、かような配置に制限されるものではない。
例えば、パッド１２０は、半導体素子１００または回路１１０をテストするとき、プロービングパッドとして利用されうる。例えば、パッド１２０は、半導体素子１００がパッケージされる前、回路１１０の信頼性を検証するための電気的ダイソーティング（ＥＤＳ：Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）テストに利用され、本発明の範囲は、かような例に制限されるものではない。ただし、パッド１２０は、回路１１０のテスト後には、それ以上必要ではなくなる。
一つ以上のスイッチング素子１５０ａは、第１配線ライン１４０の中間に挿入されうる。スイッチング素子１５０ａは、回路１１０及びパッド１２０間の電気的な接続を制御できる。図１は、スイッチング素子１５０ａがオフ（ｏｆｆ）になった状態を示し、従って回路１１０及びパッド１２０は、電気的に断絶されている。
例えば、スイッチング素子１５０ａはヒューズを備え、図１は、ヒューズが切断された状態を示すことができる。他の例で、スイッチング素子１５０ａは、トランジスタのような電気回路によって構成されることもある。スイッチング素子１５０ａは、制御効率を高めるために、回路１１０よりはパッド１２０近くに配されることが可能である。
一つ以上のターミナル１３５は、回路１１０にアクセスするために、基板１０５上に提供されうる。例えば、ターミナル１３５は、チップ選択ターミナル１２５及び／または一つ以上の入出力ターミナル１３０を含むことができる。チップ選択ターミナル１２５は、半導体素子１００または回路１１０を選択するために提供され、入出力ターミナル１３０は、半導体素子１００に入出力信号を伝達するために提供されうる。
一本以上の第２配線ライン１４５は、ターミナル１３５及び回路１１０を電気的に接続するように、基板１０５上に提供されうる。例えば、ターミナル１３５は、回路１１０より高く配され、回路１１０とターミナル１３５との間には、層間絶縁層が介在されもする。この場合、第２配線ライン１４５は、回路１１０とターミナル１３５とを連結するように、垂直に配された部分を含むこともできる。例えば、第２配線ライン１４５は、回路１１０を構成するトランジスタ、キャパシタ及び／または抵抗に連結されうる。しかし、本発明の範囲は、かような配置に制限されるものではない。
一つ以上の第１貫通電極１５５は、基板１０５の一部分を貫通し、一つ以上の第２貫通電極１６５は、基板１０５の他の部分を貫通するように配されうる。例えば、第１貫通電極１５５は、パッド１２０及びその下の基板１０５を貫通し、第２貫通電極１６５は、入出力ターミナル１３０及びその下の基板１０５を貫通できる。例えば、第１貫通電極１５５は、基板１０５を貫通する第１リセス部１５５ａ及び基板１０５上の第１再配線部１５５ｂを含むことができる。第１再配線部１５５ｂは、第１貫通電極１５５を基板１０５上に伸張させる役割を果たす。
第１貫通電極１５５は、基板１０５及びパッド１２０と絶縁されうる。例えば、第１リセス部１５５ａ及び基板１０５間並びに第１再配線部１５５ｂ及びパッド１２０間に、スペーサ絶縁層１５３が介在されうる。第３配線ライン１６０は、第１貫通電極１５５の一つ及びチップ選択ターミナル１２５を電気的に接続できる。従って、パッド１２０は、第１貫通電極１５５が形成される位置を提供するのみであり、第１貫通電極１５５と絶縁されうる。第１配線ライン１４０、第２配線ライン１４５及び第３配線ライン１６０は、互いに直接接触されえない。
第１貫通電極１５５は、回路１１０のテスト後に、それ以上利用されないパッド１２０を貫通するように配され、パッド１２０とは電気的に絶縁されうる。従って、基板１０５内に付加的な領域を割り当てずとも、第１貫通電極１５５を形成する位置が基板１０５内に安定的に確保されうる。その結果、半導体素子１００の集積度を低下させずとも、チップ選択信号線を配置できる。また、高速ＤＲＡＭのように、パッド１２０が半導体素子１００の中心部に配された場合には、パッド１２０を貫通するチップ選択信号線の長さが短くなりうる。従って、半導体素子１００は、高速度の動作に有利でありうる。
さらに、パッド１２０と第１貫通電極１５５は、二重に絶縁されうる。第一に、スペーサ絶縁層１５３は、パッド１２０と第１貫通電極１５５とを絶縁させることができる。第二に、パッド１２０と第１貫通電極１５５との間に漏れ電流が発生する場合でも、オフになったスイッチング素子１５０ａが第１貫通電極１５５が回路１１０に直接連結することを防止できる。従って、第１貫通電極１５５を介したチップ選択信号と、パッド１２０を介したテスト信号とが互いに干渉することを避けることができる。従って、半導体素子１００でノイズを減らすことができ、その信頼性が向上されうる。
第２貫通電極１６５は、基板１０５を貫通する第２リセス部１６５ａ及び基板１０５上の第２再配線部１６５ｂを含むことができる。第２再配線部１６５ｂは、第２貫通電極１６５を基板１０５上に伸張させる役割を果たす。第２貫通電極１６５は、入出力ターミナル１３０と電気的に接続されうる。例えば、第２リセス部１６５ａは、スペーサ絶縁層１６３によって基板１０５と絶縁されうるが、第２再配線部１６５ｂが入出力ターミナル１３０と直接接触されうる。従って、第２貫通電極１６５は、入出力ターミナル１３０を基板１０５下部に伸張させる役割を果たす。
パッシベーション層１１５は、パッド１２０及び入出力ターミナル１３５を露出するように基板上に提供されうる。パッシベーション層１１５は、回路１１０をより覆うように配されうる。さらに、パッシベーション層１１５は、第１配線ライン１４０、第２配線ライン１４５及び第３配線ライン１６０の一部または全体をさらに覆うこともある。
図３ないし図５は、本発明の一実施形態による半導体素子の製造方法を示す平面図である。
図３を参照すれば、基板１０５上に、回路１１０、パッド１２０及びターミナル１３５を形成できる。パッド１２０及び回路１１０を連結する第１配線ライン１４０を形成し、ターミナル１３５及び回路１１０を連結する第２配線ライン１４５を形成できる。第１配線ライン１４０の中間には、スイッチング素子１５０を挿入できる。この段階で、スイッチング素子１５０は、パッド１２０及び回路１１０を電気的に接続するように、オン（ｏｎ）状態に形成できる。
例えば、基板１０５上に回路１１０を形成する。次に、回路１１０上に導電層を形成し、この導電層をパターニングしてパッド１２０及びターミナル１３５を形成できる。この場合、第１配線ライン１４０及び第２配線ライン１４５は、パッド１２０及びターミナル１３５の形成前に形成されうる。しかし、本発明の他の実施形態で、第１配線ライン１４０及び第２配線ライン１４５、パッド１２０及びターミナル１３５は、任意の順序で形成されもする。
次に、パッド１２０を利用し、回路１１０をテストできる。例えば、パッド１２０をプロービングパッドとして利用してＥＤＳテストを進め、回路１１０の信頼性を検証できる。
図４を参照すれば、回路１１０のテスト後、スイッチング素子１５０ａをオフ（ｏｆｆ）にすることができる。例えば、スイッチング素子１５０ａがヒューズを含む場合、ヒューズを切断することによって、スイッチング素子１５０ａをオフにすることができる。例えば、ヒューズ切断は、ヒューズにレーザを印加して行うことができる。これにより、回路１１０とパッド１２０は、電気的に断絶されうる。すなわち、パッド１２０に流入する漏れ電流が回路１１０に影響を及ぼさないようになる。
図５を参照すれば、パッド１２０及びその下の基板１０５を貫通する第１貫通電極１５５を形成できる。例えば、第１貫通電極１５５は、パッド１２０及び基板１０５を貫通するホール（図示せず）を充填するように形成できる。第１貫通電極１５５を形成する前に、ホールの内部及びパッド１２０の表面上にスペーサ絶縁層１５３（図２）を形成することもできる。これにより、第１貫通電極１５５とパッド１２０、及び第１貫通電極１５５と基板１０５とが絶縁されうる。
入出力ターミナル１３０及びその下の基板１０５を貫通する第２貫通電極１６５を形成できる。例えば、第２貫通電極１６５は、入出力ターミナル１３０及び基板１０５を貫通するホール（図示せず）を充填するように形成できる。第２貫通電極１６５を形成する前に、ホールの内部にスペーサ絶縁層１６３を形成し、第２貫通電極１６５と基板１０５とを絶縁させることができる。しかし、スペーサ絶縁層１６３は、入出力ターミナル１３０上には伸張しないために、第２貫通電極１６５は、入出力ターミナル１３０と直接接触されうる。
第１貫通電極１５５の一つとチップ選択ターミナル１２５とを第３配線ライン１６０を利用して連結できる。チップ選択ターミナル１２５が第３配線ライン１６０と連結されるとき、スイッチング素子１５０ａはオフ状態である。従って、第１貫通電極１５５及びパッド１２０間に漏れ電流が発生した場合にも、チップ選択信号が第１配線ライン１４０を介して回路１１０に直ちに伝えられない。従って、パッド１２０の位置を第１貫通電極１５５の形成位置として利用しつつも、パッド１２０を介したテスト信号と、第１貫通電極１５５を介したチップ選択信号とを信頼性あるように分離できる。
第１貫通電極１５５、第２貫通電極１６５及び第３配線ライン１６０は、任意の順序で形成されうる。
図６は、本発明の一実施形態によるスタックモジュール２００を示す断面図である。
図６を参照すれば、複数の半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄが互いに順に積層されている。半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄは、図１の半導体素子１００を参照できる。ただし、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄで、第３配線ライン１６０ａ，１６０ｂ，１６０ｃ，１６０ｄは、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄそれぞれの第１貫通電極１５５の互いに異なる一つに連結されうる。積層された半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄで、第１貫通電極１５５または第２貫通電極１６５は、ソルダバンプ１７０を利用して連結されうる。
複数のチップ選択ラインＳ３，Ｓ２，Ｓ１，Ｓ０は、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄそれぞれのチップ選択ターミナル１２５に連結され、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄの最下部に伸張しうる。チップ選択ラインＳ３，Ｓ２，Ｓ１，Ｓ０は、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄそれぞれの回路１１０にチップ選択信号を伝達するために利用されうる。すなわち、チップ選択ラインＳ３，Ｓ２，Ｓ１，Ｓ０の一つにアクセスし、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄの一つにアクセスできる。従って、チップ選択ラインＳ３，Ｓ２，Ｓ１，Ｓ０の数は、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄの数と同一でありうる。
しかし、本発明の他の実施形態で、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄの一部が互いに信号を共有でき、その場合、チップ選択ラインＳ３，Ｓ２，Ｓ１，Ｓ０の数は、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄの数よりも少ないこともある。
チップ選択ラインＳ３，Ｓ２，Ｓ１，Ｓ０は、第１貫通電極１５５の一つ以上及び第３配線ライン１６０ａ，１６０ｂ，１６０ｃ，１６０ｄの一つを含むことができる。例えば、チップ選択ラインＳ３は、第１貫通電極１５５の一つ及び第３配線ライン１６０ａを含むことができる。他の例として、チップ選択ラインＳ０は、積層された４個の第１貫通電極１５５及び第３配線ライン１６０ｄを含むことができる。
一本以上の入出力ラインＩ／Ｏは、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄそれぞれの入出力ターミナル１３０の一つ以上と共通に連結され、半導体素子１００ａ，１００ｂ，１００ｃ，１００ｄの最下部に伸張しうる。例えば、入出力ラインＩ／Ｏは、積層された第２貫通電極１６５を含むことができ、積層された２つの貫通電極１６５は、ソルダバンプ１７０を利用して連結されうる。
スタックモジュール２００で、チップ選択ラインＳ３，Ｓ２，Ｓ１，Ｓ０及び入出力ラインＩ／Ｏの配置は、例示的に図示されている。従って、当該技術分野で当業者に公知の方法によって多様に変形されうる。
図７は、本発明の一実施形態によるカード３００を示す概略図である。
図７を参照すれば、制御器３１０とメモリ３２０は、電気的な信号を交換するように配されうる。例えば、制御器３１０から命令を送れば、メモリ３２０はデータを伝送できる。かようなカード３００は、マルチメディアカード（ＭＭＣ：Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、または保安デジタル（ＳＤ：Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードのようなメモリ装置に利用されうる。
メモリ３２０は、図１の半導体素子１００または図６のスタックモジュール２００に対応しうる。すなわち、半導体素子１００及びスタックモジュール２００は、メモリ素子、例えばＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ及び／または相転移メモリ（ＰＲＡＭ）として提供されうる。
図８は、本発明の一実施形態によるシステム４００を示すブロック図である。
図８を参照すれば、プロセッサ４１０、入出力装置４３０及びメモリ４２０は、バス４４０を利用して互いにデータ通信を行える。プロセッサ４１０はプログラムを実行し、システム４００を制御する役割を行える。入出力装置４３０は、システム４００のデータを入力または出力するのに利用できる。
メモリ４２０は、図１の半導体素子１００または図６のスタックモジュール２００に対応しうる。例えば、メモリ４２０は、プロセッサ４１０の動作のためのコード及びデータを保存することができる。さらに、システム４００は、入出力装置４３０を利用して外部装置、例えばパソコンまたはネットワークに連結され、外部装置と互いにデータを交換できる。
例えば、かようなシステム４００は、モバイルホン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、ＭＰ３プレーヤ、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、ソリッドステートディスク（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）または家電製品（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に利用されうる。
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。従って、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内で、当該分野で当業者によって、前記実施形態を組み合わせて実施するなどさまざまな多くの修正及び変更が可能であることは明白である。
本発明の半導体素子及びその製造方法、及び半導体素子を備えるスタックモジュール、カード及びシステムは、例えば、半導体製品関連の技術分野に効果的に適用可能である。
本発明の一実施形態による半導体素子を示す平面図である。 図１の半導体素子のＩＩ−ＩＩ’線に沿って切り取った断面図である。 本発明の一実施形態による半導体素子の製造方法を示す平面図である。 本発明の一実施形態による半導体素子の製造方法を示す平面図である。 本発明の一実施形態による半導体素子の製造方法を示す平面図である。 本発明の一実施形態によるスタックモジュールを示す断面図である。 本発明の一実施形態によるカードを示す概略図である。 本発明の一実施形態によるシステムを示すブロック図である。
符号の説明
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ 半導体素子、
１０５ 基板、
１１０ 回路、
１１５ パッシベーション層、
１２０ パッド、
１２５ チップ選択ターミナル、
１３０ 入出力ターミナル、
１３５ ターミナル、
１４０ 第１配線ライン、
１４５ 第２配線ライン、
１５０、１５０ａ スイッチング素子、
１５３ スペーサ絶縁層、
１５５ 第１貫通電極、
１５５ａ 第１リセス部、
１５５ｂ 第１再配線部、
１６０、１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ 第３配線ライン、
１６３ 絶縁層、
１６５ 第２貫通電極、
１６５ａ 第２リセス部、
１６５ｂ 第２再配線部、
１７０ ソルダバンプ、
２００ スタックモジュール、
３００ カード、
３１０ 制御器、
３２０、４２０ メモリ、
４００ システム、
４１０ プロセッサ、
４３０ 入出力装置、
４４０ バス、
Ｉ／Ｏ 入出力ライン、
Ｓ０、Ｓ１、Ｓ２、Ｓ３ チップ選択ライン。

Claims (23)

  1. 基板と、
    前記基板上の回路と、
    前記基板上の一つ以上のパッドと、
    前記基板上の一つ以上のターミナルと、
    前記一つ以上のパッド及び前記回路を電気的に接続するための一本以上の第１配線ラインと、
    前記一つ以上のターミナル及び前記回路を電気的に接続するための一本以上の第２配線ラインと、
    前記一本以上の第１配線ラインの中間に挿入され、前記一つ以上のパッド及び前記回路の電気的な接続を制御するスイッチング素子と、
    前記一つ以上のパッド及び前記基板を貫通しつつ、前記一つ以上のパッドと絶縁された一つ以上の第１貫通電極と、を備えることを特徴とする半導体素子。
  2. 前記一つ以上のターミナルは、前記回路を選択するためのチップ選択ターミナルを備え、前記一つ以上のパッドは、前記回路をテストするために利用されることを特徴とする請求項１に記載の半導体素子。
  3. 前記一つ以上の第１貫通電極の一つ及び前記チップ選択ターミナルを電気的に接続する第３配線ラインをさらに備えることを特徴とする請求項２に記載の半導体素子。
  4. 前記スイッチング素子は、前記回路がテストされた後、前記一つ以上のパッド及び前記回路の電気的な接続を切ることを特徴とする請求項２または請求項３に記載の半導体素子。
  5. 前記スイッチング素子はヒューズを備え、前記回路がテストされた後、前記ヒューズは切断されることを特徴とする請求項４に記載の半導体素子。
  6. 前記スイッチング素子は、前記回路より前記一つ以上のパッドに近く配されたことを特徴とする請求項１ないし請求項５のうちいずれか１項に記載の半導体素子。
  7. 前記一つ以上のターミナルは、前記半導体素子に入出力信号を伝達するための一つ以上の入出力ターミナルを備えることを特徴とする請求項１ないし請求項６のうちいずれか１項に記載の半導体素子。
  8. 前記一つ以上の入出力ターミナル及び前記基板を貫通し、前記一つ以上の入出力ターミナルと電気的に接続された一つ以上の第２貫通電極をさらに備えることを特徴とする請求項７に記載の半導体素子。
  9. 前記一つ以上の第２貫通電極及び前記基板間に介在されたスペーサ絶縁層をさらに備えることを特徴とする請求項８に記載の半導体素子。
  10. 請求項１ないし請求項９のうちいずれか１項に記載の半導体素子から構成され、互いに積層された複数の半導体素子と、
    前記複数の半導体素子それぞれの前記一つ以上のターミナルのうち、前記回路を選択するためのチップ選択ターミナルに電気的に接続され、前記複数の半導体素子の最下部に伸張した複数のチップ選択ラインとを備えることを特徴とするスタックモジュール。
  11. 前記複数のチップ選択ラインは、前記一つ以上の第１貫通電極の一つ以上を含むことを特徴とする請求項１０に記載のスタックモジュール。
  12. 前記半導体素子それぞれは、前記一つ以上の第１貫通電極の一つ及び前記チップ選択ターミナルを電気的に接続する第３配線ラインをさらに備え、前記複数のチップ選択ラインそれぞれは、前記半導体素子それぞれの前記第３配線ラインを備えることを特徴とする請求項１０または請求項１１に記載のスタックモジュール。
  13. 前記半導体基板それぞれの前記一つ以上のターミナルのうち、前記半導体素子に入出力信号を伝達するための一つ以上の入出力ターミナルに共通に連結され、前記半導体素子の最下部に伸張した一本以上の入出力ラインをさらに備えることを特徴とする請求項１０ないし請求項１２のうちいずれか１項に記載のスタックモジュール。
  14. 前記半導体素子それぞれは、前記一つ以上の入出力ターミナル及び前記基板を貫通し、前記一つ以上の入出力ターミナルと電気的に接続された一つ以上の第２貫通電極をさらに備え、前記一本以上の入出力ラインは、前記第２貫通電極の一つ以上を含むことを特徴とする請求項１３に記載のスタックモジュール。
  15. 前記半導体素子それぞれのスイッチング素子はヒューズを備え、前記回路がテストされた後、前記ヒューズは切断されることを特徴とする請求項１０ないし請求項１４のうちいずれか１項に記載のスタックモジュール。
  16. 基板上に回路を形成する段階と、
    一つ以上のパッド及び一つ以上のターミナルを前記基板上に形成する段階と、
    前記一つ以上のパッド及び前記回路間を、その中間にスイッチング素子を介在させ、電気的に接続する第１配線ラインを形成する段階と、
    前記一つ以上のターミナル及び前記回路を電気的に接続する一本以上の第２配線ラインを形成する段階と、
    前記一つ以上のパッドを利用して前記回路をテストする段階と、
    前記回路のテスト後、前記スイッチング素子をオフにし、前記回路と前記一つ以上のパッドとの電気的な接続を切る段階と、
    前記一つ以上のパッド及び前記基板を貫通しつつ、前記一つ以上のパッドと絶縁された一つ以上の第１貫通電極を形成する段階とを含むことを特徴とする半導体素子の製造方法。
  17. 前記一つ以上のターミナルのうち、前記回路を選択するためのチップ選択ターミナル及び前記一つ以上の第１貫通電極の一つを電気的に接続する第３配線ラインを形成する段階をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記スイッチング素子はヒューズを備え、
    前記スイッチング素子をオフにすることは、前記ヒューズを切断して行うことを特徴とする請求項１６または請求項１７に記載の半導体素子の製造方法。
  19. 前記一つ以上のターミナルのうち、前記半導体素子に入出力信号を伝達するための一つ以上の入出力ターミナル及び前記基板を貫通し、前記一つ以上の入出力ターミナルと電気的に接続された一つ以上の第２貫通電極を形成する段階をさらに含むことを特徴とする請求項１６ないし請求項１８のうちいずれか１項に記載の半導体素子の製造方法。
  20. 請求項１ないし請求項９のうちいずれか１項に記載の半導体素子から構成されたメモリと、
    前記メモリを制御し、前記メモリとデータをやりとりする制御器とを備えることを特徴とするカード。
  21. 請求項１０ないし請求項１５のうちいずれか１項に記載のスタックモジュールから構成されたメモリと、
    前記メモリを制御し、前記メモリとデータをやりとりする制御器とを備えることを特徴とするカード。
  22. 請求項１ないし請求項９のうちいずれか１項に記載の半導体素子から構成されたメモリと、
    前記メモリとバスを介して通信するプロセッサと、
    前記バスと通信する入出力装置とを備えることを特徴とするシステム。
  23. 請求項１０ないし請求項１５のうちいずれか１項に記載のスタックモジュールから構成されたメモリと、
    前記メモリとバスを介して通信するプロセッサと、
    前記バスと通信する入出力装置とを備えることを特徴とするシステム。
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