JP5288892B2 - スタックモジュール、及びそれを備えるカード及びシステム - Google Patents

スタックモジュール、及びそれを備えるカード及びシステム Download PDF

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Description

本発明は、半導体素子に係り、特に単位基板が積層されたスタックモジュール、それを用いたカード及びそれを用いたシステムに関する。
半導体製品の高集積化要求によって、複数の半導体パッケージまたは複数の半導体チップが積層されたスタック構造が用いられる。このようなスタック構造で、複数の半導体パッケージまたは複数の半導体チップは電気的に連結され、したがって外部端子を用いて選択的に、または共通的に接近しうる。
例えば、特許文献１は、複数のチップが積層された半導体装置について開示している。複数のチップは、表面選択パッド、裏面選択パッド及びビアを通じて連結されうる。
他の例として、特許文献２は、積層パッケージについて開示している。複数のパッケージは積層され、その表面配線と裏面配線とを２ピッチ間隔にずらして互いに連結されうる。
しかし、前述したスタック構造で、半導体チップの両面にパッドまたは配線を形成することは非常に難しく、多くの追加費用を要する。特に半導体チップに撓みが発生する場合、表面パッドと裏面パッドとの連結信頼性が減少しうる。また、表面配線と裏面配線とをずらすために、半導体パッケージの内部に斜めの形態のビアを形成することは工程上の難点を引き起こしうる。
特開２００１−０２４１５１号公報 特開平６−３４２８７４号公報
したがって、本発明が解決しようとする技術的課題は、製造コストを低減させ、工程上の難点を除去して信頼性を高めうるスタックモジュールを提供するところにある。
本発明が解決しようとする他の技術的課題は、このようなスタックモジュールを用いたカード及びシステムを提供するところにある。
前記技術的課題を達成するための本発明の一形態によるスタックモジュールが提供される。複数の単位基板は、互いに積層され、奇数層に配された少なくとも１つの第１単位基板及び偶数層に配された少なくとも１つの第２単位基板を備える。前記複数の単位基板各々は、選択ターミナルを有する。第１選択ラインは、前記第１単位基板それぞれの前記選択ターミナルに電気的に連結され、前記複数の単位基板の少なくとも１つを貫通して前記複数の単位基板の最下部に延びる。第２選択ラインは、前記第２単位基板それぞれの前記選択ターミナルに連結され、前記複数の単位基板の少なくとも１つを貫通して前記複数の単位基板の最下部に延びる。前記第１選択ラインと前記第２選択ラインは、前記選択ターミナルを基準に互いに逆方向に配される。
前記本発明によるスタックモジュールが一例において、前記第１選択ライン及び前記第２選択ラインは、前記選択ターミナルから始まって互いに逆方向に階段式に伸張されうる。
前記本発明によるスタックモジュールが他の例において、Ｎ個以上の第１貫通電極は、前記第１単位基板を貫通し、前記第１単位基板それぞれの前記選択ターミナルの両側に配されうる。Ｎ個以上の第１再配線層は、前記第１貫通電極に連結され、前記選択ターミナル方向に各々伸張されうる。Ｎ個以上の第２貫通電極は、前記第２単位基板を貫通し、前記第２単位基板それぞれの前記選択ターミナルの両側に各々配されうる。Ｎ個以上の第２再配線層は、前記第２貫通電極に連結され、前記第２単位基板それぞれの前記選択ターミナル方向に各々伸張されうる。そして、前記第１選択ライン及び前記第２選択ラインは、前記第１貫通電極及び前記第２貫通電極、前記１再配線層及び前記第２再配線層の一部が互いに連結されたものであり得る。
前記本発明によるスタックモジュールのさらに他の例において、前記第２貫通電極は、前記第１貫通電極と交互に前記第２単位基板内に配されうる。
前記本発明によるスタックモジュールのさらに他の例において、前記第１単位基板及び前記第２単位基板は、その端部が交互に積層されうる。
前記他の技術的課題を達成するための本発明の一形態によるカードが提供される。メモリは、前記スタックモジュールのいずれか１つで構成されうる。そして、制御器は、前記メモリを制御し、前記メモリとデータを送受信する。
前記他の技術的課題を達成するための本発明の他の形態によるシステムが提供される。メモリは、前記スタックモジュールのいずれか１つで構成される。そして、プロセッサーは、前記メモリとバスとを通じて通信する。
本発明によるスタックモジュールによれば、２タイプの配線構造のみ用いてスタック構造を形成しうる。例えば、第１単位モジュールは、互いに同じ１つの配線構造を有し、第２単位モジュールは、互いに同じ他の配線構造を有することができる。したがって、第１単位モジュール及び第２単位モジュールの配線構造を層別にいずれも異ならせる場合に比べて、製造コストを大きく低減しうる。
また、本発明によるスタックモジュールによれば、第１及び第２再配線層が第１及び第２単位基板の一面にのみ形成されうる。したがって、スタックモジュールの製造コストを低減し、その製造工程も単純化しうる。さらに、第１及び第２単位基板の撓みにも、第１選択ライン及び第２選択ラインの連結信頼性を高めうる。
また、本発明によるスタックモジュールの一例によれば、第１単位基板及び第２単位基板で選択パッドの数を減少させうる。したがって、第１単位基板及び第２単位基板で内部回路を形成するための領域の面積を広げうる。したがって、本発明によるスタックモジュールは、高集積及び高速素子に適している。
以下、添付した図面を参照して本発明による望ましい実施例を説明することによって、本発明を詳細に説明する。しかし、本発明は以下に開示される実施例に限定されるものではなく、互いに他の多様な形態に具現されることができ、但し、本実施例は、本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面において構成要素は、説明の便宜上、その大きさが誇張されうる。
図１は、本発明の一実施例によるスタックモジュール１００を示す断面図である。
図１を参照すれば、スタックモジュール１００は、第１単位モジュール１０５ａ及び第２単位モジュール１０５ｂの積層構造を備えうる。例えば、第１単位モジュール１０５ａは奇数層に配され、第２単位モジュール１０５ｂは偶数層に配されうる。第１単位モジュール１０５ａは第１単位基板１１０ａ及びその配線構造を備え、第２単位モジュール１０５ｂは第２単位基板１１０ｂ及びその配線構造を備える。
第１単位基板１１０ａ及び第２単位基板１１０ｂは、交互に積層されうる。例えば、第１単位基板１１０ａは奇数層に配され、第２単位基板１１０ｂは偶数層に配されうる。他の例で、図１と異なって、第１単位基板１１０ａが偶数層に、第２単位基板１１０ｂが奇数層に配されても良い。第１及び第２単位基板１１０ａ、１１０ｂの数は適切に選択され、本発明の範囲を制限しない。したがって、第１及び第２単位基板１１０ａ、１１０ｂの総数は、任意の自然数であるＮ個に拡張されうる。
第１及び第２単位基板１１０ａ、１１０ｂ各々は、選択ターミナル１２０を備えうる。例えば、選択ターミナル１２０は、第１及び第２単位基板１１０ａ、１１０ｂそれぞれの内部回路に連結され、したがって、第１及び第２単位基板１１０ａ、１１０ｂのうち、１つ以上を選択するために用いられる。第１及び第２単位基板１１０ａ、１１０ｂは、１つ以上の入出力ターミナル１３０をさらに備えうる。入出力ターミナル１３０は、第１及び第２単位基板１１０ａ、１１０ｂに共通でデータを送受信するときに用いられる。
例えば、第１及び第２単位基板１１０ａ、１１０ｂは、半導体チップを各々備えうる。この場合、第１及び第２単位基板１１０ａ、１１０ｂは、内部回路を構成する半導体素子が形成された半導体基板の一部を指摘しうる。１つの半導体チップは、半導体基板から分離された１つのダイに該当しうる。半導体素子は、メモリ素子は、ロジック素子を備えうる。他の例で、第１及び第２単位基板１１０ａ、１１０ｂは、半導体素子の搭載された印刷回路基板を示すこともできる。
第１選択ラインＳ１、Ｓ３、第２選択ラインＳ２、Ｓ４及び／または１つ以上の入出力ラインＩＯ１、ＩＯ２は、第１単位モジュール１０５ａ及び第２単位モジュール１０５ｂの配線構造を形成しうる。しかし、このような配線構造は、例示的に提供され、本発明の範囲はこのような例に制限されない。
第１選択ラインＳ１、Ｓ３は、第１単位基板１１０ａそれぞれの選択ターミナル１２０に電気的に連結されうる。例えば、第１選択ラインＳ１、Ｓ３は、選択ターミナル１２０から第１及び第２単位基板１１０ａ、１１０ｂの一部を貫通して第１及び第２単位基板１１０ａ、１１０ｂの最下部に伸張されうる。第１選択ラインＳ１、Ｓ３は、第１単位基板１１０ａを選択するために用いられる。例えば、１つの第１選択ラインＳ１を用いて、第１層に積層された第１単位基板１１０ａに接近しうる。他の例で、他の１つの第１選択ラインＳ３を用いて、第３層に積層された第１単位基板１１０ａに接近しうる。
第２選択ラインＳ２、Ｓ４は、第２単位基板１１０ｂそれぞれの選択ターミナル１２０に電気的に連結されうる。例えば、第２選択ラインＳ２、Ｓ４は、選択ターミナル１２０から第１及び第２単位基板１１０ａ、１１０ｂの一部を貫通して第１及び第２単位基板１１０ａ、１１０ｂの最下部に伸張されうる。第２選択ラインＳ２、Ｓ４は、第２単位基板１１０ｂを選択するために各々用いられる。例えば、１つの第２選択ラインＳ２を用いて、第２層に積層された第２単位基板１１０ｂに接近しうる。他の例で、他の１つの第２選択ラインＳ４を用いて、第４層に積層された第２単位基板１１０ｂに接近しうる。
第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４は、選択ターミナル１２０を基準に互いに逆方向に配されうる。例えば、図１に図示されたように、第１選択ラインＳ１、Ｓ３は選択ターミナル１２０の左側に配され、第２選択ラインＳ２、Ｓ４は選択ターミナル１２０の右側に配されうる。他の例で、図１と異なって、第１単位基板１１０ａと第２単位基板１１０ｂとの位置が置き換えれば、第１選択ラインＳ１、Ｓ３が右側に配され、第２選択ラインＳ２、Ｓ４が左側に配されることもある。
例えば、第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４は、選択ターミナル１２０から始まって互いに逆方向に階段式に伸張されうる。第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４は、選択ターミナル１２０から始まって第１及び第２単位基板１１０ａ、１１０ｂの下方に行くほど階段状に選択ターミナル１２０から遠くなりうる。例えば、第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４は、第１単位基板１１０ａ及び第２単位基板１１０ｂに水平部分とこれらに垂直な部分とを備えうる。したがって、選択ターミナル１２０の高さが高まるほど、またはその下に配された第１単位基板１１０ａ及び第２単位基板１１０ｂの数が増えるほど、これに連結される第１選択ラインＳ１、Ｓ３または第２選択ラインＳ２、Ｓ４の端部は、選択ターミナル１２０から遠く配される。
本実施例の他の形態によれば、第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４は、選択ターミナル１２０のうち２つ以上に共有されることもできる。この場合、第１選択ラインＳ１、Ｓ３または第２選択ラインＳ２、Ｓ４の数は、第１単位基板１１０ａまたは第２単位基板１１０ｂのより少なくなりうる。これにより、第１選択ラインＳ１、Ｓ３のうちいずれか１つを選択して第１単位基板１１０ａに同時に接近させるか、または第２選択ラインＳ２、Ｓ４のうちいずれか１つを選択して第２単位基板１１０ｂに同時に接近させうる。この場合、第１単位基板１１０ａまたは第２単位基板１１０ｂは、同一製品であることが要求されうる。
入出力ラインＩＯ１、ＩＯ２は、第１及び第２単位基板１１０ａ、１１０ｂの入出力ターミナル１３０に共通で連結されうる。入出力ラインＩＯ１、ＩＯ２は、第１及び第２単位基板１１０ａ、１１０ｂに共有されうる。
スタックモジュール１００で、第１及び第２単位基板１１０ａ、１１０ｂはその端部が互いに整列されうる。例えば、第１及び第２単位基板１１０ａ、１１０ｂが同じ形態の半導体チップを備える場合、選択ターミナル１２０は同じラインに沿って配されうる。さらに、第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４の第１単位基板１１０ａ及び第２単位基板１１０ｂを貫通する部分、すなわち、垂直部分が同一線上に上下に整列されうる。
本実施例によるスタックモジュール１００によれば、２タイプの配線構造のみ用いてスタック構造を形成しうる。例えば、第１単位モジュール１０５ａは、互いに同じ１つの配線構造を有し、第２単位モジュール１０５ｂは互いに同じ他の配線構造を有することができる。したがって、第１単位モジュール１０５ａ及び第２単位モジュール１０５ｂの配線構造を層別にいずれも異ならせる場合に比べて、製造コストを大きく低減させうる。
図２は、図１のスタックモジュールで奇数層に配された第１単位モジュール１０５ａの一例を示す斜視図であり、図３は、図１のスタックモジュールで偶数層に配された第２単位モジュール１０５ｂの一例を示す斜視図である。
図２を参照すれば、選択パッド１２５は、選択ターミナル１２０の両側の第１単位基板１１０ａに配されうる。選択ターミナル１２０は、第１単位基板１１０ａの内部回路に連結され、一方、選択パッド１２５は、内部回路に連結されないこともある。第１貫通電極１３５ａは、第１単位基板１１０ａを貫通して選択ターミナル１２０の両側に配されうる。例えば、第１貫通電極１３５ａは、選択パッド１２５の一部を貫通し、この場合、選択パッド１２５の一部は、第１貫通電極１３５ａの配置位置を示しうる。
第１貫通電極１３５ａは、スタック構造１００で第１及び第２単位基板１１０ａ、１１０ｂの積層数と同じか多い。したがって、第１及び第２単位基板１１０ａ、１１０ｂがＮ個である場合、第１貫通電極１３５ａの数は、少なくともＮ個以上でありうる。例えば、選択パッド１２５の数は、第１貫通電極１３５ａの数の２倍であって、よって２Ｎ個でありうる。
例えば、Ｎが偶数である場合、第１貫通電極１３５ａは、選択ターミナル１２０の両側に各々Ｎ／２個ずつ配されうる。他の例で、Ｎが奇数である場合、第１貫通電極１３５ａは、選択ターミナル１２０の両側に各々（Ｎ＋１）／２個ずつ配されうる。しかし、本発明の範囲は、これら例に限定されない。したがって、選択ターミナル１２０の両側に必ずしも同数の第１貫通電極１３５ａが配される必要はない。
第１再配線層１４５ａは、第１貫通電極１３５ａに電気的に連結されるように第１単位基板１１０ａ上に配されうる。本実施例の変形された形態で、第１再配線層１４５ａは、第１単位基板１１０ａの下に配されうる。例えば、第１再配線層１４５ａは、第１貫通電極１３５ａから選択ターミナル１２０側に所定距離ほど伸張されうる。したがって、選択ターミナル１２０の左側で第１再配線層１４５ａは、第１貫通電極１３５ａから右側に伸張され、選択ターミナル１２０の右側で第１再配線層１４５ａは、第１貫通電極１３５ａから左側に伸張されうる。
第１再配線層１４５ａの数は、第１貫通電極１３５ａの数と同じであり、よって、少なくともＮ個以上でありうる。例えば、第１再配線層１４５ａのうち、選択ターミナル１２０の左側の最初のものは、選択ターミナル１２０と直接接触されうる。
第３貫通電極１４０ａは、第１単位基板１１０ａを貫通して入出力ターミナル１３０に連結されうる。例えば、第３再配線層１５０ａは、第３貫通電極１４０ａと入出力ターミナル１３０とを連結するように第１単位基板１１０ａ上に配されうる。
図３を参照すれば、第２貫通電極１３５ｂ各々は第１貫通電極１３５ａの隣接した両者間に配されうる。したがって、第１貫通電極１３５ａ及び第２貫通電極１３５ｂは交互に配されうる。例えば、第１貫通電極１３５ａは、選択パッド１２５の１つ置きに１つずつ配され、第２貫通電極１３５ｂは第１貫通電極１３５ａ間の選択パッド１２５に配されうる。この場合、第２貫通電極１３５ｂは、第１貫通電極１３５ａの中央に配され、第１貫通電極１３５ａのピッチの１／２ほど移動して配されうる。
第２貫通電極１３５ｂの数は、第１貫通電極１３５ａの数と同じであり得る。したがって、第２貫通電極１３５ｂの数は、少なくともＮ個以上でありうる。例えば、Ｎが偶数である場合、第２貫通電極１３５ｂは選択ターミナル１２０の両側に各々Ｎ／２個ずつ配されうる。他の例で、Ｎが奇数である場合、第２貫通電極１３５ｂは選択ターミナル１２０の両側に各々（Ｎ＋１）／２個ずつ配されうる。しかし、本発明の範囲はこのような例に限定されない。したがって、選択ターミナル１２０の両側に必ずしも同数の第２貫通電極１３５ｂが配される必要はない。
第２再配線層１４５ｂは、第２貫通電極１３５ｂに電気的に連結されるように第２単位基板１１０ｂ上に配されうる。本実施例の変形された形態で、第２再配線層１４５ｂは第２単位基板１１０ｂ下に配されうる。例えば、第２再配線層１４５ｂは、第２貫通電極１３５ｂから選択ターミナル１２０側に所定距離ほど伸張されうる。したがって、選択ターミナル１２０の左側で第２再配線層１４５ｂは、第２貫通電極１３５ｂから右側に伸張され、選択ターミナル１２０の右側で第２再配線層１４５ｂは、第２貫通電極１３５ｂから左側に伸張されうる。
第２配線層１４５ｂの数は、第２貫通電極１３５ｂの数と同じであり、よって、少なくともＮ個以上でありうる。例えば、第２再配線層１４５ｂのうち選択ターミナル１２０の右側の最初のものは、選択ターミナル１２０と直接接触されうる。
第４貫通電極１４０ｂは、第２単位基板１１０ｂを貫通して入出力ターミナル１３０に連結されうる。例えば、第４再配線層１５０ｂは、第４貫通電極１４０ｂと入出力ターミナル１３０とを連結するように、第２単位基板１１０ｂ上に配されうる。第３貫通電極１４０ａ及び第４貫通電極１４０ｂは、第１及び第２単位基板１１０ａ、１１０ｂで互いに同じ位置に配され、互いに同じ構造を有することができる。同様に、第３再配線層１５０ａ及び第４再配線層１５０ｂは、第１及び第２単位基板１１０ａ、１１０ｂ上に互いに同じ位置に配され、互いに同じ構造を有することができる。
図１ないし図３を共に参照すれば、２つの第１単位モジュール１０５ａ及び２つの第２単位モジュール１０５ｂを交互に積層し、スタックモジュール１００を形成しうる。これによれば、１つの第１選択ラインＳ１は、第１貫通電極１３５ａ及び第１再配線層１４５ａの連結構造を備えうる。他の１つの第１選択ラインＳ３は、第１貫通電極１３５ａ、第１再配線層１４５ａ、第２貫通電極１３５ｂ、第２再配線層１４５ｂ、第１貫通電極１３５ａ及び第１再配線層１４５ａの連結構造を備えうる。
１つの第２選択ラインＳ２は、第１貫通電極１３５ａ、第１再配線層１４５ａ、第２貫通電極１３５ｂ及び第２再配線層１４５ｂの連結構造を備えうる。他の第２選択ラインＳ４は、第１貫通電極１３５ａ、第１再配線層１４５ａ、第２貫通電極１３５ｂ、第２再配線層１４５ｂ、第１貫通電極１３５ａ、第１再配線層１４５ａ、第２貫通電極１３５ｂ及び第２再配線層１４５ｂの連結構造を備えうる。
入出力ラインＩＯ１、ＩＯ２は、第３貫通電極１４０ａ、第３再配線層１５０ａ、第４貫通電極１４０ｂ及び第４再配線層１５０ｂの反復的な連結構造を備えうる。入出力ラインＩＯ１、ＩＯ２は、第３貫通電極１４０ａ及び第４貫通電極１４０ｂの垂直連結構造を備えうる。
本実施例のスタックモジュール１００によれば、第１及び第２再配線層１４５ａ、１４５ｂは、第１及び第２単位基板１１０ａ、１１０ｂの一面にのみ（上部にまたは下部に）形成されうる。このような構造は、特開２００１−０２４１５１号公報の表面選択パッド及び裏面選択パッドと比較され、特開平６−３４２８７４号公報の表面配線及び裏面配線と比較されうる。したがって、スタックモジュール１００の製造コストを減らし、その製造工程も単純化しうる。さらに、第１及び第２単位基板１１０ａ、１１０ｂの撓みにも、第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４の連結信頼性を高めうる。
図４は、図１の変形例によるスタックモジュール１００ａを示す断面図である。
図４を参照すれば、入出力ラインＩＯ１’、ＩＯ２’は、第１及び第２単位基板１１０ａ、１１０ｂ及び入出力ターミナル１３０を直ちに垂直に貫通しうる。例えば、図２及び図３で、第３貫通電極１４０ａ及び第４貫通電極１４０ｂが第１及び第２単位基板１１０ａ、１１０ｂ及び入出力ターミナル１３０を直ちに貫通するように変更しうる。したがって、スタックモジュール１００ａで、入出力ラインＩＯ１’、ＩＯ２’は、図１のスタックモジュール１００より単純化されうる。
図５は、図１の他の変形されたスタックモジュール１００ｂを示す断面図である。
図５を参照すれば、図１のスタックモジュール１００がパッケージ基板１８０上に搭載されうる。第１選択ラインＳ１、Ｓ３、第２選択ラインＳ２、Ｓ４及び入出力ラインＩＯ１、ＩＯ２は、パッケージ基板１８０の回路と連結されうる。パッケージ基板１８０の下には、複数の導電性バンプ１８５が配されうる。例えば、パッケージ基板１８０は、印刷回路基板を備えうる。導電性バンプ１８５は、スタックモジュール１００ｂの外部ターミナルになり、例えば、ソルダボールを含みうる。
スタックモジュール１００ｂで、図１のスタックモジュール１００は、図４のスタックモジュール１００ａに代替可能なのは自明である。
図６は、本発明の他の実施例によるスタックモジュール２００を示す断面図である。図６は、図１に部分的に対応し、重複説明は省略する。
図６を参照すれば、スタックモジュール２００は、第１単位モジュール２０５ａ及び第２単位モジュール２０５ｂの積層構造を含みうる。第１単位モジュール２０５ａは、奇数層に配され、第２単位モジュール２０５ｂは偶数層に配されうる。第１単位モジュール２０５ａは、第１単位基板２１０ａ及びその配線構造を含み、第２単位モジュール２０５ｂは第２単位基板２１０ｂ及びその配線構造を含みうる。
第１単位基板２１０ａ及び第２単位基板２１０ｂが交互に積層されうる。例えば、第１単位基板２１０ａは奇数層に配され、第２単位基板２１０ｂは偶数層に配されうる。第１及び第２単位基板２１０ａ、２１０ｂ各々は、選択ターミナル２２０を備えうる。さらに、第１及び第２単位基板２１０ａ、２１０ｂは、１つ以上の入出力ターミナル２３０をさらに備えうる。第１及び第２単位基板２１０ａ、２１０ｂは、図１ないし図３の第１及び第２単位基板１１０ａ、１１０ｂの説明を参照すれば良い。但し、第１単位基板２１０ａ及び第２単位基板２１０ｂは、図１の第１単位基板１１０ａ及び第２単位基板１１０ｂと異なって、交互に積層されうる。
第１選択ラインＳ１、Ｓ３、第２選択ラインＳ２、Ｓ４及び／または１つ以上の入出力ラインＩＯ１、ＩＯ２は、第１単位モジュール２０５ａ及び第２単位モジュール２０５ｂの配線構造を形成しうる。第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４は、図１ないし図３を参照すれば良い。
入出力ラインＩＯ１、ＩＯ２は、第１及び第２単位基板２１０ａ、２１０ｂの入出力ターミナル２３０に共通で連結されうる。入出力ラインＩＯ１、ＩＯ２は、第１及び第２単位基板２１０ａ、２１０ｂに共有されうる。入出力ラインＩＯ１、ＩＯ２は、上下にジグザグに配されうる。
図７は、図６のスタックモジュールで奇数層に配された第１単位モジュールの一例を示す斜視図であり、図８は、図６のスタックモジュールで偶数層に配された第２単位モジュールの一例を示す斜視図である。図７及び図８は、図２及び図３に対応し、重複説明は省略する。
図７を参照すれば、選択パッド２２５は、選択ターミナル２２０の両側の第１単位基板２１０ａに配されうる。第１貫通電極２３５ａは、第１単位基板２１０ａを貫通して選択ターミナル２２０の両側に配されうる。選択パッド２２５は、図２の選択パッド１２５に比べてその数が半分に減る。例えば、第１貫通電極２３５ａの数がＮである場合、選択パッド１２５の数もＮでありうる。
第１再配線層２４５ａは、第１貫通電極２３５ａに電気的に連結されるように第１単位基板２１０ａ上に配されうる。例えば、第１再配線層２４５ａは、第１貫通電極１３５ａから選択ターミナル２２０側に所定距離ほど伸張されうる。第１再配線層２４５ａのうち、選択ターミナル２２０の左側最初のものは、選択ターミナル２２０と直接接触されうる。
第３貫通電極２４０ａは、第１単位基板２１０ａを貫通して入出力ターミナル２３０に連結されうる。例えば、第３再配線層２５０ａは、第３貫通電極２４０ａと入出力ターミナル２３０とを連結するように第１単位基板２１０ａ上に配されうる。
図８を参照すれば、第２貫通電極２３５ｂは、第１貫通電極２３５ａと同じ位置の第２単位基板２１０ｂに配されうる。第２再配線層２４５ｂは、第２貫通電極２３５ｂに電気的に連結されるように第２単位基板２１０ｂ上に配され、選択ターミナル２２０側に所定距離ほど伸張されうる。第２再配線層２４５ｂのうち、選択ターミナル２２０から右側の最初のものは、選択ターミナル２２０に直接接触されうる。
第４貫通電極２４０ｂは、第２単位基板２１０ｂを貫通して入出力ターミナル２３０に連結されうる。例えば、第４再配線層２５０ｂは、第４貫通電極２４０ｂと入出力ターミナル２３０を連結するように第２単位基板２１０ｂ上に配されうる。第３貫通電極２４０ａ及び第４貫通電極４０ｂは、第１及び第２単位基板２１０ａ、２１０ｂで交互に配されうる。
図６ないし図８を共に参照すれば、２つの第１単位モジュール２０５ａ及び２つの第２単位モジュール２０５ｂを交互に積層し、スタックモジュール２００を形成しうる。但し、この場合、第１単位基板２１０ａ及び第２単位基板２１０ｂは、その端部を所定距離ほど互いにずらして配しうる。例えば、第１単位基板２１０ａ及び第２単位基板２１０ｂは、第１貫通電極２３５ａまたは第２貫通電極２３５ｂのピッチの１／２ほど互いにずらして配しうる。
したがって、スタックモジュール２００で、第１貫通電極２３５ａ及び第２貫通電極２３５ｂは互いにずらして配しうる。その結果、第１選択ラインＳ１、Ｓ３及び第２選択ラインＳ２、Ｓ４は、実質的に図１と同様になりうる。
入出力ラインＩＯ１、ＩＯ２は、第３貫通電極２４０ａ、第３再配線層２５０ａ、第４貫通電極２４０ｂ及び第４再配線層２５０ｂの反復的なジグザグ連結構造を含みうる。
本実施例のスタックモジュール２００は、図１のスタックモジュール１００の長所に、次のような長所をさらに有することができる。第１単位モジュール２０５ａ及び第２単位モジュール２０５ｂが積層される前に、第１貫通電極２３５ａ及び第２貫通電極２３５ｂの位置は、第１単位基板２１０ａ及び第２単位基板２１０ｂで互いに同一である。したがって、第１単位基板２１０ａ及び第２単位基板２１０ｂで選択パッド２２５の数が減少しうる。したがって、第１単位基板２１０ａ及び第２単位基板２１０ｂで内部回路を形成するための領域の面積を広げることができる。特に、第１単位基板２１０ａ及び第２単位基板２１０ｂの内部回路の集積度が高まるほど、このような面積の確保がさらに重要になり得る。したがって、スタックモジュール２００は、高集積及び高速素子に適している。
図９は、図６の変形例によるスタック構造２００ａを示す断面図である。
図９を参照すれば、図８のスタックモジュール２００がパッケージ基板２８０上に搭載されうる。第１選択ラインＳ１、Ｓ３、第２選択ラインＳ２、Ｓ４及び入出力ラインＩＯ１、ＩＯ２は、パッケージ基板２８０の回路と連結されうる。パッケージ基板２８０の下には、複数の導電性バンプ２８５が配されうる。
図１０は、本発明の一実施例によるカード３００を示す概略図である。
図１０を参照すれば、制御器３１０とメモリ３２０は、電気的な信号を交換するように配されうる。例えば、制御器３１０で命令を下すと、メモリ３２０はデータを伝送しうる。このようなカード３００は、マルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ Ｃａｒｄ：ＭＭＣ）または保安デジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ：ＳＤ）カードのようなメモリ装置に用いられる。
メモリ３２０は、図１ないし図９のスタックモジュール１００、１００ａ、１００ｂ、２００、２００ａのいずれか１つに対応しうる。すなわち、スタックモジュール１００、１００ａ、１００ｂ、２００、２００ａは、メモリ素子、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ及び／または相転移メモリ（ＰＲＡＭ）を備えうる。
図１１は、本発明の一実施例によるシステム４００を示すブロック図である。
図１１を参照すれば、プロセッサー４１０、入／出力装置４３０及びメモリ４２０は、バス４４０を用いて互いにデータ通信を行える。プロセッサー４１０は、プログラムを実行し、システム４００を制御する役割をする。入／出力装置４３０は、システム４００のデータを入力または出力するのに用いられる。
メモリ４２０は、図１ないし図９のスタックモジュール１００、１００ａ、１００ｂ、２００、２００ａのいずれか１つに対応しうる。例えば、メモリ４２０は、プロセッサー４１０の動作のためのコード及びデータを保存することができる。さらに、システム４００は、入／出力装置４３０を用いて外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを送受信しうる。
例えば、このようなシステム４００は、モバイルフォン、ＭＰ３プレーヤー、ナビゲーション、ソリッドステートディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：ＳＳＤ）または家電製品に用いられる。
発明の特定の実施例についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施例に限定されず、本発明の技術的思想内で当業者によって前記実施例を組み合わせて実施するなど、多様な多くの修正及び変更が可能であるということは明白である。
本発明は、半導体素子関連の技術分野に好適に適用されうる。
本発明の一実施例によるスタックモジュールを示す断面図である。 図１のスタックモジュールで奇数層に配された第１単位モジュールの一例を示す斜視図である。 図１のスタックモジュールで偶数層に配された第２単位モジュールの一例を示す斜視図である。 図１の変形例によるスタックモジュールを示す断面図である。 図１の他の変形例によるスタックモジュールを示す断面図である。 本発明の他の実施例によるスタックモジュールを示す断面図である。 図６のスタックモジュールで奇数層に配された第１単位モジュールの一例を示す斜視図である。 図６のスタックモジュールで偶数層に配された第２単位モジュールの一例を示す斜視図である。 図６の変形例によるスタックモジュールを示す断面図である。 本発明の一実施例によるカードを示す概略図である。 本発明の一実施例によるシステムを示すブロック図である。
符号の説明
１００、１００ａ、１００ｂ、２００、２００ａ スタックモジュール
Ｓ１、Ｓ３ 第１選択ライン
Ｓ２、Ｓ４ 第２選択ライン
ＩＯ１、ＩＯ２ 入出力ライン
１０５ａ、２０５ａ 第１単位モジュール
１０５ｂ、２０５ｂ 第２単位モジュール
１１０ａ、２１０ａ 第１単位基板
１１０ｂ、２１０ｂ 第２単位基板
１２０ 選択ターミナル
１２５ 選択パッド
１３０ 入出力ターミナル
１３５ａ、２３５ａ 第１貫通電極
１３５ｂ、２３５ｂ 第２貫通電極
１４０ａ、２４０ａ 第３貫通電極
１４０ｂ、２４０ｂ 第４貫通電極
１４５ａ、２４５ａ 第１再配線層
１４５ｂ、２４５ｂ 第２再配線層
１５０ａ、２５０ａ 第３再配線層
１５０ｂ、２５０ｂ 第４再配線層
１８０、２８０ パッケージ基板
１８５、２８５ 導電性バンプ
３００ カード
４００ システム

Claims (22)

  1. 各々選択ターミナルを有し、互いに積層され、奇数層に配された、同一の配線構造を有する少なくとも１つの第１単位基板、及び偶数層に配された、前記第１単位基板と異なる同一の配線構造を有する少なくとも１つの第２単位基板を備える複数の単位基板と、
    前記第１単位基板それぞれの前記選択ターミナルにそれぞれ個別に電気的に連結され、前記複数の単位基板の少なくとも１つを貫通して前記複数の単位基板の最下部に延びた、第１選択ラインと、
    前記第２単位基板それぞれの前記選択ターミナルにそれぞれ個別に電気的に連結され、前記複数の単位基板の少なくとも１つを貫通して前記複数の単位基板の最下部に延びた第２選択ラインと、を備え、
    前記第１選択ラインと前記第２選択ラインは、前記選択ターミナルを基準に互いに逆方向に配されたことを特徴とするスタックモジュール。
  2. 前記第１選択ライン及び前記第２選択ラインは、前記選択ターミナルから始まって互いに逆方向に階段式に延びることを特徴とする請求項１に記載のスタックモジュール。
  3. 前記第１選択ライン及び前記第２選択ラインの前記第１単位基板を貫通する部分は、上下に整列されたことを特徴とする請求項１に記載のスタックモジュール。
  4. 前記第１選択ライン及び前記第２選択ラインの前記第２単位基板を貫通する部分は、上下に整列されたことを特徴とする請求項１に記載のスタックモジュール。
  5. 前記第１単位基板を貫通し、前記第１単位基板それぞれの前記選択ターミナルの両側に配されたＮ個以上の第１貫通電極と、
    前記第１貫通電極に連結され、前記選択ターミナル方向に各々延びたＮ個以上の第１再配線層と、
    前記第２単位基板を貫通し、前記第２単位基板それぞれの前記選択ターミナルの両側に各々配されたＮ個以上の第２貫通電極と、
    前記第２貫通電極に連結され、前記第２単位基板それぞれの前記選択ターミナル方向に各々延びたＮ個以上の第２再配線層と、をさらに備えることを特徴とする請求項１に記載のスタックモジュール。
  6. 前記第１配線層は、前記第１単位基板上に配され、前記第２配線層は、前記第２単位基板上に配されたことを特徴とする請求項５に記載のスタックモジュール。
  7. 前記第１貫通電極の一部は、前記第２再配線層の一部と連結され、前記第２貫通電極の一部は、前記第１配線層の一部と連結されたことを特徴とする請求項５に記載のスタックモジュール。
  8. 前記Ｎが偶数である場合、前記第１貫通電極及び前記第２貫通電極は、前記選択ターミナルの両側にＮ／２個ずつ各々配されることを特徴とする請求項５に記載のスタックモジュール。
  9. 前記Ｎが奇数である場合、前記第１貫通電極及び前記第２貫通電極は、前記選択ターミナルの両側に（Ｎ＋１）／２個ずつ各々配されることを特徴とする請求項５に記載のスタックモジュール。
  10. 前記第１単位基板及び前記第２単位基板は、互いに端部が整列され、前記第２貫通電極は、前記第１貫通電極と交互に前記第２単位基板内に配されたことを特徴とする請求項５に記載のスタックモジュール。
  11. 前記第２貫通電極各々は、前記第１貫通電極の隣接した２つの中央に配されたことを特徴とする請求項１０に記載のスタックモジュール。
  12. 前記第１単位基板及び前記第２単位基板は、その端部が交互に積層されたことを特徴とする請求項５に記載のスタックモジュール。
  13. 前記第２単位基板の端部は、前記第１単位基板の端部から前記第１貫通電極及び前記第２貫通電極のピッチほど移動したことを特徴とする請求項１２に記載のスタックモジュール。
  14. 前記Ｎ個の単位基板は、１つ以上の入出力ターミナルをさらに備えることを特徴とする請求項１に記載のスタックモジュール。
  15. 前記複数の単位基板それぞれの前記１つ以上の入出力ターミナルを共通で連結するように前記複数の単位基板を貫通する１つ以上の入出力ラインをさらに備えることを特徴とする請求項１４に記載のスタックモジュール。
  16. 前記１つ以上の入出力ラインは、前記１つ以上の入出力ターミナルをさらに貫通するように配されたことを特徴とする請求項１５に記載のスタックモジュール。
  17. 前記第１単位基板及び前記第２単位基板は、その端部が交互に積層され、前記１つ以上の入出力ラインは、上下にジグザグ状に配されたことを特徴とする請求項１５に記載のスタックモジュール。
  18. 前記複数の単位基板の下に配されたパッケージ基板をさらに備え、前記第１選択ライン及び前記第２選択ラインは、前記パッケージ基板に電気的に連結されたことを特徴とする請求項１に記載のスタックモジュール。
  19. 前記パッケージ基板に付着された１つ以上の導電性バンプをさらに備えることを特徴とする請求項１に記載のスタックモジュール。
  20. 前記複数の単位基板は、半導体チップを備えることを特徴とする請求項１に記載のスタックモジュール。
  21. 請求項１ないし２０のいずれか１項に記載のスタックモジュールで構成されたメモリと、
    前記メモリを制御し、前記メモリとデータを送受信する制御器と、を備えることを特徴とするカード。
  22. 請求項１ないし２０のいずれか１項に記載のスタックモジュールで構成されたメモリと、
    前記メモリとバスとを通じて通信するプロセッサーと、
    前記バスと通信する入出力装置と、を備えることを特徴とするシステム。
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