JP2003163326A - 半導体チップ並びに積層半導体電子部品及びその製造方法 - Google Patents

半導体チップ並びに積層半導体電子部品及びその製造方法

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JP2003163326A
JP2003163326A JP2001362129A JP2001362129A JP2003163326A JP 2003163326 A JP2003163326 A JP 2003163326A JP 2001362129 A JP2001362129 A JP 2001362129A JP 2001362129 A JP2001362129 A JP 2001362129A JP 2003163326 A JP2003163326 A JP 2003163326A
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semiconductor
semiconductor chip
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Noriyoshi Fujii
知徳 藤井
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Taiyo Yuden Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 チップセレクト端子を有し且つ積み重ねて互
いに同種の端子を接続できる半導体チップ並びにこれを
用いた積層半導体電子部品及びその製造方法を提供す
る。 【解決手段】 内部回路を動作状態または非動作状態に
設定するチップセレクト信号が入力されるチップセレク
ト電極121と、チップセレクト端子131〜134を含み且つ
それぞれがチップの表裏面に露出している接続端子131
〜134,104e〜104qと、チップセレクト電極121とチップ
セレクト端子131〜134とを導通接続してチップセレクト
端子131〜134のうちの１つのみをチップセレクト電極12
1に接続できるように切除可能な接続線路とを備えてい
る半導体チップを構成する。各半導体チップ100のチッ
プセレクト電極121が互いに異なる１つのチップセレク
ト端子131〜134のみに接続された状態にして、接続端子
同士を接続して複数個の半導体チップ100を積み重ねた
積層半導体電子部品10を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップセレクト端
子を備えた半導体チップ並びに該半導体チップを積層し
てなる積層半導体電子部品及びその製造方法に関するも
のである。
【０００２】
【従来の技術】近年、半導体電子機器の発達が目覚まし
く、ＣＰＵの処理速度の向上はもとより、半導体メモリ
や磁気ディスクなどの記憶媒体の容量増大においても著
しい進歩が成し遂げられている。
【０００３】また、各種電子機器の小型化及び軽量化が
望まれているため、電子機器を構成する個々の電子部品
の小型化も進んでいる。
【０００４】例えば、従来から小型化及び大容量化が望
まれてきた半導体メモリにおいても、ＩＣ製造技術の進
歩によって１つの半導体チップで２５６Ｍビットの記憶
容量を有するものが大量生産できるようになってきてお
り、現在さらなる電子部品の小型化に向けて技術開発が
行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
チップを用いた電子部品のほとんどが、１つの半導体チ
ップの周囲を樹脂やセラミックでモールドして外部端子
を設けた周知のデュアルインラインパッケージ（ＤＩ
Ｐ）タイプか若しくは表面実装用フラットパッケージタ
イプである。
【０００６】このようなＤＩＰタイプの電子部品を用い
る場合、例えば半導体メモリを複数個使用するメモリ回
路を構成するときには、回路基板上にＤＩＰタイプの半
導体メモリを並べて配置し、必要に応じて個々の半導体
メモリのチップセレクト端子にメモリのアドレス信号に
関連づけたセレクト信号を入力することによって、メモ
リアドレスに応じて使用する半導体メモリを選択してい
る。
【０００７】このため、使用するメモリ容量が増大する
に従って電子部品の実装面積が増大してしまい、電子機
器の小型化の妨げになっている。
【０００８】また、複数の半導体チップを１つのパッケ
ージに収納したハイブリッドモジュールも知られている
が、これも複数の半導体チップを平面上に並べて配置し
ているので、モジュール内に収納する半導体チップの数
が増加するにつれ半導体チップの実装面積が増して、モ
ジュールの形状が大きくなってしまう。
【０００９】このため、複数の半導体チップを立体的に
配置して実装面積を低減する方法も研究されているが、
電子部品の小型化という点においては未だ実用段階に至
っているものは少ない。
【００１０】本発明の目的は上記の問題点に鑑み、チッ
プセレクト端子を有し且つ積み重ねて互いに同種の端子
を接続できる半導体チップ並びにこれを用いた積層半導
体電子部品及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明は、内部回路を動
作状態または非動作状態に設定するチップセレクト信号
が入力されるチップセレクト電極を備えた半導体チップ
であって、複数のチップセレクト端子を含み且つそれぞ
れがチップの表裏面に露出している複数の接続端子と、
前記チップセレクト電極と前記複数のチップセレクト端
子とを導通接続し且つ前記複数のチップセレクト端子の
うちの１つのみを前記チップセレクト電極に接続できる
ように切除可能な接続線路とを備えている半導体チップ
を構成することによって上記の目的を達成した。
【００１２】本発明の半導体チップは、同じ位置に形成
されている接続端子同士を接続して、複数個積み重ねる
ことができる。このとき積み重ねる個々の半導体チップ
の前記接続線路の所定部分を切除し、各半導体チップの
チップセレクト電極は互いに異なる１つのチップセレク
ト端子のみに接続された状態にすることによって、最大
で前記チップセレクト端子の数に相当する半導体チップ
を積み重ねることができる。
【００１３】これにより、積み重ねた複数の半導体チッ
プの内の任意の１つをチップセレクト信号によって選択
して使用可能となる。
【００１４】このようにして複数の半導体チップを積み
重ねたものを絶縁物によってパッケージングして外部端
子を設けることにより実装面積及び高さが小さい積層半
導体電子部品を構成することができる。
【００１５】また、本発明では、前記半導体チップの表
面と裏面の両方に設けられた絶縁膜を有し、該絶縁膜上
に前記接続線路が設けられている半導体チップを提案す
る。
【００１６】このように、半導体チップの表裏面の両方
に絶縁膜を設けることによって、半導体チップの製造工
程において前記接続線路を容易に形成することができる
と共に半導体チップの外部から前記接続線路の一部分を
容易に切除可能となる。前記接続線路の一部分を切除す
るには、例えば周知のレーザビームや、収束イオンビー
ム（FIB: Focused Ion Beam）、電子ビーム（EB: Elect
ron Beam）を用いることができる。
【００１７】また、前記チップセレクト端子を含む複数
の接続端子は、半導体チップの積み重ね状態での接続を
容易にするために、半導体チップの表面と裏面の双方に
露出していることが好ましく、各接続端子は前記半導体
チップの表面から裏面に貫通して設けられていても良い
し、前記半導体チップの表面から側面を経由して裏面に
至るように半導体チップの外面に露出して設けられてい
ても良い。
【００１８】また、本発明は、前記半導体チップの内部
回路がメモリ回路である半導体チップを構成することに
より、大記憶容量を有する小型のメモリＩＣの製造を可
能にした。このとき、前記半導体チップの表面と裏面の
両方に絶縁膜を設け、前記裏面側の絶縁膜上にメモリ冗
長回路のヒューズ回路を設けることによって、メモリ冗
長回路のヒューズ回路を容易にトリミング可能にした。
【００１９】また、本発明は、前記半導体チップとし
て、入出力を介して外部回路に接続可能なトリミングに
よりトランジスタの動作点の調整が必要なトランジスタ
を含む内部回路を有する半導体チップを構成し、該半導
体チップを積み重ねた上記積層半導体電子部品を構成す
ることによって、トランジスタの選択的な使用を容易に
行えるようにした。さらに、前記トランジスタを含む半
導体チップの表面と裏面の両方に絶縁膜を設け、該絶縁
膜上に切除によって抵抗値の変更が可能なインピーダン
スマッチング用の抵抗回路を設けることによって、イン
ピーダンスマッチング調整を容易に行えるようにした。
【００２０】また、本発明は、前記積層半導体電子部品
の製造方法として、前記半導体チップの接続端子に対向
する位置に基板上面に設けられ且つそれぞが外部端子に
接続された複数の端子電極を有する絶縁基板上に、前記
接続線路の形成面が上面となるように前記接続端子と前
記端子電極とを接続して一の半導体チップを実装する工
程と、該実装した半導体チップのチップセレクト電極が
１つのチップセレクト端子のみに接続されるように接続
線路の所定部分を切除する工程と、前記絶縁基板上に実
装した半導体チップの上に同種の接続端子同士を接続し
且つ接続線路の形成面が上面となるように他の半導体チ
ップを実装して該実装した半導体チップのチップセレク
ト電極が既に絶縁基板上に実装されている半導体チップ
が使用しているチップセレクト端子以外の１つのチップ
セレクト端子のみに接続されるように接続線路の所定部
分を切除する工程とを含む製造方法を提案する。
【００２１】該積層半導体電子部品の製造方法によれ
ば、絶縁基板上に前記接続線路の形成面が上面となるよ
うに前記接続端子と前記端子電極とを接続して一の半導
体チップを実装した後、該半導体チップのチップセレク
ト電極が１つのチップセレクト端子のみに接続されるよ
うに接続線路の所定部分を切除しているので、前記積層
半導体電子部品を容易にライン生産することができる。
【００２２】
【発明の実施の形態】以下、図面に基づいて、本発明の
一実施形態を説明する。
【００２３】図１は本発明の第１実施形態における積層
半導体電子部品を上面側から見た斜視図、図２は本発明
の第１実施形態における積層半導体電子部品を底面側か
ら見た斜視図、図３は本発明の第１実施形態における積
層半導体電子部品を上面側から見た分解斜視図、図４は
本発明の第１実施形態における積層半導体電子部品を底
面側から見た分解斜視図、図５は本発明の第１実施形態
における半導体チップの集積回路形成面を示す平面図、
図６は本発明の第１実施形態における半導体チップの集
積回路非形成面を示す平面図、図７は図１におけるＡ−
Ａ線矢視方向断面図、図８は図５，６におけるＢ−Ｂ線
矢視方向断面図、図９は図５，６におけるＣ−Ｃ線矢視
方向断面図である。
【００２４】これらの図において、１０は積層半導体電
子部品で、絶縁基板１１と、この絶縁基板１１上に積み
重ねて実装された４つの半導体チップ100と、これらの
半導体チップ100を覆って封止する絶縁性の樹脂１２に
よって構成されている。
【００２５】絶縁基板１１は、例えばセラミックスから
成り、所定の厚さを有する矩形の平板状をなし、その表
面から裏面に貫通する複数の端子電極13a〜13qが、半導
体チップ100の端子電極に対向するように配置されて設
けられている。
【００２６】半導体チップ100は、一方の面の中央部の
回路形成領域110にメモリ回路が形成され、回路形成領
域110の周囲を取り巻くように表面から裏面に貫通する
複数の接続端子104e〜104q,131〜134が設けられている
平板状のシリコン101と、このシリコン101の表裏面のそ
れぞれを覆うように設けられた絶縁膜102,103とを備え
ている。尚、上記複数の接続端子104e〜104q,131〜134
は絶縁膜102,103に覆われることなく、表裏面において
外部に露出されている。
【００２７】また、回路形成領域110の外側には前記メ
モリ回路の動作状態と非動作状態とを選択するためのチ
ップセレクト信号が入力されるチップセレクト電極121
が設けられており、このチップセレクト電極121はシリ
コン101の裏面すなわち回路形成領域110が設けられてい
ない面に露出するようにシリコン101を表面から裏面に
貫通するように設けられている。
【００２８】さらに、シリコン101の裏面すなわち回路
形成領域110が設けられていない面に形成されている絶
縁膜102の表面には端子選択回路120が設けられている。
この端子選択回路120は、チップセレクト電極121と複数
のチップセレクト端子131〜134とを導通接続する複数の
接続線路122〜126によって構成され、チップセレクト電
極121に接続された帯状の接続線路126から他の接続線路
122〜125が分岐し、これらの接続線路122〜125のそれぞ
れが異なるチップセレクト端子131〜134に接続してい
る。
【００２９】また、これらの分岐する接続線路122〜125
は、所定の間隔をあけて配置され、レーザトリミング装
置などを用いて部分的に切除できるようになっている。
これにより、不要な或いは接続すべきでない接続線路を
レーザトリミングして切除し、積層半導体電子部品１０
の組立時に、チップセレクト電極121を任意の１つのチ
ップセレクト端子131〜134にのみ接続することができる
ようになっている。尚、レーザトリミング以外のトリミ
ング方法、例えば収束イオンビーム（FIB: Focused Ion
Beam）や電子ビーム（EB: Electron Beam）を用いて接
続線路122〜125の切除を行っても良い。
【００３０】上記積層半導体電子部品１０では、同じ端
子同士を接続して４つの半導体チップ100を積み重ねて
実装し、各半導体チップ100のチップセレクト電極121を
互いに異なるチップセレクト端子131〜134に接続するよ
うに、各半導体チップ100における所定の接続線路122〜
125をトリミングによって切除されている。
【００３１】上記構成よりなる積層半導体電子部品１０
は、半導体チップ１つ分の面積に４つの半導体チップ10
0を実装し、これら４つの半導体チップ100をチップセレ
クト信号によって切り替えて動作させることができる。
【００３２】このため、上記のように半導体チップ100
の回路形成領域110に形成されている内部回路がメモリ
回路であるときは、半導体チップ100を積み重ねない場
合に比べて、単位面積当たり４倍の記憶容量を得ること
ができる。
【００３３】例えば、図１０に示すように、上記半導体
チップ100が、チップセレクト端子131〜134以外の接続
端子に８ビットのアドレス信号A0〜A7と、リード信号-R
D、ライト信号-WR、データ信号Dを入力できる記憶容量
が２５６ビットのメモリチップであるときは、積層半導
体電子部品１０の記憶容量は４倍の１０００ビットにな
る。尚、本実施形態では、図面を描く都合上、２５６ビ
ットの半導体チップ100を基にして本願発明を説明して
いるが、２５６Ｍビットの半導体チップを構成すること
も容易に可能であり、２５６Ｍビットの半導体チップを
４つ積層することにより、記憶容量が１Ｇビットの積層
半導体電子部品を構成することも容易であることは言う
までもない。
【００３４】次に、上記積層半導体電子部品１０の製造
方法の一例を説明する。
【００３５】半導体チップ100は、周知のようにシリコ
ンウェハー上に複数の半導体チップ100をマトリックス
状に形成してこれを切断することによって製造される。
【００３６】この半導体チップ100の１つを絶縁基板１
１上にバンプを介してフリップチップ実装する。実装す
るときには端子選択回路120の接続線路122〜126が形成
されている面を上にして、回路形成領域110が形成され
ている面を絶縁基板１１の上面に対向するように実装す
る。このとき、絶縁基板１１の端子電極13a〜13qと半導
体チップ100の接続端子104e〜104q,131〜134との接合
は、バンプを介したフリップチップ接合、熱圧着方式に
よる接合、半田接合、超音波接合、異方性導電材料によ
る接合、ＮＣＰによる接合など周知の接合方法を用いる
ことができる。尚、図において、バンプの図示を省略し
ている。
【００３７】次いで、絶縁基板１１上に実装した第１の
半導体チップ100の接続線路122〜125の何れか１つを残
して他の接続線路をトリミングして切断する。
【００３８】さらに、この半導体チップ100の上に上記
と同様にして第２の半導体チップ100を実装し、第１の
半導体チップ100が使用していない１つのチップセレク
ト端子131〜134のみをチップセレクト電極121に接続す
るように接続線路122〜125の何れか１つを残して他の接
続線路をトリミングして切断する。
【００３９】次に、この第２の半導体チップ100の上に
上記と同様にして第３の半導体チップ100を実装し、第
１及び第２の半導体チップ100が使用していない１つの
チップセレクト端子131〜134のみをチップセレクト電極
121に接続するように接続線路122〜125の何れか１つを
残して他の接続線路をトリミングして切断する。
【００４０】さらに、この第３の半導体チップ100の上
に上記と同様にして第４の半導体チップ100を実装し、
第１乃至第３の半導体チップ100が使用していない１つ
のチップセレクト端子131〜134のみをチップセレクト電
極121に接続するように接続線路122〜125の何れか１つ
を残して他の接続線路をトリミングして切断する。
【００４１】この後、絶縁基板１１上の４つの半導体チ
ップ100を覆うと共に半導体チップ100の隙間を埋めるよ
うに絶縁性の樹脂１２で封止することにより、積層半導
体電子部品１０が完成する。
【００４２】上記の製造方法は、組立工程において接続
線路のトリミング（切除）を行っているので、ライン生
産性に優れている。
【００４３】尚、上記第１実施形態では、記憶容量が２
５６ビットの半導体チップ100を一例として説明した
が、さらに記憶容量が大きい半導体メモリチップに本願
発明を適用しても上記同様の優れた効果が得られること
は言うまでもない。
【００４４】また、上記実施形態では、半導体チップ10
0を４つ積み重ねたが、４つに限定されることはなく、
２つ或いは３つであっても良い。また、５つ以上の半導
体チップを積み重ねる場合は、各半導体チップに、積み
重ねる半導体チップの数に相当する数のチップセレクト
端子を設ける必要があることは言うまでもない。
【００４５】また、上記実施形態では、半導体チップ10
0の表面から裏面に貫通する接続端子としたが、接続端
子が半導体チップ100の表面と裏面に露出して半導体チ
ップ100の積み重ねができればよいのであり、半導体チ
ップ100の表面から側面を経由して裏面に至るように半
導体チップ100の外面に露出して接続端子を設けても良
い。
【００４６】次に、本発明の第２実施形態を説明する。
【００４７】図１１は本発明の第２実施形態における積
層半導体電子部品を示す斜視図、図１２は本発明の第２
実施形態における積層半導体電子部品を示す分解斜視
図、図１３は本発明の第２実施形態における積層半導体
電子部品のブロック図である。
【００４８】図に示すように、第２実施形態の積層半導
体電子部品２０は、前述した半導体チップ100４つ重ね
てなるユニット２４を絶縁基板２１上に８ユニット並べ
て実装し、これらを絶縁性の樹脂２２によって封止した
ものである。
【００４９】また、絶縁基板２１は、その上面に半導体
チップ100の接続端子104e〜104q,131〜134に対応する位
置に接続用のランド電極（図示せず）が設けられ、これ
らのランド電極と絶縁基板２１の両側縁に設けられた外
部端子とを接続する接続線路が内層に設けられている。
【００５０】本実施形態では、例えば第１実施例と同様
に１つの半導体チップ100が２５６ビットのメモリチッ
プを用い、図１２に示すように、半導体チップ100を４
つ積み重ねた１つのユニット２４を１ビットとしてデー
タビット数が８ビットで、アドレスビット数が８ビット
の積層半導体電子部品２０を構成した。この場合も、半
導体チップ100を積み重ねない場合に比べて、単位面積
当たり４倍の記憶容量を得ることができる。
【００５１】このように、複数個の半導体チップ100を
積み重ねたものを１つのユニット２４として、複数のユ
ニット２４を並列に設けても、第１実施形態と同様に本
発明は優れた効果を発揮するものである。
【００５２】尚、第２実施形態も本発明の一具体例であ
って、第１実施形態と同様に、半導体チップ100を積み
重ねる数や各半導体チップ100のメモリ回路の記憶容量
などが、上記実施形態に限定されることはない。例え
ば、本願発明を２５６Ｍビットの半導体メモリチップに
適用することによって、１Ｇビットのユニット２４を構
成することも容易に可能であり、こりにより２５６Ｍビ
ットのメモリ電子部品とほぼ同等の部品形状で１Ｇビッ
トの記憶容量を有するメモリ電子部品を構成することも
容易に可能である。
【００５３】次に、本発明の第３実施形態を説明する。
【００５４】図１４は本発明の第３実施形態における半
導体チップの要部を示す平面図である。第３実施形態の
半導体チップ100Aは、前述した第１実施形態における半
導体チップ100に対して、その内部回路にメモリ冗長回
路（図示せず）を設けると共に図１４に示すメモリ冗長
回路用のヒューズ形成領域140を設けたものである。
【００５５】ここで、メモリ冗長回路は、周知のよう
に、正規のメモリセル以外の代替用の冗長メモリセルと
その駆動回路及び置換回路をなどを含み、正規のメモリ
セルに不良メモリセルが発生したときに、この不良メモ
リセルと冗長メモリセルとを置き換えことができるよう
にした回路である。
【００５６】上記メモリ冗長回路のヒューズ形成領域14
0には、半導体チップ100Aの表面の内部回路形成領域110
内のメモリ冗長回路に接続された複数の貫通電極141の
端部が裏面側の絶縁膜102の表面に露出し、さらに絶縁
膜102の表面には複数の貫通電極141の間を接続するヒュ
ーズとしての複数の接続線路142からなるヒューズ回路
が設けられている。
【００５７】上記構成によって、半導体チップ100Aの裏
面に設けられたヒューズ形成領域140内の所定の接続線
路142をレーザトリミング装置などを用いて切除するこ
とにより、不良メモリセル（或いはメモリワード線）を
切断して、これに代えて冗長メモリセル（或いはメモリ
ワード線）を簡単に接続することができる。
【００５８】次に、本発明の第４実施形態を説明する。
【００５９】図１５は本発明の第４実施形態における積
層半導体電子部品を上面側から見た斜視図、図１６は本
発明の第４実施形態における積層半導体電子部品の底面
図、図１７は本発明の第４実施形態における半導体チッ
プの回路形成面を示す平面図、図１８は本発明の第４実
施形態における半導体チップの回路非形成面を示す平面
図、図１９は本発明の第４実施形態における半導体チッ
プの回路図、図２０は本発明の第４実施形態における積
層半導体電子部品の回路図である。
【００６０】図において、３０は積層半導体電子部品
で、配線基板３１と、この配線基板３１上に積み重ねて
実装された４つの半導体チップ300と、これらの半導体
チップ300を覆って封止する絶縁性の樹脂３２によって
構成されている。
【００６１】配線基板３１は、例えばセラミックスから
成り、所定の厚さを有する矩形の平板状をなし、その表
面から裏面に貫通する複数の端子電極31a〜31jが、半導
体チップ300の端子電極に対向するように配置されて設
けられている。尚、配線基板３１の材質は、セラミック
ス以外のシリコンやガラスでも良く、また、ＦＲ−４等
を使用したプリント配線基板若しくはビルドアップ基板
などの有機材料基板でも良い。
【００６２】半導体チップ300は、一方の面の中央部の
回路形成領域310にチップセレクト用のトランジスタ311
と高周波電力増幅用のトランジスタ312が形成され、回
路形成領域310の周囲を取り巻くように表面から裏面に
貫通する複数の接続端子304e〜304j,331〜334が設けら
れている平板状のシリコン301と、このシリコン301の表
裏面のそれぞれを覆うように設けられた絶縁膜302,303
とを備えている。尚、上記複数の接続端子304e〜304q,3
31〜334は絶縁膜302,303に覆われることなく、表裏面に
おいて外部に露出されている。
【００６３】また、回路形成領域310の外側には前記チ
ップセレクト用のトランジスタ311をスイッチング動作
させて電力増幅用のトランジスタ312の動作状態と非動
作状態とを選択するためのチップセレクト信号が入力さ
れるチップセレクト電極321が設けられている。このチ
ップセレクト電極321はシリコン301の裏面すなわち回路
形成領域310が設けられていない面に露出するようにシ
リコン301を表面から裏面に貫通するように設けられて
いる。
【００６４】チップセレクト用のトランジスタ311のベ
ースはチップセレクト電極321に接続され、コレクタは
電源用の接続端子304h,304iに接続されている。また、
電力増幅用のトランジスタ312のドレインがトランジス
タ311のエミッタと信号出力用の接続端子304eに接続さ
れ、ゲートが信号入力用の接続端子304jに接続され、ソ
ースが接地用の接続端子（ＧＮＤ端子）304f,304gに接
続されている。
【００６５】さらに、シリコン301の裏面すなわち回路
形成領域310が設けられていない面に形成されている絶
縁膜302の表面には端子選択回路320が設けられている。
この端子選択回路320は、チップセレクト電極321と複数
のチップセレクト端子331〜334とを導通接続する複数の
接続線路322〜326によって構成され、チップセレクト電
極321に接続された帯状の接続線路326から他の接続線路
322〜325が分岐し、これらの接続線路322〜325のそれぞ
れが異なるチップセレクト端子331〜334に接続してい
る。
【００６６】また、これらの分岐する接続線路322〜325
は、所定の間隔をあけて配置され、レーザトリミング装
置などを用いて部分的に切除できるようになっている。
これにより、不要な或いは接続すべきでない接続線路を
レーザトリミングして切除し、積層半導体電子部品３０
の組立時に、チップセレクト電極321を任意の１つのチ
ップセレクト端子331〜334にのみ接続することができる
ようになっている。
【００６７】上記積層半導体電子部品３０では、同じ端
子同士を接続して４つの半導体チップ300を積み重ねて
実装し、各半導体チップ300のチップセレクト電極321を
互いに異なるチップセレクト端子331〜334に接続するよ
うに、各半導体チップ300における所定の接続線路322〜
325をトリミングによって切除されている。
【００６８】上記構成よりなる積層半導体電子部品３０
は、半導体チップ１つ分の面積に４つの半導体チップ30
0を実装し、これら４つの半導体チップ300のチップセレ
クト用トランジスタ311の１つをチップセレクト信号に
よってオン状態に設定し、他をオフ状態に設定すること
により、電力増幅用のトランジスタ312を切り替えて動
作させることができる。
【００６９】上記積層半導体電子部品３０は次のように
して製造した。即ち、半導体チップ300は、周知のよう
にシリコンウェハー上に複数の半導体チップ300をマト
リックス状に形成してこれを切断することによって製造
される。
【００７０】この半導体チップ300の１つを絶縁基板３
１上にフリップチップ実装する。このとき絶縁基板３１
上の端子電極31a〜31dが半導体チップの接続端子331〜3
34に、また端子電極31e〜31jが接続端子304e〜304jにそ
れぞれ接続するように実装する。
【００７１】また、半導体チップ300を絶縁基板３１上
に実装するときには、端子選択回路320の接続線路322〜
326が形成されている面を上にして、回路形成領域310が
形成されている面を絶縁基板３１の上面に対向するよう
に実装する。このとき、絶縁基板３１の端子電極31a〜3
1jと半導体チップ300の接続端子331〜334,304e〜304jと
の接合は、熱圧着方式による接合、半田接合、超音波接
合、異方性導電材料による接合、ＮＣＰによる接合など
周知の接合方法を用いることができる。
【００７２】次いで、絶縁基板３１上に実装した第１の
半導体チップ300の接続線路322〜325の何れか１つを残
して他の接続線路をトリミングして切断する。
【００７３】さらに、この半導体チップ300の上に上記
と同様にして第２の半導体チップ300を実装し、第１の
半導体チップ300が使用していない１つのチップセレク
ト端子331〜334のみをチップセレクト電極321に接続す
るように接続線路322〜325の何れか１つを残して他の接
続線路をトリミングして切断する。
【００７４】次に、この第２の半導体チップ300の上に
上記と同様にして第３の半導体チップ300を実装し、第
１及び第２の半導体チップ300が使用していない１つの
チップセレクト端子331〜334のみをチップセレクト電極
321に接続するように接続線路322〜325の何れか１つを
残して他の接続線路をトリミングして切断する。
【００７５】さらに、この第３の半導体チップ300の上
に上記と同様にして第４の半導体チップ300を実装し、
第１乃至第３の半導体チップ300が使用していない１つ
のチップセレクト端子331〜334のみをチップセレクト電
極321に接続するように接続線路322〜325の何れか１つ
を残して他の接続線路をトリミングして切断する。
【００７６】この後、絶縁基板３１上の４つの半導体チ
ップ300を覆うと共に半導体チップ300の隙間を埋めるよ
うに絶縁性の樹脂３２で封止することにより、積層半導
体電子部品３０が完成する。
【００７７】上記の製造方法は、組立工程において接続
線路のトリミング（切除）を行っているのでライン生産
性に優れている。
【００７８】次に、本発明の第５実施形態を説明する。
【００７９】図２１は本発明の第５実施形態における半
導体チップの要部を示す平面図、図２２は本発明の第５
実施形態における半導体チップの回路図である。第５実
施形態の半導体チップ300Aは、前述した第４実施形態に
おける半導体チップ300の裏面側絶縁膜302の表面にイン
ピーダンスマッチング用のトリミング可能な抵抗回路を
設けたものである。
【００８０】上記抵抗回路の形成領域340には、半導体
チップ300Aの表面の内部回路形成領域310内の電力増幅
用トランジスタ312のゲートに接続された貫通電極341の
端部が裏面側の絶縁膜302の表面に露出している。さら
に、絶縁膜302上の抵抗回路形成領域340には２つの抵抗
膜342,343が設けられている。一方の抵抗膜342は信号入
力用の接続端子304jと貫通電極341との間に接続され、
他方の抵抗膜343は接地用の接続端子304gと貫通電極341
との間に接続されている。 上記構成により、トリミン
グによりトランジスタ312の動作点の調整を容易に行う
ことができる。即ち、電力増幅用トランジスタ312のゲ
ートへの入力インピーダンスは、２つの抵抗膜342,343
の抵抗値によって設定される。従って、これらの抵抗膜
342,343の一部をレーザビームなどによってトリミング
して切除することにより、各抵抗膜342,343の抵抗値を
変化させて入力インピーダンスの調整を容易に行うこと
ができる。また、入力インピーダンス調整用の抵抗回路
を半導体チップ300Aに備えたので、親回路基板に入力イ
ンピーダンス調整用の抵抗回路を設ける必要がなくな
り、親回路基板への部品実装の高密度化を図ることがで
きる。
【００８１】尚、第５実施形態では、入力インピーダン
ス調整用の抵抗回路のみを備えた半導体チップ300Aを構
成したが、入力用に代えて出力インピーダンス調整用の
抵抗回路を備えた半導体チップ、或いは入力用及び出力
用のインピーダンス調整用抵抗回路を備えた半導体チッ
プも容易に構成できることは言うまでもない。
【００８２】さらに、抵抗回路に代えて或いは抵抗回路
に加えて、インピーダンス調整用のインダクタキャパシ
タを絶縁膜302の表面に設けることも可能である。
【００８３】また、前述した第１乃至第５実施形態は、
本発明の一具体例に過ぎず、本発明がこれらの実施形態
のみに限定されることはない。本発明はチップセレクト
端子を備えた半導体チップ及びこれを積み重ねた積層半
導体電子部品に係るものであり、チップセレクト端子を
備えた或いは設けた半導体チップを積み重ねて、これら
の中の任意の１つを選択して使用すること（動作させる
こと）ができるようにしたものである。上記実施形態以
外の適用例として、チップセレクト端子を備えたＣＰＵ
半導体チップ、エンコーダやデコーダの半導体チップを
積み重ねた積層半導体電子部品、チップセレクト端子を
備えた複数のＣＰＵ半導体チップを積み重ねた積層半導
体電子部品などを挙げることができる。
【００８４】
【発明の効果】以上説明したように本発明の請求項１乃
至請求項８に記載の半導体チップによれば、半導体チッ
プの接続線路の所定部分を切除し、半導体チップのチッ
プセレクト電極を複数のチップセレクト端子の内の１つ
のチップセレクト端子のみに接続することによって、任
意の位置のチップセレクト端子を使用することができ
る。これにより、複数の半導体チップのチップセレクト
電極を互いに異なる１つのチップセレクト端子のみに接
続された状態にすることによって、同じ位置に形成され
ている接続端子同士を接続して、複数個の半導体チップ
を積み重ね、任意の１つの半導体チップをチップセレク
ト信号によって選択して使用可能となる。これにより、
半導体電子部品の実装密度を高めることができる。
【００８５】さらに、半導体チップの少なくとも表裏面
の何れか一方に設けられた絶縁膜上に接続線路が設けら
れているので、チップセレクト端子を選択するためのト
リミング加工を容易に行うことができると共に、チップ
セレクト端子の数が増したときにも、接続線路をトリミ
ングしやすい配置にすることができる。
【００８６】また、請求項９乃至請求項１７記載の積層
半導体電子部品によれば、同じ位置に形成されている接
続端子同士を接続して、複数個の半導体チップが積み重
ねられ、積み重ねられた複数の半導体チップの内の任意
の１つをチップセレクト信号によって選択して使用可能
なので、積層半導体電子部品の内部の実装密度を高める
ことができる。これにより、電子機器の部品実装密度も
向上し、電子機器の小型化や軽量化にも大いに貢献する
ことができる。
【００８７】また、請求項１８記載の積層半導体電子部
品の製造方法によれば、絶縁基板上に接続線路の形成面
が上面となるように接続端子と端子電極とを接続して一
の半導体チップを実装した後、該半導体チップのチップ
セレクト電極が１つのチップセレクト端子のみに接続さ
れるように接続線路の所定部分を切除しているので、積
層半導体電子部品を容易にライン生産することができ
る。
【図面の簡単な説明】
【図１】本発明の第１実施形態における積層半導体電子
部品を上面側から見た斜視図
【図２】本発明の第１実施形態における積層半導体電子
部品を底面側から見た斜視図
【図３】本発明の第１実施形態における積層半導体電子
部品を上面側から見た分解斜視図
【図４】本発明の第１実施形態における積層半導体電子
部品を底面側から見た分解斜視図
【図５】本発明の第１実施形態における半導体チップの
集積回路形成面を示す平面図
【図６】本発明の第１実施形態における半導体チップの
集積回路非形成面を示す平面図
【図７】図１におけるＡ−Ａ線矢視方向断面図
【図８】図５，６におけるＢ−Ｂ線矢視方向断面図
【図９】図５，６におけるＣ−Ｃ線矢視方向断面図
【図１０】本発明の第１実施形態における積層半導体電
子部品の回路を示すブロック図
【図１１】本発明の第２実施形態における積層半導体電
子部品を示す斜視図
【図１２】本発明の第２実施形態における積層半導体電
子部品を示す分解斜視図
【図１３】本発明の第２実施形態における積層半導体電
子部品のブロック図
【図１４】本発明の第３実施形態における半導体チップ
の要部を示す平面図
【図１５】本発明の第４実施形態における積層半導体電
子部品を上面側から見た斜視図
【図１６】本発明の第４実施形態における積層半導体電
子部品の底面図
【図１７】本発明の第４実施形態における半導体チップ
の回路形成面を示す平面図
【図１８】本発明の第４実施形態における半導体チップ
の回路非形成面を示す平面図
【図１９】本発明の第４実施形態における半導体チップ
の回路図
【図２０】本発明の第４実施形態における積層半導体電
子部品の回路図
【図２１】本発明の第５実施形態における半導体チップ
の要部を示す平面図
【図２２】本発明の第５実施形態における半導体チップ
の回路図
【符号の説明】
１０…積層半導体電子部品、１１…絶縁基板、１２…封
止樹脂、13a〜13q…端子電極、100,100A…半導体チッ
プ、101…シリコン、102,103…絶縁膜、104e〜104q…接
続端子、110…回路形成領域、120…端子選択回路、121
…チップセレクト電極、122〜126…接続線路、131〜134
…接続端子（チップセレクト端子）、140…ヒューズ形
成領域、141…貫通電極、142…接続線路、３０…積層半
導体電子部品、３１…絶縁基板、３２…封止樹脂、31a
〜31j…端子電極、300,300A…半導体チップ、301…シリ
コン、302,303…絶縁膜、304e〜304j…接続端子、310…
回路形成領域、311…チップセレクト用トランジスタ、3
12…高周波電力増幅用トランジスタ、320…端子選択回
路、321…チップセレクト電極、322〜326…接続線路、3
31〜334…接続端子（チップセレクト端子）、340…抵抗
回路形成領域、341…貫通電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/52 Ｈ０１Ｌ 21/88 Ｊ 25/07 25/18

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 内部回路を動作状態または非動作状態に
    設定するチップセレクト信号が入力されるチップセレク
    ト電極を備えた平板状をなす半導体チップであって、 複数のチップセレクト端子を含み且つそれぞれがチップ
    の表裏面に露出している複数の接続端子と、 前記チップセレクト電極と前記複数のチップセレクト端
    子とを導通接続し且つ前記複数のチップセレクト端子の
    うちの１つのみを前記チップセレクト電極に接続できる
    ように所定部分を外部から切除可能な接続線路とを備え
    ていることを特徴とする半導体チップ。
  2. 【請求項２】 前記半導体チップの表面と裏面の両方に
    設けられた絶縁膜を有し、該絶縁膜上に前記接続線路が
    設けられていることを特徴とする請求項１に記載の半導
    体チップ。
  3. 【請求項３】 前記チップセレクト端子を含む複数の接
    続端子が、前記半導体チップの表面と裏面において外部
    に露出するように前記半導体チップの表面から裏面に貫
    通して設けられていることを特徴とする請求項１に記載
    の半導体チップ。
  4. 【請求項４】 前記チップセレクト端子を含む複数の接
    続端子が、前記半導体チップの表面から側面を経由して
    裏面に至るように半導体チップの外面に露出して設けら
    れていることを特徴とする請求項１に記載の半導体チッ
    プ。
  5. 【請求項５】 前記半導体チップの内部回路がメモリ回
    路であることを特徴とする請求項１に記載の半導体チッ
    プ。
  6. 【請求項６】 前記半導体チップの内部回路はメモリ冗
    長回路を含み、 前記半導体チップの表面と裏面の両方に設けられた絶縁
    膜と、 前記裏面側の絶縁膜上に設けられた前記メモリ冗長回路
    のヒューズ回路とを備えていることを特徴とする請求項
    ５に記載の半導体チップ。
  7. 【請求項７】 前記半導体チップの内部回路は、入出力
    を介して外部回路に接続可能なトリミングによりトラン
    ジスタの動作点の調整が必要なトランジスタを含んでい
    ることを特徴とする請求項１に記載の半導体チップ。
  8. 【請求項８】 前記半導体チップの表面と裏面の両方に
    設けられた絶縁膜と、 前記入出力端子に接続されて前記絶縁膜上に設けられ且
    つ切除によって抵抗値の変更が可能なインピーダンスマ
    ッチング用の抵抗回路とを備えていることを特徴とする
    請求項７に記載の半導体チップ。
  9. 【請求項９】 内部回路を動作状態または非動作状態に
    設定するチップセレクト信号が入力されるチップセレク
    ト電極と、 複数のチップセレクト端子を含み且つそれぞれがチップ
    の表裏面に露出している複数の接続端子と、 前記チップセレクト電極と前記複数のチップセレクト端
    子とを導通接続し且つ前記複数のチップセレクト端子の
    うちの１つのみを前記チップセレクト電極に接続してい
    る接続線路とを備えた平板状をなす複数の半導体チップ
    を有し、 各半導体チップの前記チップセレクト端子を含む接続端
    子同士を接続して前記複数の半導体チップが積み重ねら
    れており、 該積み重ねられた各半導体チップのチップセレクト電極
    は、それぞれ異なるチップセレクト端子に接続されてい
    ることを特徴とする積層半導体電子部品。
  10. 【請求項１０】 前記積層された複数の半導体チップを
    包む絶縁部材と、 該絶縁部材に固定されて外部に露出すると共に前記複数
    のチップセレクト端子を含む外部回路との複数の接続端
    子に接続された複数の外部端子とを有することを特徴と
    する請求項９に記載の積層半導体電子部品。
  11. 【請求項１１】 前記半導体チップは、表面と裏面の両
    方に設けられた絶縁膜を有し、該絶縁膜上に前記接続線
    路が設けられていることを特徴とする請求項９に記載の
    積層半導体電子部品。
  12. 【請求項１２】 各半導体チップにおいて、前記チップ
    セレクト端子を含む外部回路との接続端子が、半導体チ
    ップの表面と裏面において半導体チップの外部に露出す
    るように半導体チップの表面から裏面に貫通して設けら
    れていることを特徴とする請求項９に記載の積層半導体
    電子部品。
  13. 【請求項１３】 各半導体チップにおいて、前記チップ
    セレクト端子を含む外部回路との接続端子が、半導体チ
    ップの表面から側面を経由して裏面に至るように半導体
    チップの外面に露出して設けられていることを特徴とす
    る請求項９に記載の積層半導体電子部品。
  14. 【請求項１４】 各半導体チップの内部回路がメモリ回
    路であることを特徴とする請求項９に記載の積層半導体
    電子部品。
  15. 【請求項１５】 前記半導体チップの内部回路はメモリ
    冗長回路を含み、 前記半導体チップの表面と裏面の両方に設けられた絶縁
    膜と、 前記裏面側の絶縁膜上に設けられた前記メモリ冗長回路
    のヒューズ回路とを備えていることを特徴とする請求項
    １４に記載の積層半導体電子部品。
  16. 【請求項１６】 前記半導体チップの内部回路は、入出
    力を介して外部回路に接続可能なトリミングによりトラ
    ンジスタの動作点の調整が必要なトランジスタを含んで
    いることを特徴とする請求項９に記載の積層半導体電子
    部品。
  17. 【請求項１７】 前記半導体チップの表面と裏面の両方
    に設けられた絶縁膜と、 前記入出力端子に接続されて前記絶縁膜上に設けられ且
    つ切除によって抵抗値の変更が可能なインピーダンスマ
    ッチング用の抵抗回路とを備えていることを特徴とする
    請求項１６に記載の積層半導体電子部品。
  18. 【請求項１８】 内部回路を動作状態または非動作状態
    に設定するチップセレクト信号が入力されるチップセレ
    クト電極と、複数のチップセレクト端子を含み且つそれ
    ぞれがチップの表裏面に露出している複数の接続端子
    と、前記チップセレクト電極と前記複数のチップセレク
    ト端子とを導通接続し且つ前記複数のチップセレクト端
    子のうちの１つのみを前記チップセレクト電極に接続で
    きるように切除可能な接続線路とを備えている平板状を
    なす複数の半導体チップを用い、 前記半導体チップの接続端子に対向する位置に基板上面
    に設けられ且つそれぞが外部端子に接続された複数の端
    子電極を有する絶縁基板上に前記複数の半導体チップを
    積み重ねて実装して積層半導体電子部品を製造する工程
    が、 前記接続線路の形成面が上面となるように前記接続端子
    と前記端子電極とを接続して一の半導体チップを前記絶
    縁基板上に実装する工程と、 該実装した半導体チップのチップセレクト電極が１つの
    チップセレクト端子のみに接続されるように接続線路の
    所定部分を切除する工程と、 前記絶縁基板上に実装した半導体チップの上に同種の接
    続端子同士を接続し且つ接続線路の形成面が上面となる
    ように他の半導体チップを実装して該実装した半導体チ
    ップのチップセレクト電極が既に絶縁基板上に実装され
    ている半導体チップが使用しているチップセレクト端子
    以外の１つのチップセレクト端子のみに接続されるよう
    に接続線路の所定部分を切除する工程とを含むことを特
    徴とする積層半導体電子部品の製造方法。
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