KR20140053175A - 반도체 장치의 제조 방법, 반도체 장치 및 배선 형성용 지그 - Google Patents

반도체 장치의 제조 방법, 반도체 장치 및 배선 형성용 지그 Download PDF

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KR20140053175A
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하루오 이와츠
도시유키 마츠모토
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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 장치의 제조 방법은, 기판을 두께 방향으로 관통하는 한 쌍의 관통 전극과, 기판을 두께 방향으로 연신하여 기판의 한 면에 연결되는 한 쌍의 수직 방향의 전극을 형성하고, 기판 상의 디바이스층에, 상기 한 쌍의 수직 방향의 전극을 접속하는 공유 배선을 형성하는 제1 공정과, 상기 한 쌍의 관통 전극 중 하나의 관통 전극과, 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극을 접속하는 접속 배선을 형성하는 제2 공정과, 상기 디바이스층이 형성된 기판을 적층하고, 하나의 기판의 상기 관통 전극과, 당해 하나의 기판에 대향하여 적층되는 다른 기판의 상기 한 쌍의 관통 전극에 있어서 상기 접속 배선이 접속되어 있지 않은 관통 전극을 접속하는 제3 공정을 갖는다.

Description

반도체 장치의 제조 방법, 반도체 장치 및 배선 형성용 지그 {SEMICONDUCTOR DEVICE MANUFACTURING METHOD, SEMICONDUCTOR DEVICE, AND JIG FOR FORMING WIRING}
본 발명은 반도체 장치의 제조 방법, 그 제조 방법으로 제조되는 반도체 장치 및 배선 형성용 지그에 관한 것이다.
최근, 반도체 장치의 고성능화가 진행되고 있다. 이러한 상황하에서, 예를 들어 반도체 웨이퍼(이하,「웨이퍼」라 함)의 표면에 회로가 형성된 반도체 칩을 수평면 내에 복수 배치하고, 이들 반도체 칩을 배선으로 접속하여 반도체 장치를 제조하는 경우, 배선 길이가 증대되고, 그것에 의해 배선의 저항이 커지는 것, 또한 배선 지연이 커지는 것이 우려된다.
따라서, 반도체 칩을 3차원으로 적층하는 3차원 집적 기술이 제안되어 있다. 이 3차원 집적 기술에 있어서는, 예를 들어 적층된 반도체 칩을 관통하도록, 이른바 관통 전극(TSV : Through Silicon Via)을 형성한다. 그리고, 이 관통 전극을 통해, 상하로 적층된 반도체 칩 사이나, 반도체 칩과 기판 상의 전극 등의 사이가 전기적으로 접속된다(특허문헌 1).
일본 특허 공개 평6-291250호 공보
그러나, 상술한 3차원 집적 기술에 있어서, 특허문헌 1에 기재된 관통 전극을 사용한 경우, 반도체 칩이 직렬로 접속된다. 그렇게 하면, 각 반도체 칩에는 동일한 제어 신호가 출력되므로, 반도체 칩은 다중 선택 혹은 전체 선택되게 된다. 따라서, 반도체 칩을 적절하게 선택할 수 없다.
본 발명은 이러한 점에 비추어 이루어진 것이며, 복수의 반도체 칩을 적층한 반도체 장치에 있어서, 반도체 칩을 적절하게 선택하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명은 반도체 장치의 제조 방법이며, 기판을 두께 방향으로 관통하는 한 쌍의 관통 전극과, 기판을 두께 방향으로 연신하여 기판의 한 면에 연결되는 한 쌍의 수직 방향의 전극을 형성하고, 기판 상의 디바이스층에, 상기 한 쌍의 수직 방향의 전극을 접속하는 공유 배선을 형성하는 제1 공정과, 상기 한 쌍의 관통 전극 중 하나의 관통 전극과, 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극을 접속하는 접속 배선을 형성하는 제2 공정과, 상기 디바이스층이 형성된 기판을 적층하고, 하나의 기판의 상기 관통 전극과, 당해 하나의 기판에 대향하여 적층되는 다른 기판의 상기 한 쌍의 관통 전극에 있어서 상기 접속 배선이 접속되어 있지 않은 관통 전극을 접속하는 제3 공정을 갖는다. 또한, 본 발명에서는, 기판과 디바이스층이 반도체 칩을 구성하고 있다.
본 발명에 따르면, 관통 전극과 수직 방향의 전극을 접속하는 접속 배선을, 프로그래머블한 배선으로서 기능시킬 수 있다. 예를 들어 제1 공정에 있어서, 한 쌍의 관통 전극과 한 쌍의 수직 방향의 전극이 각각 복수 형성되고, 각 공유 배선에 회로가 접속되어 있는 경우, 제2 공정에 있어서, 특정 관통 전극과 수직 방향의 전극에만 접속 배선을 접속할 수 있다. 바꾸어 말하면, 다른 관통 전극과 수직 방향의 전극을 전기적으로 접속하지 않는다. 이러한 경우, 예를 들어 제3 공정에 있어서 디바이스층이 형성된 기판을 적층한 후, 적층된 하나의 기판과 다른 기판 사이에서 접속된 관통 전극에 선택 신호를 전송하면, 접속 배선이 형성된 회로만이 선택되고, 전기적으로 접속되어 있지 않은 회로는 선택되지 않는다. 따라서, 본 발명에 따르면, 반도체 칩을 적절하게 선택할 수 있다.
다른 관점에 의한 본 발명은, 복수의 기판이 적층되어 구성되는 반도체 장치이며, 적층되는 기판 중 적어도 하나의 기판은, 기판을 두께 방향으로 관통하는 한 쌍의 관통 전극과, 기판을 두께 방향으로 연신하여 기판의 한 면에 연결되는 한 쌍의 수직 방향의 전극과, 기판 상의 디바이스층에 있어서, 상기 한 쌍의 수직 방향의 전극을 접속하는 공유 배선과, 상기 한 쌍의 관통 전극 중 하나의 관통 전극과, 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극을 접속하는 접속 배선을 갖는다.
또 다른 관점에 의한 본 발명은, 기판의 한 면 상에 배선을 형성하기 위한 배선 형성용 지그이며, 상기 기판에 대향하는 면을 갖는 베이스와, 상기 베이스 표면에 배치되고, 상기 기판 표면에 노출되는 전극에 대향하는 위치에 배치되는 복수의 대향 전극을 갖는 동시에, 상기 대향 전극 중 적어도 하나는 극성을 전환 가능하다.
본 발명에 따르면, 복수의 반도체 칩을 적층한 반도체 장치에 있어서, 제1 관통 전극과 제2 관통 전극을 접속하는 이면 배선을 프로그래머블한 배선으로서 기능시킬 수 있어, 예를 들어 반도체 칩을 적절하게 선택할 수 있다.
도 1은 참고예로서의 실시 형태에 관한 반도체 장치의 제조 방법의 각 공정을 나타낸 흐름도이다.
도 2는 웨이퍼 상에 디바이스층을 형성한 모습을 도시하는 종단면의 설명도이다.
도 3은 지지 웨이퍼를 배치하고, 웨이퍼를 박화한 모습을 도시하는 종단면의 설명도이다.
도 4는 웨이퍼에 복수의 관통 구멍을 형성한 모습을 도시하는 종단면의 설명도이다.
도 5는 웨이퍼에 복수의 한 쌍의 관통 전극을 형성한 모습을 도시하는 종단면의 설명도이다.
도 6은 웨이퍼의 이면측에 템플릿을 배치한 모습을 도시하는 종단면의 설명도이다.
도 7은 전극과 관통 전극 사이에 도금을 형성한 모습을 도시하는 종단면의 설명도이다.
도 8은 한 쌍의 관통 전극 중 하나의 관통 전극 상에 백 범프를 형성한 모습을 도시하는 종단면의 설명도이다.
도 9는 복수의 웨이퍼를 적층한 모습을 도시하는 종단면의 설명도이다.
도 10은 복수의 웨이퍼를 적층한 모습을 도시하는 종단면의 설명도이다.
도 11은 반도체 장치의 구성의 개략을 도시하는 종단면도이다.
도 12는 다른 실시 형태에 관한 반도체 장치의 구성의 개략을 도시하는 종단면도이다.
도 13은 웨이퍼 상에 디바이스층을 형성한 모습을 도시하는 종단면의 설명도이다.
도 14는 웨이퍼 및 디바이스층을 모식적으로 도시한 설명도이다.
도 15는 웨이퍼의 이면에 도금액을 공급한 모습을 도시하는 종단면의 설명도이다.
도 16은 전극과 관통 전극 사이에 브리지를 형성하고, 관통 전극과 회로의 전기적 시험을 행하는 모습을 도시하는 종단면의 설명도이다.
도 17은 웨이퍼의 이면에 이면 배선을 형성하는 모습을 도시하는 종단면의 설명도이다.
도 18은 웨이퍼의 이면에 이면 배선을 형성하는 모습을 도시하는 종단면의 설명도이다.
도 19는 웨이퍼의 이면에 이면 배선을 형성한 모습을 도시하는 종단면의 설명도이다.
도 20은 제4 반도체 칩에 이면 배선을 형성한 모습을 모식적으로 도시한 설명도이다.
도 21은 제3 반도체 칩에 이면 배선을 형성한 모습을 모식적으로 도시한 설명도이다.
도 22는 복수의 웨이퍼를 적층한 모습을 도시하는 종단면의 설명도이다.
도 23은 본 실시 형태에 관한 반도체 장치를 모식적으로 도시한 설명도이다.
도 24는 템플릿에 보조 전극을 설치한 모습을 도시하는 종단면의 설명도이다.
도 25는 제1 전극과 보조 전극 사이에 바이어스를 인가하여 이면 배선을 형성하는 모습을 도시하는 종단면의 설명도이다.
도 26은 전극과 보조 전극의 평면에서 볼 때에 있어서의 배치를 도시하는 설명도이다.
도 27은 도 26에 있어서 이면 배선을 형성한 모습을 도시하는 설명도이다.
도 28은 다른 실시 형태에 관한 관통 전극의 종단면의 설명도이다.
도 29는 다른 실시 형태에 관한 관통 전극의 횡단면의 설명도이다.
도 30은 다른 실시 형태의 관통 전극을 사용하여 도금 배선을 형성하는 모습을 도시하는 종단면의 설명도이다.
도 31은 다른 실시 형태에 있어서 웨이퍼 상에 디바이스층을 형성한 모습을 도시하는 종단면의 설명도이다.
도 32는 다른 실시 형태에 있어서 웨이퍼에 지지 기판을 접합한 모습을 도시하는 종단면의 설명도이다.
도 33은 다른 실시 형태에 있어서 웨이퍼를 박화한 후, 관통 전극과 전극을 형성한 모습을 도시하는 종단면의 설명도이다.
도 34는 다른 실시 형태에 있어서 웨이퍼의 이면 상에 도금액을 공급한 모습을 도시하는 종단면의 설명도이다.
도 35는 다른 실시 형태에 있어서 웨이퍼의 이면측에 템플릿을 배치한 모습을 도시하는 종단면의 설명도이다.
도 36은 다른 실시 형태에 있어서 관통 전극과 전극을 접속하는 이면 배선을 형성한 모습을 도시하는 종단면의 설명도이다.
도 37은 다른 실시 형태에 있어서 관통 전극과 전극을 접속하는 이면 배선을 형성한 모습을 도시하는 종단면의 설명도이다.
도 38은 다른 실시 형태에 있어서 템플릿을 퇴피시킨 모습을 도시하는 종단면의 설명도이다.
도 39는 다른 실시 형태에 있어서 제1 웨이퍼 상에 제2 웨이퍼를 적층한 모습을 도시하는 종단면의 설명도이다.
도 40은 다른 실시 형태에 있어서 제2 웨이퍼에 있어서의 관통 전극과 전극을 접속하는 이면 배선을 형성한 모습을 도시하는 종단면의 설명도이다.
도 41은 다른 실시 형태에 있어서의 반도체 장치의 구성의 개략을 도시하는 설명도이다.
도 42는 다른 실시 형태에 있어서 웨이퍼에 관통 전극과 전극을 형성한 모습을 도시하는 종단면의 설명도이다.
도 43은 다른 실시 형태에 있어서 웨이퍼에 지지 기판을 접합한 모습을 도시하는 종단면의 설명도이다.
도 44는 다른 실시 형태에 있어서 웨이퍼에 대한 지지 기판의 배치를 바꾼 모습을 도시하는 종단면의 설명도이다.
이하, 본 발명의 참고예로서의 실시 형태에 대해 설명한다. 본 실시 형태에서는, 반도체 장치의 제조 방법과, 당해 제조 방법에 의해 제조되는 반도체 장치에 대해 설명한다. 도 1은, 본 실시 형태에 관한 반도체 장치의 제조 방법의 주된 처리 플로우를 나타내고 있다. 또한, 이하의 설명에서 사용하는 도면에 있어서, 각 구성 요소의 치수는, 기술 이해의 용이성을 우선시키기 위해, 반드시 실제의 치수에 대응시키고 있는 것은 아니다.
우선, 도 2에 도시하는 바와 같이 기판으로서의 웨이퍼(10) 상에 디바이스층(11)을 형성한다. 이하, 웨이퍼(10)에 있어서, 디바이스층(11)측의 면을 표면(10a)이라 하고, 디바이스층(11)과 반대측의 면을 이면(10b)이라 한다. 또한, 디바이스층(11)에 있어서, 웨이퍼(10)와 반대측의 면을 표면(11a)이라 하고, 웨이퍼(10)측의 면을 이면(11b)이라 한다. 그리고, 이들 웨이퍼(10)와 디바이스층(11)으로 반도체 칩(12)이 구성된다(도 1의 공정 S1). 또한, 도시는 하지 않지만, 반도체 칩(12)은 1매의 웨이퍼(10)에 대해 수평면 내에 복수 형성되어 있다. 그리고, 본 실시 형태에서는, 후술하는 바와 같이 웨이퍼(10)[반도체 칩(12)]를 적층하는 데 있어서, 웨이퍼(10)를 반도체 칩(12)으로 잘라내기 전에 당해 웨이퍼(10)를 웨이퍼 레벨로 적층하는 웨이퍼 적층 방식이 사용된다.
디바이스층(11)의 표면(11a)에는, 한 쌍의 디바이스측 범프로서의 프론트 범프(20∼22)가 복수 쌍, 예를 들어 3쌍 형성되어 있다. 한 쌍의 제1 프론트 범프(20) 중, 하나의 제1 프론트 범프(20a)는 제1 신호선으로서의 전원선의 장소에 연통되고, 다른 제1 프론트 범프(20b)는 프로그램용 배선의 장소에 연통되어 있다. 즉, 제1 프론트 범프(20a, 20b)는, 각각 다른 장소에 연결되어 있다. 또한, 한 쌍의 제2 프론트 범프(21) 중, 하나의 제2 프론트 범프(21a)는 제2 신호선으로서의 접지선의 장소에 연통되고, 다른 제2 프론트 범프(21b)는 프로그램용 배선의 장소에 연통되어 있다. 즉, 제2 프론트 범프(21a, 21b)는, 각각 다른 장소에 연결되어 있다. 또한, 한 쌍의 제3 프론트 범프(22)의 각 제3 프론트 범프(22a, 22b)는, 각각 다른 프로그램용 배선의 장소에 연통되어 있다. 또한, 한 쌍의 프론트 범프(20∼22)는 통상의 반도체 프로세스에서도 형성되는 것이므로, 특별한 공정을 필요로 하지 않는다.
한 쌍의 제1 프론트 범프(20)는, 배선(23)을 통해 디바이스층(11)의 이면(11b)측에 형성된 제1 공유 배선(24)에 접속되어 있다. 또한, 한 쌍의 제2 프론트 범프(21)는 배선(25)을 통해, 디바이스층(11)의 이면(11b)측에 형성된 제2 공유 배선(26)에 접속되어 있다. 또한, 한 쌍의 제3 프론트 범프(22)는, 배선(27)을 통해 디바이스층(11)의 이면(11b)측에 형성된 제3 공유 배선(28)에 접속되어 있다. 또한, 이들 공유 배선(24, 26, 28)은, 각각 후술하는 바와 같이 한 쌍의 관통 전극(50∼52)을 각각 접속한다.
또한, 디바이스층(11)에는, 전자 소자로서의 메모리 셀이 배치된 회로(도시하지 않음)나, 회로 내의 불량 전자 소자로서의 불량 메모리 셀을 치환하여 구제하기 위한, 용장 전자 소자로서의 용장 메모리 셀을 구비한 용장 회로(도시하지 않음)도 형성되어 있다. 배선(23, 25, 27)은, BEOL(Back End Of Line)이라 불리는 일련의 디바이스층(11)의 형성 공정에 있어서, 동시에 형성된다. 도시되어 있지는 않지만, 디바이스층(11)에는, 메모리 셀 등을 연결하는 배선도 형성되어 있다.
웨이퍼(10) 상에 디바이스층(11)이 형성되면, 당해 디바이스층(11)의 회로의 전기적 시험을 행한다(도 1의 공정 S2). 그리고, 반도체 칩(12)이 어떠한 상태인지의 시험을 행하여, 회로 내의 불량 메모리 셀의 유무가 검출된다. 검출된 불량 메모리 셀의 어드레스는 데이터로서 보존된다.
웨이퍼(10) 상에 디바이스층(11)이 형성되면, 도 3에 도시하는 바와 같이 디바이스층(11)의 표면(11a)에 지지 기판으로서의 지지 웨이퍼(30)를 배치한다(도 1의 공정 S3). 지지 웨이퍼(30)는, 예를 들어 접착제(31)에 의해 디바이스층(11)과 접착된다. 또한, 지지 기판은 웨이퍼에 한정되지 않고, 예를 들어 글래스 기판 등을 사용해도 된다.
그 후, 도 4에 도시하는 바와 같이 웨이퍼(10)의 이면(10b)을 연마하여, 웨이퍼(10)를 박화한다(도 1의 공정 S4).
그 후, 도 4에 도시하는 바와 같이 웨이퍼(10)를 두께 방향으로 관통하는 관통 구멍(40)을 복수 형성한다(도 1의 공정 S5). 관통 구멍(40)은 각 공유 배선(24, 26, 28)의 대응하는 위치에 각각 2개 형성된다. 즉, 2개의 관통 구멍(40, 40)은, 제1 공유 배선(24), 제2 공유 배선(26) 및 제3 공유 배선(28)에 각각 연통되어 있다.
또한, 복수의 관통 구멍(40)은, 예를 들어 포토리소그래피 처리 및 에칭 처리에 의해 동시에 형성된다. 즉, 포토리소그래피 처리에 의해 웨이퍼(10)의 이면(10b)에 소정의 레지스트 패턴(41)을 형성한 후, 당해 레지스트 패턴(41)을 마스크로 하여 웨이퍼(10)를 에칭하여, 복수의 관통 구멍(40)이 형성된다. 관통 구멍(40)의 형성 후, 레지스트 패턴(41)은 예를 들어 애싱되어 제거된다.
그 후, 각 관통 구멍(40) 내에 도전성 재료를 충전하여, 도 5에 도시하는 바와 같이, 한 쌍의 관통 전극(50∼52)을 복수 쌍, 예를 들어 3쌍 형성한다(도 1의 공정 S6). 한 쌍의 제1 관통 전극(50)은 제1 공유 배선(24)에 접속되어 있다. 한 쌍의 제1 관통 전극(50) 중, 하나의 제1 관통 전극(50a)은 전원선의 장소에 연통되는 제1 프론트 범프(20a)에 대응하고, 다른 제1 관통 전극(50b)은 프로그램용 배선의 장소에 연통되는 제2 프론트 범프(20b)에 대응하고 있다. 또한, 한 쌍의 제2 관통 전극(51)은 제2 공유 배선(26)에 접속된다. 한 쌍의 제2 관통 전극(51) 중, 하나의 제2 관통 전극(51a)은 접지선의 장소에 연통되는 제2 프론트 범프(21a)에 대응하고, 다른 제2 관통 전극(51b)은 프로그램용 배선의 장소에 연통되는 제2 프론트 범프(21b)에 대응하고 있다. 또한, 한 쌍의 제3 관통 전극(52)은 제3 공유 배선(28)에 접속된다. 한 쌍의 제3 관통 전극(52) 중, 하나의 제3 관통 전극(52a)은 프로그램용 배선의 장소에 연통되는 제3 프론트 범프(22a)에 대응하고, 다른 제3 관통 전극(52b)은 프로그램용 배선의 장소에 연통되는 제3 프론트 범프(22b)에 대응하고 있다.
그 후, 도 6에 도시하는 바와 같이, 웨이퍼(10)의 이면(10b)측에 템플릿(60)을 배치한다(도 1의 공정 S7). 템플릿(60)은, 예를 들어 웨이퍼(10)의 이면(10b)과의 거리가 약 5㎛인 위치에 배치된다. 템플릿(60)은, 극성을 전환 가능한 한 쌍의 전극(61∼63)을 복수 쌍, 예를 들어 3쌍 갖고 있다. 각 한 쌍의 전극(61∼63)은, 각 한 쌍의 관통 전극(50∼52)에 대응하는 위치에 각각 배치된다. 즉, 한 쌍의 제1 전극(61)은 한 쌍의 제1 관통 전극(50)에 대응하고, 한 쌍의 제2 전극(62)은 한 쌍의 제2 관통 전극(51)에 대응하고, 한 쌍의 제3 전극(63)은 한 쌍의 제3 관통 전극(52)에 대응하고 있다. 또한, 도 6의 예에 있어서는, 웨이퍼(10) 및 디바이스층(11)의 표리면을 반전시켜, 웨이퍼(10)의 하방에 디바이스층(11)을 배치하고 있다.
여기서, 웨이퍼(10)의 이면(10b)으로부터 노출되는 관통 전극을 이용하여 디바이스의 검사를 행한다.
그 후, 예를 들어 웨이퍼(10)의 이면(10b)과 템플릿(60) 사이에 도금액을 충전한다. 그리고, 각 한 쌍의 전극(61∼63)에 서로 다른 극성으로 전압을 인가하고, 각 한 쌍의 관통 전극(50∼52)에 대해 각각 서로 다른 극성으로 전압을 인가한다. 구체적으로는, 도 7에 도시하는 바와 같이, 예를 들어 한 쌍의 제1 전극(61) 중 하나의 제1 전극(61)을 양극에 접속하고, 다른 제1 전극(61)을 음극에 접속한다. 그렇게 하면, 한 쌍의 제1 전극(61), 대응하는 한 쌍의 제1 관통 전극(50) 및 제1 공유 배선(24)에 전류가 흐른다. 도시한 예에 있어서는, 제1 관통 전극(50a)이 음극으로 되고, 당해 제1 관통 전극(50a) 상에 도금이 형성된다. 마찬가지로, 한 쌍의 제2 전극(62)에도 서로 다른 극성으로 전압을 인가하고, 제2 관통 전극(51a) 상에 도금이 형성되고, 또한 한 쌍의 제3 전극(63)에도 서로 다른 극성으로 전압을 인가하고, 제3 관통 전극(52b) 상에 도금이 형성된다(도 1의 공정 S8). 또한, 음극의 전극(61∼63) 상에도 도금이 형성되지만, 당해 도금은 관통 전극(50∼52)까지 성장하는 일은 없고, 그 후 템플릿(60)을 웨이퍼(10)로부터 퇴피시킨 후에 제거된다.
이상과 같이 한 쌍의 제1 전극(61)에 서로 다른 극성으로 전압을 인가하여, 도 8에 도시하는 바와 같이 한 쌍의 제1 관통 전극(50) 중, 전원선에 연통되는 제1 관통 전극(50a) 상에 기판측 범프로서의 제1 백 범프(80)가 형성된다. 또한, 한 쌍의 제2 전극(62)에 서로 다른 극성으로 전압을 인가하여, 한 쌍의 제2 관통 전극(51) 중, 접지선에 연통되는 제2 관통 전극(51a) 상에 제2 백 범프(81)가 형성된다. 또한, 한 쌍의 제3 전극(63)에 서로 다른 극성으로 전압을 인가하여, 한 쌍의 제3 관통 전극(52) 중, 하나의 제2 관통 전극(5d2b) 상에 제3 백 범프(82)가 형성된다. 즉, 한 쌍의 관통 전극(50∼52)에 있어서, 각각 하나의 관통 전극(50∼52) 상에만 백 범프(80∼82)가 형성된다(도 1의 공정 S9). 또한, 한 쌍의 관통 전극(50∼52)에 있어서, 어느 관통 전극(50∼52) 상에 백 범프(80∼82)를 형성할지에 대해서는, 후술하는 바와 같이 공정 S2에서의 회로의 전기적 시험에서 검출된 불량 메모리 셀의 어드레스에 기초하여 결정된다.
그 후, 도 9에 도시하는 바와 같이 디바이스층(11)이 형성된 웨이퍼(10)[반도체 칩(12)]를 적층한다(도 1의 공정 S10). 본 실시 형태에서는, 웨이퍼(10)를 하방으로부터 차례로 적층하는 경우에 대해 설명한다. 이하, 최하층의 웨이퍼(10)[디바이스층(11), 반도체 칩(12)]를 제1 웨이퍼(10)[제1 디바이스층(11), 제1 반도체 칩(12)]라 하고, 상방으로 적층됨에 따라서, 제2 웨이퍼(10), 제3 웨이퍼[제2 디바이스층(11), 제2 반도체 칩(12), 제3 디바이스층(11), 제3 반도체 칩(12)]라 한다. 또한, 도 9의 예에 있어서는, 웨이퍼(10)를 3층으로 적층하는 경우에 대해 설명하지만, 웨이퍼(10)의 적층수는 이것에 한정되지 않고 임의로 설정할 수 있다.
제1 웨이퍼(10)에는 상술한 공정 S1∼S9가 행해지고, 당해 제1 웨이퍼(10)의 이면(10b) 상에 백 범프(80∼82)가 형성되어 있다. 또한, 제2 웨이퍼(10)에도, 상술한 공정 S1∼S9가 행해지고, 백 범프(80∼82)가 형성되어 있다. 그리고, 제2 웨이퍼(10)에 대해서는, 공정 S9가 행해진 후, 제2 디바이스층(11)의 표면(11a)에 배치되어 있었던 지지 웨이퍼(30)가 박리된다.
이러한 상태에서, 제1 웨이퍼(10)의 이면(10b)과 제2 디바이스층(11)의 표면(11a)이 대향하도록, 제1 웨이퍼(10)와 제2 웨이퍼(10)를 적층한다. 그리고, 제1 웨이퍼(10) 상의 제1 백 범프(80)와 제2 디바이스층(11)의 제1 프론트 범프(20a)를 접속하고, 제2 백 범프(81)와 제2 프론트 범프(21a)를 접속하고, 제3 백 범프(82)와 제2 프론트 범프(21b)를 접속한다. 그렇게 하면, 제1 웨이퍼(10)에 있어서의 프로그램용 제3 관통 전극(52)은 제3 백 범프(82) 및 제2 프론트 범프(21b) 등의 제2 디바이스층(11)을 통해 접지선에 접속된다. 그렇게 하면, 제1 반도체 칩(12)과 제2 반도체 칩(12)에 의해, 예를 들어 프로그램 "0"이 기록된다. 또한, 제1 웨이퍼(10)의 이면(10b)과 제2 디바이스층(11)은, 예를 들어 접착제(도시하지 않음)에 의해 접착된다.
제2 웨이퍼(10) 상의 백 범프(80∼82)는, 각각 제1 관통 전극(50a) 상, 제2 관통 전극(51a) 상, 제3 관통 전극(52a) 상에 형성되어 있다. 또한, 제3 웨이퍼(10)에는 상술한 공정 S1∼S9가 행해진 후, 당해 제3 웨이퍼(10)의 이면(10b) 상의 관통 전극(50∼52)이 접속되도록 소정의 회로가 형성된다. 그리고, 제3 웨이퍼(10)에 대해서는, 소정의 회로가 형성된 후, 제3 디바이스층(11)의 표면(11a)에 배치되어 있었던 지지 웨이퍼(30)가 박리된다.
이러한 상태에서, 제2 웨이퍼(10)의 이면(10b)과 제3 디바이스층(11)의 표면(11a)이 대향하도록, 제2 웨이퍼(10)와 제3 웨이퍼(10)를 적층한다. 그리고, 제2 웨이퍼(10) 상의 제1 백 범프(80)와 제3 디바이스층(11)의 제1 프론트 범프(20a)를 접속하고, 제2 백 범프(81)와 제2 프론트 범프(21a)를 접속하고, 제3 백 범프(82)와 제1 프론트 범프(20b)를 접속한다. 그렇게 하면, 제1 웨이퍼(10)에 있어서의 프로그램용 제3 관통 전극(52)은 제3 백 범프(82) 및 제1 프론트 범프(20b) 등의 제2 디바이스층(11)을 통해 전원선에 접속된다. 그렇게 하면, 제2 반도체 칩(12)과 제3 반도체 칩(12)에 의해, 예를 들어 프로그램 "1"이 기록된다. 또한, 제2 웨이퍼(10)의 이면(10b)과 제3 디바이스층(11)은, 예를 들어 접착제(도시하지 않음)에 의해 접착된다.
또한, 상술한 바와 같이 제1 반도체 칩(12)∼제3 반도체 칩(12)에 있어서, 제1 백 범프(80)와 제1 프론트 범프(20a)는 각각 접속되고, 전원선은 각 반도체 칩(12)을 관통하여 접속된다. 또한, 제2 백 범프(81)와 제2 프론트 범프(21a)도 각각 접속되고, 접지선도 각 반도체 칩(12)을 관통하여 접속된다.
이러한 경우, 복수의 반도체 칩(12)을 적층함으로써, 프로그램 "0, 1"이 형성된다. 이것은, 상술한 공정 S2에서의 회로의 전기적 시험에서 검출된 불량 메모리 셀의 어드레스를 나타내고 있다. 따라서, 공정 S9에 있어서, 백 범프(80∼81)를 어느 관통 전극(50∼52) 상에 형성할지는, 당해 불량 메모리 셀의 어드레스에 기초하여 결정된다. 예를 들어, 불량 메모리 셀의 어드레스가 "1, 0"인 경우, 도 10에 도시하는 바와 같이, 제1 웨이퍼(10)의 제3 백 범프(82)는 제2 디바이스층(11)의 제1 프론트 범프(20b)에 접속되고, 제2 웨이퍼(10)의 제3 백 범프(82)는 제3 디바이스층(11)의 제2 프론트 범프(21b)에 접속된다. 그렇게 하면, 프로그램 "1, 0"이 형성된다. 이와 같이 하여, 불량 메모리 셀의 어드레스가 기록된다(도 1의 공정 S11).
불량 메모리 셀의 어드레스가 기록되면, 당해 불량 메모리 셀이 용장 회로의 용장 메모리 셀로 치환되어 구제된다(도 1의 공정 S12).
그 후, 도 11에 도시하는 바와 같이, 최하층의 지지 웨이퍼(30)가 제거된다. 이 지지 웨이퍼(30)의 제거는, 예를 들어 지지 웨이퍼(30)와 반도체 칩(12)을 가열하여 접착제(31)의 점착성을 약화시킴으로써 행해진다. 이와 같이 하여, 반도체 칩(12)이 연직 방향으로 적층된 반도체 장치(100)가 제조된다(도 1의 공정 S13).
이상의 실시 형태에 따르면, 하나의 웨이퍼(10) 상의 백 범프(80∼82)와 다른 디바이스층(11) 상의 프론트 범프(20∼22)를 접속할 때에 백 범프(80∼82)를 프로그래머블한 범프로서 기능시킬 수 있다. 예를 들어, 제1 반도체 칩(12)∼제3 반도체 칩(12) 모두 동일한 디바이스층(11)을 갖고 있어도, 백 범프(80∼82)의 접속처를 선택할 수 있어, 프로그램할 수 있다.
즉, 공정 S9에 있어서 백 범프(80∼82)는 각각 한 쌍의 관통 전극(50∼52) 중 하나의 관통 전극(50∼52) 상에 선택적으로 형성되고, 공정 S10에 있어서 제3 백 범프(82)가 제1 프론트 범프(20b) 또는 제2 프론트 범프(21b) 중 어느 하나에 접속된다. 예를 들어, 제3 백 범프(82)가 제2 프론트 범프(21b)에 접속된 경우, 프로그램용 제3 관통 전극(52)은 접지선에 접속되는 제2 관통 전극(51a)에 연통된다. 따라서, 프로그램 "0"이 기록된다. 한편, 예를 들어 제3 백 범프(82)가 제1 프론트 범프(20b)에 접속된 경우, 프로그램용 제3 관통 전극(52)은 전원선에 접속되는 제1 관통 전극(50a)에 연통된다. 따라서, 프로그램 "1"이 기록된다. 이와 같이 프로그램을 행함으로써, 공정 S11에 있어서, 반도체 칩(12)의 불량 메모리 셀의 어드레스를 기록할 수 있다. 그렇게 하면, 공정 S12에 있어서, 기록된 불량 메모리 셀의 어드레스에 기초하여, 당해 불량 메모리 셀을 용장 회로의 용장 메모리 셀로 치환하여 구제할 수 있다. 따라서, 반도체 장치(100)의 수율을 향상시킬 수 있다. 특히, 본 실시 형태와 같이 웨이퍼 적층 방식을 사용한 경우라도, 웨이퍼(10)를 적층할 때에 불량 메모리 셀을 구제할 수 있어, 이러한 웨이퍼 적층 방식에 있어서 본 실시 형태는 특히 유용하다.
또한, 공정 S9에 있어서 백 범프(80∼82)를 형성할 때, 극성을 전환 가능한 한 쌍의 전극(61∼63)을 구비한 템플릿(60)을 사용하고 있다. 이로 인해, 한 쌍의 전극(61∼63)의 극성을 전환함으로써, 각각 한 쌍의 관통 전극(50∼52) 중 원하는 관통 전극(50∼52) 상에 백 범프(80∼82)를 적절하게 형성할 수 있다. 이 실시 형태에서는, 적층된 3개의 반도체 칩(12)은 백 범프(80∼82)를 제외하고, 모두 동일한 구조를 갖고 있다. 즉, 포토리소그래피 공정시에 사용하는 마스크를 포함하여, 완전히 동일한 프로세스에서 3개의 반도체 칩(12)을 만들 수 있다. 동일한 반도체 칩(12)을 복수 적층시켜도, 백 범프(80∼82)의 위치를 전환함으로써, 불량 메모리 셀의 구제를 가능하게 하고 있는 것이다.
또한, 이상의 실시 형태에서는, 제1 신호선으로서 전원선을 사용한 경우에 대해 설명하였지만, 전원선에 한정되지 않고, 다른 신호선을 사용해도 된다. 또한, 제2 신호선도 접지선에 한정되지 않고, 다른 신호선을 사용해도 된다. 어느 쪽으로 하든, 서로 다른 제1 신호선 또는 제2 신호선에, 제3 관통 전극(52)을 접속함으로써, 프로그램을 적절하게 형성할 수 있다.
또한, 이상의 실시 형태에서는, 전자 소자로서 메모리 셀(메모리 소자)을 사용한 경우에 대해 설명하였지만, 다른 전자 소자, 예를 들어 로직 소자 등에 대해서도 본 실시 형태를 적용할 수 있다. 즉, 본 실시 형태의 방법을 사용하여, 불량 로직 소자를 용장 로직 소자로 치환하여 구제할 수 있다.
이상의 실시 형태에서는, 백 범프를 프로그래머블한 범프로서 기능시켜, 프로그램에 의해 불량 메모리 셀의 어드레스를 기록하고 있었지만, 백 범프의 접속 방법을 바꿈으로써 다른 용도로도 사용할 수 있다. 예를 들어, 반도체 칩에 ID를 부여할 때에도 본 실시 형태는 유용하다.
우선, 도 12에 도시하는 바와 같이, 웨이퍼(10) 상에 디바이스층(11)을 형성한다. 디바이스층(11)에는, 카운터(110)가 형성되어 있다. 디바이스층(11)의 표면(11a)에는, 한 쌍의 프론트 범프(120)가 형성되어 있다. 한 쌍의 프론트 범프(120) 중, 제1 프론트 범프(120a)는 배선(121)을 통해, 디바이스층(11)의 이면(11b)측에 형성된 공유 배선(122)에 접속되어 있다. 또한, 배선(121)에는, 카운터(110)의 입력측에 접속되는 배선(123)이 접속되어 있다. 한편, 한 쌍의 프론트 범프(120) 중, 제2 프론트 범프(120b)는 배선(124)을 통해, 카운터(110)의 출력측에 접속되어 있다.
다음에, 웨이퍼(10)를 두께 방향으로 관통하는 한 쌍의 관통 전극(130)을 형성한다. 한 쌍의 관통 전극(130)은 공유 배선(122)에 접속되어 있다. 또한, 한 쌍의 관통 전극(130) 중 제1 관통 전극(130a)은 배선(121)을 통해 제1 프론트 범프(120a)에 접속되고, 또한 배선(123)을 통해 카운터(120)의 입력측에 접속되어 있다. 또한, 이 한 쌍의 관통 전극(130)의 형성 방법은, 상기 실시 형태의 공정 S3∼S6과 마찬가지이므로 상세한 설명을 생략한다.
그 후, 웨이퍼(10)의 이면(10b)측에, 극성이 서로 다른 한 쌍의 전극(61)을 구비한 템플릿(60)을 배치한다. 한 쌍의 전극(61)은, 한 쌍의 관통 전극(130)에 대응하는 위치에 배치된다. 그 후, 예를 들어 웨이퍼(10)의 이면(10b)과 템플릿(60) 사이에 도금액을 충전한 후, 한 쌍의 전극(61)에 서로 다른 극성으로 전압을 인가하여, 한 쌍의 관통 전극(130)에 대해 서로 다른 극성으로 전압을 인가한다. 그리고, 한 쌍의 관통 전극(130) 중 제2 관통 전극(130b) 상에만 백 범프(140)를 형성한다. 즉, 백 범프(140)는 미리 정해진 제2 관통 전극(130b)에만 형성된다. 제1 실시 형태와는 달리, 불량 메모리 셀을 구제하는 것을 목적으로 하지 않고, 미리 정해진 제2 관통 전극(130b) 상에 백 범프(140)를 형성하는 것을 목적으로 한다. 따라서, 템플릿(60)에 있어서의 한 쌍의 전극(61)은 극성을 전환 가능할 필요는 없고, 제2 관통 전극(130b)에 대향하는 전극이 양극, 다른 한쪽이 음극으로 고정되어 있어도 된다.
그 후, 디바이스층(11)이 형성된 웨이퍼(10)[반도체 칩(12)]를 적층한다. 본 실시 형태에서는, 웨이퍼(10)를 상방으로부터 차례로 적층하는 경우에 대해 설명한다. 이하, 최상층의 웨이퍼(10)[디바이스층(11), 반도체 칩(12)]를 제1 웨이퍼(10)[제1 디바이스층(11), 제1 반도체 칩(12)]라 하고, 하방으로 적층됨에 따라서, 제2 웨이퍼(10), 제3 웨이퍼[제2 디바이스층(11), 제2 반도체 칩(12), 제3 디바이스층(11), 제3 반도체 칩(12)]라 한다. 또한, 도 12의 예에 있어서는, 웨이퍼(10)를 3층으로 적층하는 경우에 대해 설명하지만, 웨이퍼(10)의 적층수는 이것에 한정되지 않고 임의로 설정할 수 있다.
제1 웨이퍼(10)의 백 범프(140)는 제2 디바이스층(11)의 제2 프론트 범프(120b)에 접속된다. 마찬가지로 제2 웨이퍼(10)의 백 범프(140)는 제3 디바이스층(11)의 제2 프론트 범프(120b)에 접속된다.
그 후, 지지 웨이퍼(30)가 박리되고, 반도체 장치(150)가 제조된다.
이러한 경우, 제1 반도체 칩(12)∼제3 반도체 칩(12)에 있어서, 백 범프(140)를 통해, 제1 디바이스층(11)의 카운터(110), 제2 디바이스층(11)의 카운터(110) 및 제3 디바이스층(11)의 카운터(110)가 직렬로 시리얼로 접속된다. 이에 의해, 반도체 칩(12)을 접속하는 관통 전극(130)의 패스에 직렬로 카운터(110)를 인터럽트시킬 수 있다. 관통 전극(130)의 패스에 신호가 부여되면, 상기 신호는 각 반도체 칩(12) 상의 카운터(110)를 순차 통과해 간다. 상기 신호가 각 카운터(110)를 통과할 때에 카운트 기능에 의해 각 반도체 칩(12)을 특정하는 ID 신호가 생성되어, 컴퍼레이터(도시하지 않음)에 출력된다. 상기 컴퍼레이터에 있어서는, 별도의 관통 전극으로부터 부여되는 칩 선택 신호와 비교되어, 일치하는 경우에는 당해 반도체 칩(12)이 선택된다. 한편, 불일치인 경우는, 당해 반도체 칩(12)은 선택되지 않는다. 이와 같이 하여, 반도체 칩(120)에 ID를 부여할 수 있다. 이 실시 형태에 있어서도, 적층된 3개의 반도체 칩(12)은 모두 동일한 구조를 갖고 있다. 즉, 포토리소그래피 공정시에 사용하는 마스크를 포함하여, 완전히 동일한 프로세스에서 3개의 반도체 칩(12)을 만들 수 있다. 동일한 반도체 칩(12)을 복수 적층시켜도, 백 범프(140)의 위치를 선택적으로 형성함으로써, 관통 전극(130)의 버스에 원하는 회로를 직렬로 인터럽트시키는 것이 가능해져, 각 반도체 칩(12)에 ID 신호를 부여할 수 있다.
이상의 실시 형태에서는, 백 범프를 프로그래머블한 범프로서 기능시키고 있었지만, 백 범프 대신에, 관통 전극을 접속하는 배선을 프로그래머블한 배선으로서 기능시켜도 된다. 이하, 본 발명의 실시 형태에 있어서, 이러한 프로그래머블한 배선을 구비한 반도체 장치의 제조 방법과, 당해 제조 방법에 의해 제조되는 반도체 장치에 대해 설명한다.
우선, 도 13에 도시하는 바와 같이, 웨이퍼(10) 상에 디바이스층(11)을 형성한다. 상기 실시 형태와 마찬가지로, 이들 웨이퍼(10)와 디바이스층(11)에 의해 반도체 칩(12)이 구성된다.
디바이스층(11)의 표면(11a)에는, 디바이스측 범프로서의 프론트 범프(200)가 형성되어 있다. 프론트 범프(200)는 배선(201)을 통해, 디바이스층(11)에 형성된 다른 공유 배선으로서의 제1 공유 배선(202)에 접속되어 있다. 또한, 디바이스층(11)에는, 칩 선택 신호를 받아, 당해 반도체 칩(12)을 액티브하게 하는 회로인 회로(203)가 형성되어 있다. 회로(203)는 공유 배선으로서의 제2 공유 배선(204)에 접속되어 있다. 또한, 디바이스층(11)에는, 다른 회로(도시하지 않음), 예를 들어 메모리 셀이 배치된 회로 등도 형성되어 있다.
그 후, 웨이퍼(10)[및 디바이스층(11)의 일부]를 두께 방향으로 관통하고, 웨이퍼(10)의 이면(10b)에 연결되는 한 쌍의 관통 전극으로서의 제1 관통 전극(210)과 한 쌍의 수직 방향의 전극으로서의 제2 관통 전극(211)을 형성한다. 한 쌍의 제1 관통 전극(210)은 제1 공유 배선(202)에 접속되고, 한 쌍의 제2 관통 전극(211)은 제2 공유 배선(204)에 접속되어 있다. 이하, 설명의 편의상, 한 쌍의 제1 관통 전극(210) 중, 외부에 접속되어 신호를 전송하는 관통 전극을 제1 관통 전극(210a)이라 하고, 다른 관통 전극을 제1 관통 전극(210b)이라 한다. 또한, 한 쌍의 제2 관통 전극(211) 중, 후술하는 이면 배선(250)이 접속되는 관통 전극을 제2 관통 전극(211a)이라 하고, 다른 관통 전극을 제2 관통 전극(211b)이라 한다. 또한, 본 실시 형태에 있어서는, 이들 관통 전극(210a, 210b, 211a, 211b)을 이용하여, 칩 선택 신호를 공급하는 프로그래밍을 행하므로, 이들 4개의 관통 전극(210a, 210b, 211a, 211b)을 칭하여 프로그래머블 관통 전극 셀(13)이라 하기로 한다. 또한, 이들 한 쌍의 제1 관통 전극(210)과 한 쌍의 제2 관통 전극(211)의 형성 방법은, 상기 실시 형태의 공정 S3∼S6과 마찬가지이므로 상세한 설명을 생략한다.
또한, 도 14에 도시하는 바와 같이, 프로그래머블 관통 전극 셀(13)은 1개의 반도체 칩(12)에 있어서 수평면 내에 복수, 본 실시 형태에서는 4개 형성되어 있다. 이하, 설명의 편의상, 도시한 예에 있어서 좌측부터 차례로 제1 프로그래머블 관통 전극 셀(13a), 제2 프로그래머블 관통 전극 셀(13b), 제3 프로그래머블 관통 전극 셀(13c), 제4 프로그래머블 관통 전극 셀(13d)이라 한다.
다음에, 도 15에 도시하는 바와 같이, 웨이퍼(10)의 이면(10a) 상에 도금액(220)을 공급한다. 이때, 웨이퍼(10)의 이면(10a)에 있어서, 예를 들어 도금이 형성되는 관통 전극(210, 211)의 주위 및 후술하는 이면 배선(250)이 형성되는 장소에는, 다른 장소에 비해 상대적으로 친수화되어 있다. 이면 배선(250)이 형성될 수 있는 장소라 함은, 예를 들어 관통 전극(210b)과 관통 전극(211a) 사이를 연결하는 직선부를 말한다. 이면(10a) 전체에 도금액(220)을 공급해도 되지만, 이와 같이 상대적으로 도금액(220)을 공급해 두면, 이후의 도금 공정에 있어서, 효율적으로 전류 경로가 형성되어 정확하게 배선하는 것이 가능해진다. 이 상대적인 친수화는 도금이 형성되는 장소를 적극적으로 친수화 처리해도 되고, 다른 도금이 형성되지 않는 장소를 소수화 처리해도 된다. 혹은, 상기 친수화 처리와 소수화 처리를 모두 행해도 된다. 이와 같이 하여, 도 15에 도시하는 바와 같이, 웨이퍼(10)의 이면(10a) 상의 관통 전극(210, 211)의 주위에, 도금액(220)이 공급된다.
그 후, 도 16에 도시하는 바와 같이, 웨이퍼(10)의 이면(10b)측에 배선 형성용 지그로서의 템플릿(230)을 배치한다. 템플릿(230)은 웨이퍼(10)에 대향하는 면을 갖는 베이스(231)와, 베이스(231)의 표면에 배치되고, 극성을 전환 가능한 한 쌍의 대향 전극으로서의 전극(232, 233)을 복수 쌍 갖고 있다. 각 한 쌍의 전극(232, 233)은, 각 한 쌍의 관통 전극(210, 211)에 대응하는 위치에 각각 배치된다. 즉, 한 쌍의 제1 전극(232)은 한 쌍의 제1 관통 전극(210)에 대응하고, 한 쌍의 제2 전극(233)은 한 쌍의 제2 관통 전극(211)에 대응하고 있다.
그 후, 각 한 쌍의 전극(232, 233)에 전압을 인가하고, 각 한 쌍의 관통 전극(210, 211)에 대해 각각 전압을 인가한다. 그렇게 하면, 도 16에 도시하는 바와 같이, 각 전극(232, 233)과 대응하는 관통 전극(210, 211) 사이에 브리지(240)가 형성된다. 이들 브리지(240)는 도금액(220)에 접하는 전극 중, 음극측으로 되는 전극으로부터 도금이 성장해 가, 대향하는 양극측의 전극에 도달함으로써 형성된다. 이때, 필요에 따라서, 템플릿(230)에 있어서의 각 한 쌍의 전극(232, 233)의 극성을 전환함으로써, 브리지(240)는 효율적으로 형성할 수 있다. 또한, 더욱 전압을 인가함으로써, 프리팅 현상이 발생하여, 브리지(240)를 통해 각 전극(232, 233)과 대응하는 관통 전극(210, 211)이 확실하게 접속된다. 이러한 상태에서, 각 한 쌍의 관통 전극(210, 211)에 전압을 인가하여, 관통 전극(210, 211)과 회로(203)의 전기적 시험을 행한다.
그 후, 예를 들어 도 17에 도시하는 바와 같이, 제4 프로그래머블 관통 전극 셀(13d)의 이면(10b)에 있어서, 제1 관통 전극(210b)과 제2 관통 전극(211a)을 접속하는, 접속 배선으로서의 이면 배선(250)을 형성한다. 이때, 제4 프로그래머블 관통 전극 셀(13d)의 제1 관통 전극(210b)과 제2 관통 전극(211a)에만 바이어스를 인가하므로, 당해 제1 관통 전극(210b)과 제2 관통 전극(211a)에 대응하는 제1 전극(232)과 제2 전극(233)에 바이어스를 인가한다. 제1 전극(232)과 제2 전극(233) 사이에 브리지(240)를 개재한 전류 경로가 형성되므로, 이 사이에 도금 성장에 의해 이면 배선(250)이 형성된다. 또한, 다른 전극(232, 233)에는 전압을 인가하지 않아, 제1 프로그래머블 관통 전극 셀(13a)∼제3 프로그래머블 관통 전극 셀(13c)에는 이면 배선(250)은 형성되지 않는다. 여기서, 원래대로라면, 도 17에 있어서, 제1 프로그래머블 관통 전극 셀(13a)∼제4 프로그래머블 관통 전극 셀(13d)은 도면의 깊이 방향으로 정렬되어야 하겠지만, 이해하기 쉽게 하기 위해, 옆으로 나열하여 기재하고 있다.
혹은, 도 18에 도시하는 방법이라도, 제4 프로그래머블 관통 전극 셀(13d)의 이면(10b)에 있어서, 제1 관통 전극(210b)과 제2 관통 전극(211a)을 접속하는 이면 배선(250)을 형성할 수 있다. 제4 프로그래머블 관통 전극 셀(13d)의 제1 관통 전극(210a)과 제2 관통 전극(211b)에만 바이어스를 인가하면, 도 18의 화살표로 나타내는 전류 경로가 형성되므로, 제1 관통 전극(210b)과 제2 관통 전극(211a) 사이에 이면 배선(250)이 형성된다. 이때, 관통 전극(210b)과 관통 전극(211a)에 대향하는 전극에는 바이어스를 인가하지 않는다.
그 후, 도 19에 도시하는 바와 같이, 템플릿(230)을 퇴피시킨다. 이때, 각 전극(232, 233)과 대응하는 관통 전극(210, 211) 사이의 브리지(240)를 제거한다. 이와 같이 하여, 도 19 및 도 20에 도시하는 바와 같이, 제4 프로그래머블 관통 전극 셀(13d)에 이면 배선(250)이 형성되고, 한 쌍의 제1 관통 전극(210), 한 쌍의 제2 관통 전극(211) 및 회로(203)이 접속된다.
마찬가지로, 예를 들어 제3 프로그래머블 관통 전극 셀(13c)에 있어서, 제1 관통 전극(210b)과 제2 관통 전극(211a)에만 바이어스를 인가하면, 도 21에 도시하는 바와 같이, 제3 프로그래머블 관통 전극 셀(13c)에 이면 배선(250)이 형성된다. 이와 같이, 본 실시 형태에서는, 임의의 프로그래머블 관통 전극 셀(13)에 이면 배선(250)을 선택적으로 형성할 수 있다.
그 후, 디바이스층(11)이 형성된 웨이퍼(10)[반도체 칩(12)]를 적층한다. 이때, 하나의 웨이퍼(10)의 프론트 범프(200)와, 당해 하나의 웨이퍼(10)에 대향하여 적층되는 다른 웨이퍼(10)의 이면(10b)에 있어서의 제1 관통 전극(210a)이 접속된다. 그리고, 프로그래머블 관통 전극 셀(13)이 갖는, 4개의 제1 관통 전극(210a)은 웨이퍼(10)의 적층 방향으로 관통하여 접속되고, 또한 외부에 접속되어, 각각, 신호, 예를 들어 칩 선택 신호를 전송할 수 있다.
이와 같이 하여, 도 22 및 도 23에 도시하는 바와 같이, 복수의 웨이퍼(10)[반도체 칩(12)]가 적층되어, 반도체 장치(260)가 제조된다. 또한, 웨이퍼(10)의 적층수는, 도시한 예에 한정되지 않고, 임의로 설정할 수 있다.
이러한 반도체 장치(260)에서는, 각 프로그래머블 관통 전극 셀(13a∼13d)의 제1 관통 전극(210a)에, 적층된 복수의 반도체 칩(12) 중 하나의 반도체 칩(12)을 선택하는 선택 신호가 전송된다. 예를 들어, 최상층의 반도체 칩(12)만을 액티브하게 하는 경우는, 프로그래머블 관통 전극 셀(13d)이 갖는 제1 관통 전극(210a)에만, 반도체 칩(12)을 액티브하게 하는 신호가 송신된다. 동시에, 프로그래머블 관통 전극 셀(13a∼13c)이 갖는 제1 관통 전극(210a)에는, 반도체 칩(12)을 디스액티브하게 하는 신호가 송신된다. 그렇게 하면, 이면 배선(250)이 형성된 제4 프로그래머블 관통 전극 셀(13d)에 접속되는 회로(203)에만 반도체 칩(12)을 액티브하게 하는 신호가 송신된다. 회로(203)의 제어에 의해, 최상층의 반도체 칩(12)만이 활성화된다. 마찬가지로, 위로부터 2층째에서는 제3 프로그래머블 관통 전극 셀(13c)에 접속되는 회로(203), 3층째에서는 제2 프로그래머블 관통 전극 셀(13b)에 접속되는 회로(203), 최하층에서는 제1 프로그래머블 관통 전극 셀(13a)에 접속되는 회로(203)에만, 각각의 계층의 반도체 칩(12)을 액티브하게 하는 신호를 송신하는 것이 가능해진다.
본 실시 형태에 따르면, 제1 관통 전극(210b)과 제2 관통 전극(211a)을 접속하는 이면 배선(250)을 프로그래머블한 배선으로서 기능시킬 수 있다. 즉, 각 프로그래머블 관통 전극 셀(13a∼13d) 중, 하나의 프로그래머블 관통 전극 셀(13)에 선택적으로 이면 배선(250)을 형성함으로써, 당해 이면 배선(250)에 접속되는 회로(203)를 선택하여 액티브하게 할 수 있다. 따라서, 반도체 칩(12)을 적절하게 선택할 수 있다. 적층되는 각 반도체 칩(12)은 이면 배선(250)의 위치를 제외하면 모두 동일한 구조이다. 따라서, 패터닝시의 마스크를 포함하여, 각 반도체 칩(12)을 동일한 프로세스에서 양산할 수 있는 것이다.
또한, 이면 배선(250)을 형성할 때, 극성을 전환 가능한 한 쌍의 전극(232, 233)을 구비한 템플릿(230)을 사용하고 있다. 이로 인해, 한 쌍의 전극(232, 233)의 극성을 전환함으로써, 각각 프로그래머블 관통 전극 셀(13a∼13d) 중 원하는 프로그래머블 관통 전극 셀(13)에 이면 배선(250)을 적절하게 형성할 수 있다.
또한, 웨이퍼(10)의 이면(10b)에 있어서, 도금이 형성되는 장소에는, 다른 도금이 형성되지 않는 장소에 비해, 상대적으로 친수화되어 있으므로, 전극(232, 233)과 관통 전극(210, 211) 사이의 전류 경로를 효율적으로 형성할 수 있다. 이에 의해, 브리지(240)와 이면 배선(250)을 적절하게 형성할 수 있다.
또한, 이상의 실시 형태에서는, 이면 배선(250)에 의해 반도체 칩(12)을 적절하게 선택하는 경우에 대해 설명하였지만, 본 실시 형태의 반도체 장치(260)는 다른 기능을 발휘시키도록 할 수도 있다. 예를 들어, 적층된 각 웨이퍼(10)에 있어서 하나의 반도체 칩(12)을 선택하도록 하면, 적층된 복수의 웨이퍼(10) 전체에서 프로그램을 기록할 수 있다. 예를 들어, 불량 메모리 셀의 어드레스를 기록할 수 있다. 이러한 경우, 예를 들어 반도체 장치(260)가 불량 메모리 셀을 치환하여 구제하기 위한 용장 메모리 셀을 구비한 용장 회로를 갖고 있으면, 상기 기록된 불량 메모리 셀의 어드레스에 기초하여, 당해 불량 메모리 셀을 구제할 수 있다. 따라서, 반도체 장치(260)의 수율을 향상시킬 수 있다.
이상의 실시 형태의 템플릿(230)에 있어서, 도 24 및 도 25에 도시하는 바와 같이 인접하는 제1 전극(232)과 제2 전극(233) 사이에, 보조 대향 전극으로서의 보조 전극(270)을 설치해도 된다.
그리고 이면 배선(250)을 형성할 때, 우선, 도 24에 도시하는 바와 같이 제1 관통 전극(210b)과 제2 관통 전극(211a)에 대응하는 제1 전극(232)과 제2 전극(233)에 바이어스를 인가한다. 그렇게 하면, 이면 배선(250)이 형성된다. 또한, 이 이면 배선(250)의 형성 방법은, 도 17에 도시한 상기 실시 형태와 마찬가지이므로, 상세한 설명을 생략한다. 혹은, 도 18에 나타낸 이면 배선(250)의 형성 방법이라도 상관없다.
다음에, 도 25에 도시하는 바와 같이 인접하는 제1 전극(232)과 보조 전극(270) 사이에 바이어스를 인가한다. 그렇게 하면, 이면 배선(250)이 더욱 도금 성장하여, 후막화된다. 또한, 도시한 예에서는 제1 전극(232)과 보조 전극(270) 사이에 바이어스를 인가하였지만, 제2 전극(233)과 보조 전극(270) 사이에 바이어스를 인가해도 된다.
이러한 경우, 2단계로 이면 배선(250)을 도금 성장시켜 후막화함으로써, 당해 이면 배선(250)의 배선으로서의 신뢰성을 향상시킬 수 있다.
이상의 실시 형태의 템플릿(230)에 있어서, 한 쌍의 전극(232, 233)은, 도 26에 도시하는 바와 같이, 평면에서 보아 교대로 배치되어 있어도 된다. 이러한 경우, 보조 전극(270)은 제1 전극(232)과 제2 전극(233) 사이에 배치된다. 이러한 경우, 도 27에 도시하는 바와 같이, 이면 배선(250)은 평면에서 보아 직교 방향 및 평행 방향 중 임의의 방향으로 형성할 수 있다.
또한, 이상의 실시 형태에 있어서, 도 28에 도시하는 바와 같이 인접하는 제1 관통 전극(210)과 제2 관통 전극(211)에는, 각각의 대향하는 면에 돌기부(280)가 형성되어 있어도 된다. 예를 들어 도 29에 도시하는 바와 같이, 평면에서 보아 제1 관통 전극(210b)과 제2 관통 전극(211a)이 직사각 형상을 갖고, 각각의 대향하는 면에 직사각 형상의 돌기부(280)가 형성된다. 또한, 돌기부(280)는 관통 전극(210, 211)과 마찬가지로 형성되고, 도전성 재료로 이루어진다.
이러한 경우, 제1 관통 전극(210b)과 제2 관통 전극(211a) 사이의 거리가 짧아지므로, 도 30에 도시하는 바와 같이, 도금 배선[이면 배선(250) 등]을 용이하게 형성할 수 있다.
이상의 실시 형태에서는, 한 쌍의 제1 관통 전극(210)은 배선(201)과 제1 공유 배선(202)을 통해 프론트 범프(200)에 접속되어 있었지만, 한 쌍의 관통 전극은, 웨이퍼(10)와 디바이스층(11)을 두께 방향으로 관통하여, 디바이스층(11)의 표면(11a)에 형성된 프론트 범프에 단락되어 있어도 된다. 이하, 이러한 경우의 반도체 장치의 제조 방법과, 당해 제조 방법에 의해 제조되는 반도체 장치에 대해 설명한다. 또한, 본 실시 형태의 설명에서 사용되는 도 31∼도 44에 있어서, 각 구성 요소의 치수는, 기술의 이해의 용이성을 우선시키기 위해, 반드시 상기 실시 형태에서 나타낸 도면 중의 치수에 대응시키고 있지는 않다.
우선, 도 31에 도시하는 바와 같이, 웨이퍼(10)의 표면(10a)에 디바이스층(11)을 형성한 후, 디바이스층(11)의 표면(11a)에, 리드 전극으로서 사용되는 범프(도시하지 않음)를 형성한다. 이때, 디바이스측 범프로서의 프론트 범프(300)를 동시에 형성한다. 프론트 범프(300)는, 후술하는 바와 같이 관통 전극(310a)과 전극(311b)을 단락하도록 형성된다. 여기서 말하는 범프는, 통상의 반도체 프로세스에서도 형성되는 것이므로, 특별한 공정을 필요로 하지 않는다. 또한, 디바이스층(11)에는, 회로(13)에 접속되는 공유 배선(301)이 형성된다.
그 후, 도 32에 도시하는 바와 같이, 프론트 범프(300)가 형성된 디바이스층(11)의 표면(11a)에, 예를 들어 접착제를 통해 지지 기판(370)을 접합한다. 지지 기판(370)에는, 예를 들어 웨이퍼나 글래스 기판이 사용된다. 그 후, 도 33에 도시하는 바와 같이, 웨이퍼(10)의 이면(10b)을 연마하여 웨이퍼(10)를 박화한다. 또한, 설명의 편의상, 도 33에 있어서는 디바이스(11)측에 설치된 지지 기판(370)의 도시를 생략하고 있다. 마찬가지로, 후술하는 도 34∼도 38에 있어서도 지지 기판(370)의 도시를 생략하고 있다.
그 후, 도 33에 도시하는 바와 같이, 웨이퍼(10)를 두께 방향으로 관통하여, 웨이퍼(10)의 이면(10b)에 연결되는 한 쌍의 관통 전극(310)과, 웨이퍼(10)[및 디바이스층(11)의 일부]를 두께 방향으로 관통하여, 웨이퍼(10)의 이면(10b)에 연결되는 한 쌍의 수직 방향의 전극(311)을 형성한다. 한 쌍의 관통 전극(310)은 프론트 범프(300)에 접속되고, 한 쌍의 전극(311)은 공유 배선(301)에 접속되어 있다. 이하, 설명의 편의상, 한 쌍의 관통 전극(310) 중, 외부에 접속되어 신호를 전송하는 관통 전극을 관통 전극(310a)이라 하고, 다른 관통 전극을 관통 전극(310b)이라 한다. 또한, 한 쌍의 전극(311) 중, 후술하는 이면 배선(350)이 접속되는 전극을 전극(311a)이라 하고, 다른 전극을 전극(311b)이라 한다. 또한, 이들 한 쌍의 관통 전극(310)과 한 쌍의 전극(311)의 형성 방법은, 상기 실시 형태의 전극용 관통 구멍(20)의 형성 방법 및 관통 전극(32)의 형성 방법과 마찬가지이므로, 상세한 설명을 생략한다. 또한, 공유 배선(301)과 전극(311)이 본 발명에 있어서의 배선을 구성하고 있다. 즉, 공유 배선(301)과 전극(311)은 회로(13)에는 접속되고, 관통 전극(310)에는 접속되어 있지 않아, 적어도 일부가 웨이퍼(10)의 이면(10b)에 노출되어 있다.
다음에, 도 34에 도시하는 바와 같이, 웨이퍼(10)와 디바이스층(11)의 상하 위치를 반전시켜, 웨이퍼(10)의 이면(10b) 상에 도금액(320)을 공급한다. 이때, 웨이퍼(10)의 이면(10b)에 있어서, 예를 들어 도금이 형성되는 관통 전극(310)과 전극(311)의 주위 및 후술하는 이면 배선(350)이 형성되는 장소에는, 다른 장소에 비해, 상대적으로 친수화되어 있다. 이면 배선(350)이 형성될 수 있는 장소라 함은, 예를 들어 관통 전극(310b)과 전극(311a) 사이를 연결하는 직선부를 말한다. 이면(10b) 전체에 도금액(320)을 공급해도 되지만, 이와 같이 상대적으로 도금액(320)을 공급해 두면, 이후의 도금 공정에 있어서, 효율적으로 전류 경로가 형성되어 정확하게 배선하는 것이 가능해진다. 이 상대적인 친수화는 도금이 형성되는 장소를 적극적으로 친수화 처리해도 되고, 다른 도금이 형성되지 않는 장소를 소수화 처리해도 된다. 혹은, 상기 친수화 처리와 소수화 처리를 모두 행해도 된다. 이와 같이 하여, 도 34에 도시하는 바와 같이 웨이퍼(10)의 이면(10b) 상의 관통 전극(310)과 전극(311)의 주위에, 도금액(320)이 공급된다.
그 후, 도 35에 도시하는 바와 같이, 웨이퍼(10)의 이면(10b)측에 템플릿(330)을 배치한다. 템플릿(330)은 웨이퍼(10)에 대향하는 면을 갖는 베이스(331)와, 베이스(331)의 표면에 배치되고, 극성을 전환 가능한 한 쌍의 대향 전극으로서의 전극(332, 333)을 복수 쌍 갖고 있다. 각 한 쌍의 전극(332, 333)은, 각 한 쌍의 관통 전극(310)과 한 쌍의 전극(311)에 대응하는 위치에 각각 배치된다. 즉, 한 쌍의 제1 전극(332)은 한 쌍의 관통 전극(310)에 대응하고, 한 쌍의 제2 전극(333)은 한 쌍의 전극(311)에 대응하고 있다.
그 후, 각 한 쌍의 전극(332, 333)에 전압을 인가하고, 각 한 쌍의 관통 전극(310)과 한 쌍의 전극(311)에 대해 각각 전압을 인가한다. 그렇게 하면, 도 35에 도시하는 바와 같이 각 전극(332, 333)과 대응하는 관통 전극(310) 및 전극(311) 사이에 브리지(340)가 형성된다. 이들 브리지(340)는 도금액(320)에 접하는 전극 중, 음극측으로 되는 전극으로부터 도금이 성장해 가, 대향하는 양극측의 전극에 도달함으로써 형성된다. 이때, 필요에 따라서, 템플릿(330)에 있어서의 각 한 쌍의 전극(332, 333)의 극성을 전환함으로써, 브리지(340)는 효율적으로 형성할 수 있다. 또한, 더욱 전압을 인가함으로써, 프리팅 현상이 발생하여, 브리지(340)를 통해 각 전극(332, 333)과 대응하는 관통 전극(310) 및 전극(311)이 확실하게 접속된다. 이러한 상태에서, 각 한 쌍의 관통 전극(310)과 한 쌍의 전극(311)에 전압을 인가하여, 관통 전극(310)과 전극(311)과 회로(13)의 전기적 시험을 행한다.
그 후, 상기 회로(13)의 전기 특성의 시험에 의해, 양품이라 판정된 양품 회로(13a)를 구비한 양품 칩(12a)에 대해, 도 36에 도시하는 바와 같이 관통 전극(310b)과 전극(311a)을 접속하는, 다른 배선으로서의 이면 배선(350)을 형성한다. 이때, 관통 전극(310b)과 전극(311a)에만 바이어스를 인가하므로, 당해 관통 전극(310b)과 전극(311a)에 대응하는 제1 전극(332)과 제2 전극(333)에 바이어스를 인가한다. 제1 전극(332)과 제2 전극(333) 사이에 브리지(340)를 개재한 전류 경로가 형성되므로, 이 사이에 도금 성장에 의해 이면 배선(350)이 형성된다.
혹은, 도 37에 나타내는 방법이라도, 관통 전극(310b)과 전극(311a)을 접속하는 이면 배선(350)을 형성할 수 있다. 관통 전극(310a)과 전극(311b)에만 바이어스를 인가하면, 도 37의 화살표로 나타내는 전류 경로가 형성되므로, 관통 전극(310b)과 전극(311a) 사이에 이면 배선(350)이 형성된다. 이때, 관통 전극(310b)과 전극(311a)에 대향하는 전극에는 바이어스를 인가하지 않는다.
그 후, 도 38에 도시하는 바와 같이 템플릿(330)을 퇴피시킨다. 이때, 각 전극(332, 333)과 대응하는 관통 전극(310) 및 전극(311) 사이의 브리지(340)를 제거한다. 이와 같이 하여 이면 배선(350)이 형성되고, 한 쌍의 관통 전극(310), 한 쌍의 전극(311) 및 회로(13)가 접속된다.
그 후, 도 39에 도시하는 바와 같이, 이면 배선(350)이 형성된 웨이퍼(10)[양품 칩(12a)] 상에, 다음 웨이퍼(10)[도 39에 있어서는, 양품 칩(12a)이라 하고 있지만, 실제로는 후술하는 바와 같이, 제2 웨이퍼에 이면 배선(350)을 형성하기 전에, 양품, 불량품을 판별하기 위한 검사가 행해짐]가 적층된다. 이하, 설명의 편의상, 전자의 웨이퍼(10)를 제1 웨이퍼(10)라 하고, 후자의 웨이퍼(10)를 제2 웨이퍼(10)라 한다. 제2 웨이퍼(10)는, 그 표면(10a)에 디바이스층(11)이 형성된 상태, 즉, 도 31에 도시한 웨이퍼(10)의 상태에서 제1 웨이퍼(10) 상에 적층된다. 그 후, 제2 웨이퍼(10)의 이면(10b)을 연마하여 박화한 후, 당해 제2 웨이퍼(10)에 한 쌍의 관통 전극(310)과 한 쌍의 전극(311)이 형성된다. 이 제2 웨이퍼(10)의 관통 전극(310)은 제1 웨이퍼(10)의 관통 전극(310)에 도통한다. 또한, 이들 관통 전극(310)과 전극(311)은 상기 실시 형태의 전극용 관통 구멍(20)의 형성 방법 및 관통 전극(32)의 형성 방법과 마찬가지이므로 상세한 설명을 생략한다.
그 후, 도 40에 도시하는 바와 같이, 제2 웨이퍼(10)의 이면(10b)측에 템플릿(330)을 배치한다. 그리고, 도 37에 도시한 방법과 마찬가지의 방법으로, 제2 웨이퍼(10)에 관통 전극(310b)과 전극(311a)을 접속하는 이면 배선(350)을 형성한다. 구체적으로는, 관통 전극(310a)과 전극(311b)에만 바이어스를 인가한다. 그렇게 하면, 도 40의 화살표로 나타내는 전류 경로가 형성되므로, 관통 전극(310b)과 전극(311a) 사이에 이면 배선(350)이 형성된다. 또한, 이면 배선(350)은 도 36에 도시한 방법과 마찬가지의 방법으로 형성해도 된다.
한편, 전기적 특성의 시험에 의해, 불량품이라 판정된 불량품 회로(13b)를 구비한 불량품 칩(12b)에 대해서는, 도 36에 도시한 이면 배선(350)을 형성하지 않는다. 이 전기적 특성의 시험은, 제2 웨이퍼(10)의 이면(10b)측에 템플릿(330)을 배치하였을 때, 도 35, 도 36에 도시한 방법과 마찬가지의 방법으로 행해진다.
이와 같이 하여, 도 41에 도시하는 바와 같이, 양품 칩(12a)과 불량품 칩(12b)이 연직 방향으로 적층된다. 이때, 관통 전극(310)이 도통하도록, 즉, 관통 전극(310)이 복수의 반도체 칩(12)을 관통하도록, 당해 복수의 반도체 칩(12)이 적층된다. 이와 같이 하여, 결과적이기는 하지만, 양품 칩(12a)과 불량품 칩(12b)이 혼재된 반도체 장치(360)가 제조된다. 또한, 최하층의 반도체 칩(12) 이외의 반도체 칩(12)의 프론트 범프(300)는 생략할 수 있다. 또한, 도시한 예에서는 반도체 칩(12)은 3층으로 적층되어 있지만, 이들의 적층수는 임의로 설정할 수 있다. 또한, 반도체 장치(360)에 있어서의 불량품 칩(12b)의 위치도 도시한 예에 한정되지 않고, 불량품 칩(12b)이 어느 층에 배치되어 있어도, 후술하는 바와 같이 반도체 장치(360)를 양품으로 할 수 있다.
이상과 같이 제조된 반도체 장치(360)에서는, 관통 전극(310)에 소정의 데이터 신호가 전송된다. 데이터 신호는, 예를 들어 회로(13) 내의 메모리 셀의 어드레스나 메모리 셀에 기록되는 메모리 등의 데이터를 포함하는 신호이다. 그리고, 관통 전극(310)과 양품 회로(13a)는 전기적으로 접속되어 있으므로, 관통 전극(310)으로부터의 데이터 신호는 양품 회로(13a)에 출력된다. 한편, 관통 전극(310)과 불량품 회로(13b)는 전기적으로 접속되어 있지 않으므로, 관통 전극(310)으로부터의 데이터 신호는 불량품 회로(13b)에 출력되는 일은 없다. 이와 같이 반도체 장치(360)는 작용한다.
이상의 실시 형태에 따르면, 관통 전극(310b)과 전극(311a)을 접속하는 이면 배선(350)을 프로그래머블한 배선으로서 기능시킬 수 있다. 즉, 웨이퍼(10)의 이면(10b)에 선택적으로 이면 배선(350)을 형성함으로써, 당해 이면 배선(350)에 접속되는 회로(13)를 선택할 수 있다. 따라서, 반도체 칩(12)을 적절하게 선택할 수 있다. 이상과 같이 양품 칩(12a)과 불량품 칩(12b)이 전기적으로 분리되므로, 불량품 칩(12b)의 영향이 다른 양품 칩(12a)에 미치지 않는다. 따라서, 불량품 칩(12b)이 존재해도 반도체 장치(360)를 양품으로 할 수 있어, 반도체 장치(360)의 수율을 향상시킬 수 있다.
또한, 적층되는 각 반도체 칩(12)은 이면 배선(350)의 위치를 제외하면 모두 동일한 구조이다. 따라서, 패터닝시의 마스크를 포함하여, 각 반도체 칩(12)을 동일한 프로세스에서 양산할 수 있다.
또한, 관통 전극(310)과 회로(13)의 접속 또는 비접속을 선택하기 위한 선택 수단은, 간단한 방법으로 형성할 수 있다. 즉, 템플릿(330)의 한 쌍의 전극(332, 333)의 극성을 전환함으로써, 원하는 웨이퍼(10) 상에 이면 배선(350)을 적절하고 또한 용이하게 형성할 수 있다. 이와 같이 선택 수단을 간이한 방법으로 형성할 수 있으므로, 반도체 장치(360)를 효율적으로 제조할 수 있다.
또한, 웨이퍼(10)의 이면(10b)에 있어서, 도금이 형성되는 장소에는, 다른 도금이 형성되지 않는 장소에 비해 상대적으로 친수화되어 있으므로, 전극(332, 333)과 관통 전극(310) 및 전극(311) 사이의 전류 경로를 효율적으로 형성할 수 있다. 이에 의해, 브리지(340)와 이면 배선(350)을 적절하게 형성할 수 있다.
또한, 이상의 실시 형태에서는, 이면 배선(350)에 의해 반도체 칩(12)을 적절하게 선택하는 경우에 대해 설명하였지만, 본 실시 형태의 반도체 장치(360)는 다른 기능을 발휘시키도록 할 수도 있다. 예를 들어, 적층된 각 웨이퍼(10)에 있어서 하나의 반도체 칩(12)을 선택하도록 하면, 적층된 복수의 웨이퍼(10) 전체에서 프로그램을 기록할 수 있다. 예를 들어, 불량 메모리 셀의 어드레스를 기록할 수 있다. 이러한 경우, 예를 들어 반도체 장치(360)가 불량 메모리 셀을 치환하여 구제하기 위한 용장 메모리 셀을 구비한 용장 회로를 갖고 있으면, 상기 기록된 불량 메모리 셀의 어드레스에 기초하여, 당해 불량 메모리 셀을 구제할 수 있다. 따라서, 반도체 장치(360)의 수율을 향상시킬 수 있다.
지금까지의 실시 형태에 있어서는, 회로(13)가 형성되어 있지 않은 웨이퍼(10)의 이면(11b)측으로부터 관통 전극(310)을 형성하는 방식, 이른바 Back-Via 방식을 사용하여 설명해 왔다. 관통 전극(310)은 회로(13)가 형성되어 있지 않은 웨이퍼(10)의 이면(10b)측에 노출되어 있으므로, 이면 배선(350)(프로그래머블한 배선)도 웨이퍼(10)의 이면(10b)측에 형성하였다.
그러나, 관통 전극의 형성 공정은, Back-Via 방식에 한정되지 않고 다양한 방식이 제안되어 있다.
예를 들어, 회로(13)가 형성되는 표면(11a)으로부터 관통 전극을 형성하는 방식[관통 전극의 형성은, 회로(13)의 형성 전후, 여러 타이밍에 행해질 수 있음], 이른바 Front-Via 방식도 제안되어 있지만, 이러한 경우에 있어서도 본 발명을 적용하는 것은 가능하다. 도 42에 도시하는 바와 같이, 회로(13)가 형성된 표면(11a)에, 에칭에 의해 관통 구멍을 형성한 후, 도전성 재료를 매립함으로써 관통 전극(310)과 수직 방향의 전극(311)을 형성한다. 또한, 이 단계에서는 관통 전극(310)은 웨이퍼(10) 및 디바이스층(11)을 관통하고 있지 않지만, 후술하는 바와 같이 웨이퍼(10)의 이면(10b)을 연마함으로써, 관통 전극(310)은 웨이퍼(10) 및 디바이스층(11)을 관통한다. 공유 배선(301)은 회로(13)의 형성 공정, 이른바 BEOL(Back End Of Line)에 있어서 미리 형성해 두면 된다.
또한, 본 실시 형태에서는 관통 전극(310)과 전극(311)을 동시에 형성하고 있지만, 전극(311)도, 공유 배선(301)과 마찬가지로 회로(13)의 형성 공정에서 형성해도 상관없다. 도 42를 보아도 명백한 바와 같이, 전극(311)과 공유 배선(301)은 모두 디바이스층(11) 내에 있으므로, 회로(13)의 형성 공정 중에서 만들 수 있는 것이다.
그 후, 도 43에 도시하는 바와 같이, 웨이퍼(10)를 지지 기판(370)에 접합한 상태에서 웨이퍼(10)의 이면(10b)을 연마하여 웨이퍼(10)를 박화하고, 관통 전극(310a, 110b) 사이를 접속하는 백 범프(380)를 형성한다. 이때, 상기 실시 형태와는 달리, 웨이퍼(10)의 회로 형성면인 표면(11a)에 지지 기판(370)이 접합되지만, 그 이외의 일련의 공정은 상술한 실시 형태와 동일하다.
그 후, 도 44에 있는 바와 같이, 지지 기판(370)을 웨이퍼(10)의 표면(11a)으로부터 이면(10b)으로 교체한다. 웨이퍼(10)의 표면(11a)에 지지 기판(370)이 접합되어 있는 상태에서, 웨이퍼(10)의 이면(10b)에 다른 지지 기판(370)을 접합한 후, 표면(11a)에 접합되어 있었던 지지 기판(370)을 박리함으로써 지지 기판(370)을 교체할 수 있다. 이 상태이면, 관통 전극(310)과 전극(311)이 웨이퍼(10)의 회로 형성면(11a)으로부터 노출되어 있으므로, 상술한 실시 형태와 마찬가지로, 템플릿(330)을 사용한 검사와 이면 배선(350)(프로그래머블 배선)의 형성이 가능하다.
이상 설명해 온 바와 같이, 본 발명은 관통 전극의 형성 방식 등에 한정되지 않는다. 본 발명의 본질은, 단락된 관통 전극 쌍과 수직 방향의 전극 쌍을 준비하여, 이들 사이에 배선을 형성함으로써 프로그래머블한 배선으로서 기능시키는 것에 있다.
이상, 첨부 도면을 참조하면서 본 발명의 적합한 실시 형태에 대해 설명하였지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면 특허청구범위에 기재된 사상의 범주 내에서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 명확하고, 그들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것이라고 이해된다. 본 발명은, 본 예에 한정되지 않고 다양한 형태를 채용할 수 있는 것이다.
10 : 웨이퍼
11 : 디바이스층
12 : 반도체 칩
13(13a∼13d) : 프로그래머블 관통 전극 셀
20(20a, 20b) : 제1 프론트 범프
21(21a, 21b) : 제2 프론트 범프
22(22a, 22b) : 제3 프론트 범프
24 : 제1 공유 배선
26 : 제2 공유 배선
28 : 제3 공유 배선
30 : 지지 웨이퍼
40 : 관통 구멍
50(50a, 50b) : 제1 관통 전극
51(51a, 51b) : 제2 관통 전극
52(52a, 52b) : 제3 관통 전극
60 : 템플릿
61 : 제1 전극
62 : 제2 전극
63 : 제3 전극
70 : 도금
80 : 제1 백 범프
81 : 제2 백 범프
82 : 제3 백 범프
100 : 반도체 장치
110 : 카운터
120 : 프론트 범프
120a : 제1 프론트 범프
120b : 제2 프론트 범프
122 : 공유 배선
130 : 관통 전극
130a : 제1 관통 전극
130b : 제2 관통 전극
140 : 백 범프
150 : 반도체 장치
200 : 프론트 범프
202 : 제1 공유 배선
203 : 회로
204 : 제2 공유 배선
210(210a, 210b) : 제1 관통 전극
211(211a, 211b) : 제2 관통 전극
230 : 템플릿
231 : 베이스
232 : 제1 전극
233 : 제2 전극
240 : 브리지
250 : 이면 배선
260 : 반도체 장치
270 : 보조 전극
280 : 돌기부
300 : 프론트 범프
301 : 공유 배선
310(310a, 310b) : 관통 전극
311(311a, 311b) : (수직 방향의) 전극
320 : 도금액
330 : 템플릿
331 : 베이스
332 : 제1 전극
333 : 제2 전극
340 : 브리지
350 : 이면 배선
360 : 반도체 장치
380 : 백 범프

Claims (16)

  1. 반도체 장치의 제조 방법이며,
    기판을 두께 방향으로 관통하는 한 쌍의 관통 전극과, 기판을 두께 방향으로 연신하여 기판의 한 면에 연결되는 한 쌍의 수직 방향의 전극을 형성하고, 기판 상의 디바이스층에, 상기 한 쌍의 수직 방향의 전극을 접속하는 공유 배선을 형성하는 제1 공정과,
    상기 한 쌍의 관통 전극 중 하나의 관통 전극과, 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극을 접속하는 접속 배선을 형성하는 제2 공정과,
    상기 디바이스층이 형성된 기판을 적층하고, 하나의 기판의 상기 관통 전극과, 당해 하나의 기판에 대향하여 적층되는 다른 기판의 상기 한 쌍의 관통 전극에 있어서 상기 접속 배선이 접속되어 있지 않은 관통 전극을 접속하는 제3 공정을 갖는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 공정에 있어서, 상기 디바이스층에, 상기 한 쌍의 관통 전극을 접속하는 다른 공유 배선을 형성하고, 상기 다른 공유 배선에 접속되고, 상기 디바이스층 표면에 연결되는 디바이스측 범프를 형성하고,
    상기 제3 공정에 있어서, 상기 디바이스층이 형성된 기판을 적층하고, 하나의 기판의 상기 디바이스측 범프와, 당해 하나의 기판에 대향하여 적층되는 다른 기판의 상기 한 쌍의 관통 전극에 있어서 상기 접속 배선이 접속되어 있지 않은 관통 전극을 접속하는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 공정에 있어서, 상기 디바이스층에는, 상기 공유 배선에 접속되는 회로가 형성되는, 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제2 공정에 있어서, 상기 한 쌍의 관통 전극에 대응하는 위치에 극성을 전환 가능한 한 쌍의 제1 전극을 구비하고, 상기 한 쌍의 수직 방향의 전극에 대응하는 위치에 극성을 전환 가능한 한 쌍의 제2 전극을 구비한 템플릿을 기판에 배치하고, 상기 한 쌍의 제1 전극과 상기 한 쌍의 제2 전극에 의해, 상기 한 쌍의 관통 전극 중 하나의 관통 전극과 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극에 서로 다른 극성으로 전압을 인가하여, 상기 접속 배선을 도금 형성하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 템플릿은, 인접하는 상기 제1 전극과 상기 제2 전극 사이에 보조 전극을 구비하고,
    상기 한 쌍의 관통 전극 중 하나의 관통 전극과 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극에 서로 다른 극성으로 전압을 인가한 후, 상기 보조 전극과, 상기 제1 전극 또는 상기 제2 전극 사이에 서로 다른 극성의 전압을 인가하여, 상기 접속 배선을 형성하는, 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제2 공정 전에, 적어도 상기 접속 배선이 형성되는 장소는, 도금이 형성되지 않는 다른 장소에 비해 상대적으로 친수화되는, 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1 공정에 있어서, 인접하는 상기 관통 전극과 상기 수직 방향의 전극에는, 각각의 대향하는 면에 돌기부가 형성되는, 반도체 장치의 제조 방법.
  8. 복수의 기판이 적층되어 구성되는 반도체 장치이며,
    적층되는 기판 중 적어도 하나의 기판은,
    기판을 두께 방향으로 관통하는 한 쌍의 관통 전극과, 기판을 두께 방향으로 연신하여 기판의 한 면에 연결되는 한 쌍의 수직 방향의 전극과,
    기판 상의 디바이스층에 있어서, 상기 한 쌍의 수직 방향의 전극을 접속하는 공유 배선과,
    상기 한 쌍의 관통 전극 중 하나의 관통 전극과, 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극을 접속하는 접속 배선을 갖는, 반도체 장치.
  9. 제8항에 있어서, 상기 디바이스층에 있어서, 상기 한 쌍의 관통 전극을 접속하는 다른 공유 배선과,
    상기 다른 공유 배선에 접속되고, 상기 디바이스층 표면에 연결되는 디바이스측 범프를 갖는, 반도체 장치.
  10. 제8항에 있어서, 상기 디바이스층에는, 상기 공유 배선에 접속된 회로가 형성되어 있는, 반도체 장치.
  11. 제8항에 있어서, 상기 한 쌍의 관통 전극에 대응하는 위치에 극성을 전환 가능한 한 쌍의 제1 전극을 구비하고, 상기 한 쌍의 수직 방향의 전극에 대응하는 위치에 극성을 전환 가능한 한 쌍의 제2 전극을 구비한 템플릿을 기판에 배치하고, 상기 한 쌍의 제1 전극과 상기 한 쌍의 제2 전극에 의해, 상기 한 쌍의 관통 전극 중 하나의 관통 전극과 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극에 서로 다른 극성으로 전압을 인가하여, 상기 접속 배선은 도금 형성되는, 반도체 장치.
  12. 제11항에 있어서, 상기 템플릿은, 인접하는 상기 제1 전극과 상기 제2 전극 사이에 보조 전극을 구비하고,
    상기 한 쌍의 관통 전극 중 하나의 관통 전극과 상기 한 쌍의 수직 방향의 전극 중 하나의 수직 방향의 전극에 서로 다른 극성으로 전압을 인가한 후, 상기 보조 전극과, 상기 제1 전극 또는 상기 제2 전극 사이에 서로 다른 극성의 전압을 인가하여, 상기 접속 배선은 형성되는, 반도체 장치.
  13. 제11항에 있어서, 적어도 상기 접속 배선이 형성되는 장소는, 도금이 형성되지 않는 다른 장소에 비해 상대적으로 친수화되어 있는, 반도체 장치.
  14. 제8항에 있어서, 인접하는 상기 관통 전극과 상기 수직 방향의 전극에는, 각각의 대향하는 면에 돌기부가 형성되어 있는, 반도체 장치.
  15. 기판의 한 면 상에 배선을 형성하기 위한 배선 형성용 지그이며,
    상기 기판에 대향하는 면을 갖는 베이스와,
    상기 베이스 표면에 배치되고, 상기 기판 표면에 노출되는 전극에 대향하는 위치에 배치되는 복수의 대향 전극을 갖는 동시에,
    상기 대향 전극 중 적어도 하나는 극성을 전환 가능한, 배선 형성용 지그.
  16. 제15항에 있어서, 상기 베이스 표면에 배치되고, 인접하는 2개의 상기 대향 전극 사이에 위치하는 보조 대향 전극을 갖는, 배선 형성용 지그.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014107469A (ja) * 2012-11-29 2014-06-09 Tokyo Electron Ltd 半導体装置の製造方法及び製造装置
JP2015176958A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP2016009840A (ja) * 2014-06-26 2016-01-18 富士通セミコンダクター株式会社 半導体装置、半導体装置のリペア方法、及び半導体装置の製造方法
KR102442624B1 (ko) * 2014-11-11 2022-09-13 삼성전자주식회사 반도체 디바이스
JP6515724B2 (ja) * 2015-07-31 2019-05-22 富士通株式会社 半導体装置
US9831155B2 (en) * 2016-03-11 2017-11-28 Nanya Technology Corporation Chip package having tilted through silicon via
EP3518285A4 (en) 2016-09-23 2020-07-29 Toshiba Memory Corporation STORAGE DEVICE
JP7118785B2 (ja) * 2018-07-12 2022-08-16 キオクシア株式会社 半導体装置
CN110494969B (zh) * 2019-06-27 2020-08-25 长江存储科技有限责任公司 在形成三维存储器器件的阶梯结构中的标记图案

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931882A (ja) * 1982-08-12 1984-02-21 Sonitsukusu:Kk 浴中表面処理方法及びその装置
US4994154A (en) * 1990-02-06 1991-02-19 International Business Machines Corporation High frequency electrochemical repair of open circuits
JPH04206729A (ja) * 1990-11-30 1992-07-28 Toshiba Corp 配線形成装置およびその方法
US5141602A (en) * 1991-06-18 1992-08-25 International Business Machines Corporation High-productivity method and apparatus for making customized interconnections
JP2605968B2 (ja) 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
EP1055020A2 (en) * 1998-02-12 2000-11-29 ACM Research, Inc. Plating apparatus and method
US6132586A (en) * 1998-06-11 2000-10-17 Integrated Process Equipment Corporation Method and apparatus for non-contact metal plating of semiconductor wafers using a bipolar electrode assembly
JP4145301B2 (ja) * 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP2007250561A (ja) * 2004-04-12 2007-09-27 Japan Science & Technology Agency 半導体素子および半導体システム
TWI250596B (en) * 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
JP2006165073A (ja) * 2004-12-03 2006-06-22 Hitachi Ulsi Systems Co Ltd 半導体装置およびその製造方法
JP4528715B2 (ja) * 2005-11-25 2010-08-18 株式会社東芝 半導体装置及びその製造方法
US7494846B2 (en) * 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
US20080237048A1 (en) * 2007-03-30 2008-10-02 Ismail Emesh Method and apparatus for selective electrofilling of through-wafer vias
KR100909969B1 (ko) * 2007-06-28 2009-07-29 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
KR101067051B1 (ko) * 2007-11-29 2011-09-22 파나소닉 주식회사 비휘발성 기억 장치 및 그 제조 방법
US8237257B2 (en) * 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
WO2011033601A1 (ja) * 2009-09-21 2011-03-24 株式会社 東芝 ３次元集積回路製造方法、及び装置
KR20140040745A (ko) * 2011-06-17 2014-04-03 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법 및 반도체 장치
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same

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