JP5472070B2 - A/d変換回路 - Google Patents
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Description
(第1の実施形態)
以下、第1の実施形態について図1ないし図7を参照しながら説明する。
図1は、時間A/D(TAD)方式のA/D変換回路を示すブロック構成図である。このA/D変換回路1は、例えば自動車の電子制御ユニット(ECU)に搭載されたマイクロコンピュータやECUとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置内にMOS製造プロセスにより形成される。センサ等から出力されたアナログ信号を入力し、そのアナログ入力電圧Vinを基準電圧Vrefとの差分ΔVに応じたデジタル値に変換し、それをA/D変換データDTとして出力する。
図4は、本実施形態で用いるパルス周回回路6〜8の単独の伝達特性の例を示している。パルス周回回路6〜8は、互いに熱的に結合され且つ同数の反転回路Na〜Nxを備えているので、非常に近い伝達特性を有している。横軸は印加する電源電圧を示し、縦軸はクロック周期(検出周期)当たりの周回数(回)を示している。周囲温度は−35℃、−5℃、25℃、55℃、85℃である。
V1=Vref+ΔV …(1)
V2=Vref−ΔV …(2)
Y1=A・(ΔV)2+B・(ΔV)+Yref …(3)
Y2=A・(−ΔV)2+B・(−ΔV)+Yref …(4)
A=a・(1+α1・(t−25)+α2・(t−25)2) …(5)
B=b・(1+β1・(t−25)+β2・(t−25)2) …(6)
Yref=ΔYref0+Y0 …(7)
(3)式、(4)式より次の(8)式が成り立つ。
Y=Y1−Y2=2・B・ΔV …(8)
この(8)式によれば、系統Aと系統Bの検出周期当たりの周回数差Yには、差分電圧ΔVに対する非直線性成分である2次係数Aの項がなくなっており、良好な直線性が確保されていることが分かる。
Yr=A′・(ΔVr)2+B′・(ΔVr)+Y0 …(9)
ΔYr=Yr−Y0=A′・(ΔVr)2+B′・(ΔVr) …(10)
(8)式と(10)式とから(11)式が得られる。
Y/ΔYr=Y/(Yr−Y0)=(2・B・ΔV)/(A′・(ΔVr)2+B′・(ΔVr))…(11)
Y/ΔYr=Y/(Yr−Y0)≒2×ΔV/ΔVr …(12)
(1)3系統のパルス周回回路6〜8を同一の半導体チップ上に互いに近接して配置する。この配置によれば、反転回路Na〜Nxの温度がほぼ等しくなり、温度特性が相殺される。
(2)3系統のパルス周回回路6〜8を同一形状・同一寸法に配置する。この配置によれば反転回路Na〜Nxの特性が等しくなり、温度特性が良好に相殺される。
(3)3系統のパルス周回回路6〜8を同一方向に配置する。この配置によれば、半導体プロセスでのできばえが同じになり、温度特性が良好に相殺される。
(4)3系統のパルス周回回路6〜8のサイズをできるだけ大きくする。これにより、半導体プロセスでの寸法ばらつきが相対的に小さくなり、温度特性が良好に相殺される。
(5)カウンタ23、24、25などの周辺回路も、同一チップ上でパルス周回回路6〜8の近くに配置する。この配置によれば、配線に伴う寄生容量を低減でき、信号遅延に基づく誤動作を回避することができる。
図8は、第1の実施形態に対して第1パルス周回回路6と第2パルス周回回路7への電源電圧の付与形態を変更した第2の実施形態を示している。このA/D変換回路は、パルス周回回路や入力レベルシフト回路などを構成するNチャネル型MOSトランジスタのバックゲートを基板電位(グランド)以外には接続できない構成に対し有用である。
増幅回路42の出力電圧=Vref−(Vin−Vref) …(13)
次に、第3の実施形態について図9および図10を参照しながら説明する。本実施形態のA/D変換回路は、第2の実施形態における増幅回路42を全差動増幅回路51に変更した構成を持つ。一般に全差動増幅回路は、非反転側出力電圧と反転側出力電圧の平均値が一定値となるように構成されている。全差動増幅回路51はコモンモードフィードバックの構成を備えているので、上記平均値(出力コモン電圧)は基準電圧Vrefに等しくなる。
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
各実施形態では連続してA/D変換データを得ることを想定しているため、第1、第2、第4演算回路29、30、32で今回値と前回値の差分を演算しているが、毎回第1、第2、第3カウンタ23、24、25をリセットすることにより差分演算を省略することが可能である。
第2、第3の実施形態でラッチ&エンコーダ17〜19は必要に応じて設ければよい。
第3の実施形態において、全差動増幅回路51として全差動オぺアンプを用いれば、ボルテージフォロワの接続形態とする必要はない。
Claims (5)
- アナログ入力電圧と基準電圧との差分に応じたA/D変換データを出力するA/D変換回路であって、
前記アナログ入力電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第1パルス周回回路と、
前記第1パルス周回回路における所定の検出周期ごとのパルス信号の周回数をカウントしそのカウント値を出力する第1カウンタと、
前記第1カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し第1デジタルデータとして出力する第1演算手段と、
前記基準電圧の2倍の電圧値を持つ規定電圧と前記アナログ入力電圧との差電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第2パルス周回回路と、
前記第2パルス周回回路における検出周期ごとのパルス信号の周回数をカウントしそのカウント値を出力する第2カウンタと、
前記第2カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し第2デジタルデータとして出力する第2演算手段と、
前記第1デジタルデータから前記第2デジタルデータを減算した値を第3デジタルデータとして出力する第3演算手段と、
所定の参照電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第3パルス周回回路と、
前記第3パルス周回回路における検出周期ごとのパルス信号の周回数をカウントしそのカウント値を出力する第3カウンタと、
前記第3カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し第4デジタルデータとして出力する第4演算手段と、
前記第1ないし第3パルス周回回路についてその電源電圧に対するパルス信号の周回数の温度特性が0となる温特ゼロ点の当該電源電圧における前記検出周期当たりのパルス信号の周回数をY0、アナログ入力電圧に対して前記第3演算手段から出力される前記第3デジタルデータをY、前記参照電圧に対して前記第4演算手段から出力される前記第4デジタルデータをYrとした場合、Y/(Yr−Y0)の演算結果を前記A/D変換データとする第5演算手段とを備え、
前記第1ないし第3パルス周回回路が有する遅延ユニットは同数で且つ互いに熱的に結合した状態に形成されていることを特徴とするA/D変換回路。 - 前記第1ないし第3パルス周回回路における検出周期ごとのパルス位置をそれぞれ検出する第1ないし第3周回位置検出回路を備え、
前記第1演算手段は、前記第1カウンタから出力されるカウント値のデータを上位ビットとし、前記第1周回位置検出回路から出力されるパルス位置のデータを下位ビットとする周回データの検出周期あたりの値を演算して前記第1デジタルデータとして出力し、
前記第2演算手段は、前記第2カウンタから出力されるカウント値のデータを上位ビットとし、前記第2周回位置検出回路から出力されるパルス位置のデータを下位ビットとする周回データの検出周期あたりの値を演算して前記第2デジタルデータとして出力し、
前記第4演算手段は、前記第3カウンタから出力されるカウント値のデータを上位ビットとし、前記第3周回位置検出回路から出力されるパルス位置のデータを下位ビットとする周回データの検出周期あたりの値を演算して前記第4デジタルデータとして出力することを特徴とする請求項1記載のA/D変換回路。 - 前記第1パルス周回回路の遅延ユニットは、前記アナログ入力電圧が入力される信号入力線とグランド線とから電源電圧の供給を受け、
前記第2パルス周回回路の遅延ユニットは、前記規定電圧を持つ規定電圧線と前記信号入力線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項1または2記載のA/D変換回路。 - 前記アナログ入力電圧と前記基準電圧を入力し当該基準電圧の2倍の電圧と前記アナログ入力電圧との差電圧を出力する増幅回路を備え、
前記第1パルス周回回路の遅延ユニットは、前記アナログ入力電圧が入力される信号入力線とグランド線とから電源電圧の供給を受け、
前記第2パルス周回回路の遅延ユニットは、前記増幅回路の出力線とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項1または2記載のA/D変換回路。 - 前記アナログ入力電圧から前記基準電圧を減じた差分電圧とその正負反転電圧とを前記基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する全差動増幅回路を備え、
前記第1パルス周回回路の遅延ユニットは、前記全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受け、
前記第2パルス周回回路の遅延ユニットは、前記全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項1または2記載のA/D変換回路。
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