JP6447335B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明は、遅延ユニットがリング状に接続されてなるパルス周回回路を用いたＡ／Ｄ変換回路に関する。

従来、パルス周回回路を備えた時間Ａ／Ｄ（ＴＡＤ）と称される方式のＡ／Ｄ変換回路が提案されている（例えば、特許文献１参照）。パルス周回回路は、入力パルス信号を電源電圧に応じた遅延時間だけ遅延させて出力する遅延ユニットをリング状に接続して構成されている。このＡ／Ｄ変換回路は、遅延ユニットの電源電圧としてＡ／Ｄ変換されるべきアナログ入力電圧を印加し、パルス周回回路におけるパルス信号の周回数をカウントし、そのカウント値に基づいてＡ／Ｄ変換データを得るようになっている。ＴＡＤ方式のＡ／Ｄ変換回路は、ゲートなどのデジタル回路要素により構成でき、回路構成が比較的簡単で、低コストを実現できるなどの多くの利点を持っている。

しかし、ＴＡＤ方式のＡ／Ｄ変換回路は、Ａ／Ｄ変換データの直線性が良好ではない（非直線性がある）。これは、パルス周回回路の伝達特性（電源電圧と単位時間当たりの周回数との関係）が、線形ではなく２次関数で近似可能な特性になっているためである。そこで、特許文献１記載の構成では、２系統のパルス周回回路を組み合わせることで上記非直線性を完全に相殺し、Ａ／Ｄ変換データの直線性を確保している。

特開２０１２−０９５２６４号公報

上述したようにしてＡ／Ｄ変換データの直線性が良好に維持されたＡ／Ｄ変換回路と、非直線性を有するセンサ素子とを組み合わせ、デジタル信号を出力するセンサ製品を構成しようとすると、次のような問題が生じる。すなわち、この場合、Ａ／Ｄ変換回路から出力されるＡ／Ｄ変換データには、センサ素子が有する非直線性が、そのまま現れることになる。従って、このＡ／Ｄ変換データに含まれる非直線性をデジタル演算などにより補正して直線化する必要が生じる。その結果、上記補正演算に要する時間だけ応答時間が長くなってしまい、センサ装置としての応答性を速くすることが難しくなる。

本発明は上記事情に鑑みてなされたもので、その目的は、デジタル演算を行うことなくアナログ入力電圧の非直線性を補正することができるＡ／Ｄ変換回路を提供することにある。

請求項１または２に記載した手段は、アナログ入力電圧Ｖinと基準電圧Ｖrefとの差分に応じたＡ／Ｄ変換データを出力するＡ／Ｄ変換回路である。Ａ／Ｄ変換回路は、第１パルス周回回路、第２パルス周回回路、周回数差計測部、変換制御回路および信号比率変更回路を備えている。第１および第２パルス周回回路は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる。周回数差計測部は、第１パルス周回回路におけるパルス信号の周回数と第２パルス周回回路におけるパルス信号の周回数をカウントし、その差分値を出力する。

請求項１に記載した変換制御回路は、Ａ／Ｄ変換を終了するタイミングを決定する変換データ出力処理信号を出力し、その時の周回数差計測部が出力する差分値をアナログ入力電圧に対するＡ／Ｄ変換データとして出力する。信号比率変更回路は、アナログ入力電圧から基準電圧を減算した電圧を差分電圧とし、その差分電圧に第１比例係数を乗じた第１差分電圧と基準電圧を加算した電圧を第１出力端子から出力するとともに、差分電圧に第１比例係数と同符号の第２比例係数を乗じた第２差分電圧を基準電圧から減算した電圧を第２出力端子から出力する。第１パルス周回回路の遅延ユニットは、信号比率変更回路の第１出力端子とグランド線とから電源電圧の供給を受ける。第２パルス周回回路の遅延ユニットは、信号比率変更回路の第２出力端子とグランド線とから電源電圧の供給を受ける。また第１比例係数及び前記第２比例係数の少なくとも一方は可変できるように構成されている。
請求項２に記載した変換制御回路は、Ａ／Ｄ変換を終了するタイミングを決定する変換データ出力処理信号を出力し、その時の周回数差計測部が出力する差分値をアナログ入力電圧に対するＡ／Ｄ変換データとして出力する。信号比率変更回路は、アナログ入力電圧から基準電圧を減算した電圧を差分電圧とし、その差分電圧に第１比例係数を乗じた第１差分電圧と基準電圧を加算した電圧を第１出力端子から出力するとともに、差分電圧に第１比例係数と同符号で且つ値が異なる第２比例係数を乗じた第２差分電圧を基準電圧から減算した電圧を第２出力端子から出力する。第１パルス周回回路の遅延ユニットは、信号比率変更回路の第１出力端子とグランド線とから電源電圧の供給を受ける。第２パルス周回回路の遅延ユニットは、信号比率変更回路の第２出力端子とグランド線とから電源電圧の供給を受ける。

このような手段の構成は、信号比率変更回路を除く部分については、前述した従来技術の構成と同様に構成されている。従って、本手段の構成によれば、従来技術の構成と概ね同等の効果、つまりＴＡＤの非直線性を相殺するといった効果を得ることができる。請求項２記載によれば、信号比率変更回路を設けたことにより、第１および第２パルス周回回路の各遅延ユニットへの印加電圧は、互いに増減の極性が反転し、且つ、絶対値が異なっている。そのため、本手段の構成では、ＴＡＤの非直線性について、その一部だけが相殺されるようになっている。

また請求項１または２記載の発明によれば、第１および第２パルス周回回路の各遅延ユニットへの印加電圧の絶対値のバランスは、信号比率変更回路における２つの比例係数、つまり第１比例係数および第２比例係数によって任意に設定することができる。つまり、本手段は、任意にＴＡＤの非直線性を可変することができる構成となっている。

このような構成によれば、アナログ入力電圧を出力するセンサ等が非直線性を有する場合、ＴＡＤの非直線性を、そのセンサの非直線性と正負が反転した値に設定すれば、センサが有する非直線性を相殺することができる。従って、本手段によれば、アナログ入力電圧を出力するセンサ等が非直線性を有する場合でも、Ａ／Ｄ変換データに含まれる非直線性を補正するためのデジタル演算が不要となり、その結果、センサ装置としての応答性を速くすることができる。

上記構成によれば、第１差分電圧の絶対値を第２差分電圧の絶対値より小さく設定すると、つまり第１比例係数を第２比例係数より小さい値に設定すると、下に凸となる非直線性を実現することができる。従って、請求項３に記載した手段のように、アナログ入力電圧が、第１出力端子の電圧が基準電圧より高い範囲で上に凸となる非線形の特性を有するセンサから出力されるものである場合、第１差分電圧の絶対値を第２差分電圧の絶対値より小さく設定することで、センサが有する非直線性をうまく相殺することができる。

また、上記構成によれば、第１差分電圧の絶対値を第２差分電圧の絶対値より大きく設定すると、つまり第１比例係数を第２比例係数より大きい値に設定すると、上に凸となる非直線性を実現することができる。従って、請求項４に記載した手段のように、アナログ入力電圧が、第１出力端子の電圧が基準電圧より高い範囲で下に凸となる非線形の特性を有するセンサから出力されるものである場合、第１差分電圧の絶対値を第２差分電圧の絶対値より大きく設定することで、センサが有する非直線性をうまく相殺することができる。

請求項５に記載した手段のように、差分電圧に第１比例係数を乗じた第１差分電圧と基準電圧を加算する第１増幅回路を構成し、差分電圧に第２比例係数を乗じた第２差分電圧を基準電圧から減算する第２増幅回路を構成すると、第１比例係数および第２比例係数を容易に変更できる。

請求項６に記載した手段のように、第３差分電圧と第４差分電圧の比率を第１比例係数と第２比例係数の比率と同一となる条件を満たす電圧を第１出力端子及び第２出力端子からそれぞれ出力する全差動増幅回路を構成することで回路構成面積を極力抑制できる。

請求項７に記載した手段では、信号比率変更回路は、第１比例係数と、第２比例係数とを調整する信号比率調整手段を備えている。このような構成によれば、Ａ／Ｄ変換回路とセンサ素子とを組み合わせてセンサ製品が構成される場合、そのセンサ素子の非直線性がばらついても、それに対応して非直線性を相殺することが可能となる。また、この場合、センサ素子と組み合わせた後にも非直線性を可変することができる。そのため、組み合わせられるセンサ素子の非直線性に関する特性が不明な場合、あるいは、様々な種類のセンサ素子と組み合わせられる可能性がある場合でも、組み合わせられたセンサ素子が持つ非直線性を確実に相殺することができる。

請求項８に記載した手段では、変換データ出力処理信号の出力時における第１および第２パルス周回回路内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路を備えている。変換制御回路は、変換データ出力処理信号の出力時において、第１パルス周回回路内でのパルス位置と第２パルス周回回路内でのパルス位置との差分を所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、周回数差計測部が出力する差分値と下位データからの繰り上がり（正の値）、あるいは繰り下がり（負の値）分の和をＡ／Ｄ変換データの上位データとする。これにより、Ａ／Ｄ変換データの分解能を高めることができる。

請求項９に記載した手段では、周回数差計測部は、第１および第２パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれカウントアップおよびカウントダウンするように構成されている。このように周回数差計測部にアップダウンカウンタを用いることにより、周回数の差分値を得られる。

請求項１０に記載した手段では、周回数差計測部として、それぞれ第１種類のアップダウンカウンタまたは第２種類のアップダウンカウンタを採用することができる。第１種類のアップダウンカウンタは、カウント停止端子とカウントアップ入力端子とカウントダウン入力端子とを備え、カウントアップ入力端子とカウントダウン入力端子のいずれにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンを行い、カウント停止端子に変換データ出力処理信号が入力されたことに応じてカウント動作を停止するように構成されている。

第２種類のアップダウンカウンタは、カウントアップ値とカウントダウン値を得るために、汎用カウンタと、変換データ出力処理信号が入力されたことに応じて、そのカウント値を保持するラッチを２対備え、２つのラッチに保持されているカウント値の差分を出力するように構成されている。第１種類のアップダウンカウンタを採用すると演算回路は不要となる。第２種類のアップダウンカウンタを採用すると汎用カウンタを利用可能となる。

請求項１１に記載した手段では、第１種類のアップダウンカウンタは、入力したパルス信号に応じてカウント信号とカウントアップ／カウントダウンを指示するモード信号を生成する入力部と、カウント信号をモード信号に従ってカウントアップまたはカウントダウンするカウンタ部とを備えている。

入力部は、重なり検出部とカウント信号出力部とを備えている。重なり検出部は、カウントアップ入力端子とカウントダウン入力端子にパルス信号が同時に入力された重なり状態の有無を監視し、重なり状態の発生を検出すると重なり検出信号を出力し、重なった当該２つのパルス信号がともに終了した時点から、さらに少なくともカウント信号出力部が有する入出力間の遅延時間分の時間が経過した後に重なり検出信号の出力を停止する。

カウント信号出力部は、重なり検出部から重なり検出信号が入力されていない時には、カウントアップ入力端子またはカウントダウン入力端子に入力されたパルス信号が終了したことに応じてカウンタ部にカウント信号を出力し、重なり検出信号が入力されている時には、カウンタ部へのカウント信号を出力しない。

通常、カウンタ動作は最下位ビットから変化して順次上位ビットへ繰り上がり情報、あるいは繰り下がり情報が伝播する。すなわち、カウント動作中はカウンタ内で伝播遅延を生じている。本請求項のアップダウンカウンタの使い方のように、カウントアップ信号とカウントダウン信号が非同期で交互に入ってくると、前回のカウント動作が終わらないまま次のカウント動作に入ってしまい、誤動作の原因となり得る。そこで、上記のような重なり検出部とカウント信号出力部の連携動作が必要となる。

第１および第２パルス周回回路から出力されるパルス信号が重なった場合、アップダウンカウンタにおける周回数の差分値は結果的に変化しない。本手段の構成を備えることにより、重なり状態を検出した時にカウンタ部へのカウント信号を停止するので、実際にカウントアップとカウントダウンをすることなくカウント値を変化させずに保持でき、誤ったカウントの発生を防止できる。

第１の実施形態を示すＡ／Ｄ変換回路の全体構成図 Ａ／Ｄ変換回路の具体的な一構成例を示す図 デジタル可変抵抗器の構成図 アナログマルチプレクサの構成図 アップダウンカウンタの構成図 アップダウンカウンタのタイミングチャート パルス周回回路への印加電圧および単位時間当たりの周回数の関係を示す図 Ａ／Ｄ変換回路における非直線性の定義を説明するための図 入力電圧および非直線性の関係を示す図 増幅率の比率および非直線性の関係を示す図 センサにおける非直線性の定義を説明するための図 第２の実施形態においてＡ／Ｄ変換回路の具体的な一構成例を示す図 ピエゾ抵抗効果を利用した圧力センサの一構成例を示す図 磁気抵抗素子を用いた電流センサの一構成例を示す図 第３の実施形態においてＡ／Ｄ変換回路の具体的な一構成例を示す図 第４の実施形態においてＡ／Ｄ変換回路の具体的な一構成例を示す図 第５の実施形態においてＡ／Ｄ変換回路の具体的な一構成例を示す図 第６の実施形態においてＡ／Ｄ変換回路の具体的な一構成例を示す図 第７の実施形態においてＡ／Ｄ変換回路の具体的な一構成例を示す図 第８の実施形態においてＡ／Ｄ変換回路の具体的な一構成例を示す図 全差動増幅回路の構成例を示す図 図２１の第１差動対回路部の構成例を示す図 図２１のアナログスイッチの回路構成例を示す図 図２１のバイアス生成回路の構成例を示す図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図１１を参照して説明する。

図１は、本時間Ａ／Ｄ（ＴＡＤ）方式のＡ／Ｄ変換回路の概略的な構成を示している。図１に示すＡ／Ｄ変換回路１は、例えば自動車の電子制御ユニット（ＥＣＵ）に搭載されたマイクロコンピュータやＥＣＵとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置内にＭＯＳ製造プロセスにより形成される。Ａ／Ｄ変換回路１は、センサ等から出力されたアナログ信号を入力し、そのアナログ入力電圧Ｖin（被変換電圧）を基準電圧Ｖrefとの差分に応じたデジタル値に変換し、それをＡ／Ｄ変換データＤＴとして出力する。

Ａ／Ｄ変換回路１は、信号比率変更回路２、周回数差計測部３、変換制御回路４、第１周回位置検出回路５、第２周回位置検出回路６、第１パルス周回回路３１、第２パルス周回回路３２などを備えている。信号比率変更回路２は、アナログ入力電圧Ｖinおよび基準電圧Ｖrefを入力する。信号比率変更回路２は、基準電圧Ｖrefに第１差分電圧を加算した電圧を出力する第１出力端子と、基準電圧Ｖrefから第２差分電圧を減算した電圧を出力する第２出力端子を備えている。信号比率変更回路２の第１および第２出力端子は、それぞれ電源線７および８に接続されている。

第１差分電圧は、アナログ入力電圧Ｖinから基準電圧Ｖrefを減算した差分電圧ΔＶに比例した電圧（＝Ａ１・ΔＶ）である。第２差分電圧は、第１差分電圧と同符号で、且つ、差分電圧ΔＶに比例し、且つ、第１差分電圧とは絶対値が異なる電圧（＝Ａ２・ΔＶ）である。つまり、本実施形態では、差分電圧ΔＶおよび第１差分電圧の比例係数Ａ１（第１比例係数）と、差分電圧ΔＶおよび第２差分電圧の比例係数Ａ２（第２比例係数）とは、互いに異なる値となっている（Ａ１≠Ａ２）。

なお、比例係数Ａ１およびＡ２は、１以上（増幅）でもよいし、１未満（減衰）でもよい。比例係数Ａ１およびＡ２を１以上（増幅）にする場合、増幅回路などを用いて信号比率変更回路２を構成すればよい。また、比例係数Ａ１およびＡ２を１未満（減衰）にする場合、抵抗による分圧回路などを用いて信号比率変更回路２を構成すればよい。

第１および第２パルス周回回路３１、３２は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる構成となっている。第１パルス周回回路３１の遅延ユニットは、電源線７およびグランド線９から電源電圧の供給を受けるように構成されている。第２パルス周回回路３２の遅延ユニットは、電源線８およびグランド線９から電源電圧の供給を受けるように構成されている。

周回数差計測部３は、第１パルス周回回路３１におけるパルス信号の周回数と、第２パルス周回回路３２におけるパルス信号の周回数とをカウントし、その差分値を出力する。このとき、周回数差計測部３は、第１パルス遅延回路３１の遅延ユニットおよび第２パルス遅延回路３２の遅延ユニットは互いに同位置に配された遅延ユニット（例えば最終段のＮｘ）からパルス信号が出力される毎にカウントアップおよびカウントダウンする。

変換制御回路４には、外部から与えられるスタートパルスＳＰおよびリセットパルスＲＰが入力されている。変換制御回路４は、これらのパルスなどに基づいて、Ａ／Ｄ変換を開始するタイミングおよび終了するタイミングの決定、Ａ／Ｄ変換データＤＴの出力などを実行する。第１周回位置検出回路５は、Ａ／Ｄ変換を終了するタイミングにおける第１パルス周回回路３１内でのパルス位置を検出する。第２周回位置検出回路６は、Ａ／Ｄ変換を終了するタイミングにおける第２パルス周回回路３２内でのパルス位置を検出する。

このような機能を有するＡ／Ｄ変換回路１の具体的な構成としては、例えば図２に示すような構成を採用することができる。図２に示すように、信号比率変更回路２は、全差動増幅回路１１〜１４および可変抵抗器１５〜１８を備えている。全差動増幅回路１１、１３は第１増幅回路に相当し、全差動増幅回路１２、１４は第２増幅回路に相当する。全差動増幅回路１１〜１４は、非反転出力電圧と反転出力電圧の平均値（差動出力の中心電圧）が一定値となるように動作するコモンモードフィードバック回路を備えている。この場合、上記平均値は、Ｖref端子に入力される電圧に設定されるようになっており、全差動増幅回路１１〜１４の各Ｖref端子には基準電圧Ｖrefが入力されている。そのため、全差動増幅回路１１〜１４の差動出力の中心電圧は、基準電圧Ｖrefに等しくなる。

全差動増幅回路１１の非反転入力端子には、アナログ入力電圧Ｖinが与えられている。全差動増幅回路１１の反転入力端子は、可変抵抗器１５の共通端子ｃに接続されている。全差動増幅回路１１の非反転出力端子は、電源線７に接続されるとともに、可変抵抗器１５の端子ｂに接続されている。全差動増幅回路１１の反転出力端子は、無接続の状態となっている。可変抵抗器１５の端子ａには、基準電圧Ｖrefが与えられている。

全差動増幅回路１２の非反転入力端子には、アナログ入力電圧Ｖinが与えられている。全差動増幅回路１２の反転入力端子は、可変抵抗器１６の共通端子ｃに接続されている。全差動増幅回路１２の反転出力端子は、電源線８に接続されている。全差動増幅回路１２の非反転出力端子は、可変抵抗器１６の端子ｂに接続されている。可変抵抗器１６の端子ａには、基準電圧Ｖrefが与えられている。

全差動増幅回路１３の非反転入力端子には、設定電圧Ｖsetが与えられている。全差動増幅回路１３の反転入力端子は、可変抵抗器１７の共通端子ｃに接続されている。全差動増幅回路１３の非反転出力端子は、電源線１９に接続されるとともに、可変抵抗器１７の端子ｂに接続されている。全差動増幅回路１３の反転出力端子は、無接続の状態となっている。可変抵抗器１７の端子ａには、基準電圧Ｖrefが与えられている。

全差動増幅回路１４の非反転入力端子には、設定電圧Ｖsetが与えられている。全差動増幅回路１４の反転入力端子は、可変抵抗器１８の共通端子ｃに接続されている。全差動増幅回路１４の反転出力端子は、電源線２０に接続されている。全差動増幅回路１４の非反転出力端子は、可変抵抗器１８の端子ｂに接続されている。可変抵抗器１８の端子ａには、基準電圧Ｖrefが与えられている。

可変抵抗器１５〜１８は、端子ａ−ｂ間の抵抗は一定のまま、端子ａ−ｃ間の抵抗と端子ｂ−ｃ間の抵抗の比率を可変できる構成となっている。可変抵抗器１５、１７の抵抗の比率は、同一になっており、連動して変化する。また、可変抵抗器１６、１８の抵抗の比率は、同一になっており、連動して変化する。

このような構成により、全差動増幅回路１１は、非反転出力端子から下記（１）式に示す電圧を出力する。ただし、Ａ１は、可変抵抗器１５の端子ａ−ｃ間の抵抗値Ｒ１および端子ｂ−ｃ間の抵抗値Ｒ２により定まる増幅率である。また、ΔＶは、アナログ入力電圧Ｖinから基準電圧Ｖrefを減算した差分電圧である。

全差動増幅回路１１の出力電圧＝Ｖref＋Ａ１・ΔＶ …（１）
また、全差動増幅回路１２は、反転出力端子から下記（２）式に示す電圧を出力する。ただし、Ａ２は、可変抵抗器１６の端子ａ−ｃ間の抵抗値Ｒ３および端子ｂ−ｃ間の抵抗値Ｒ４により定まる増幅率である。

全差動増幅回路１２の出力電圧＝Ｖref−Ａ２・ΔＶ …（２）
従って、全差動増幅回路１１の非反転出力端子は、信号比率変更回路２の第１出力端子に相当し、全差動増幅回路１２の反転出力端子は、信号比率変更回路２の第２出力端子に相当する。なお、全差動増幅回路１３、１４の出力電圧も、上記（１）、（２）式により表すことができる。ただし、この場合、ΔＶは、設定電圧Ｖsetから基準電圧Ｖrefを減算した差分電圧となる。

可変抵抗器１５〜１８としては、例えば図３に示すようなデジタル可変抵抗器（デジタルポテンショメータ）を用いることができる。図３に示すデジタル可変抵抗器は、複数の抵抗２１と、外部から入力されるデジタル信号（調整データ）によって複数の抵抗２１の接続形態を設定するアナログマルチプレクサ２２とを備えている。

アナログマルチプレクサ２２は、例えば図４に示すように、複数のアナログスイッチ、インバータ（ＮＯＴ回路）が組み合わされ、これらにセレクタ２３から信号が入力される回路形態になっている。なお、アナログスイッチは、Ｐチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタを並列接続した構成である。

なお、本実施形態では、全差動増幅回路１１の増幅率Ａ１は、差分電圧ΔＶおよび第１差分電圧の比例係数（第１比例係数）に相当し、全差動増幅回路１２の増幅率Ａ２は、差分電圧ΔＶおよび第２差分電圧の比例係数（第２比例係数）に相当する。そして、可変抵抗器１５、１６は、これらの比例係数を調整する信号比率調整手段に相当する。

さて、図２に示すように、Ａ／Ｄ変換回路１は、前述した第１および第２パルス周回回路３１、３２に加え、第３パルス周回路３３および第４パルス周回回路３４を備えている。つまり、Ａ／Ｄ変換回路１は、４つのパルス周回回路を備えている。パルス周回回路３１〜３４は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数且つ同数の反転回路Ｎａ、Ｎｂ、…、Ｎｘ（遅延ユニット）がリング状に接続されて構成されている。

反転回路Ｎａ〜Ｎｘのうち反転回路ＮａはＮＡＮＤゲートから構成され、反転回路Ｎｂ〜Ｎｘはインバータから構成されている。パルス周回回路３１〜３４が有する反転回路Ｎｂ〜Ｎｘは互いに熱的に結合した状態に形成されている。ＮＡＮＤゲートの非リング側入力端子にＨレベルのスタートパルスＳＰが入力されている期間、電源電圧に応じて定まる速度で反転回路Ｎａ〜Ｎｘにパルス信号が周回する。

４つのパルス周回回路３１〜３４は、第１パルス周回回路３１と第２パルス周回回路３２が対になって動作し、第３パルス周回回路３３と第４パルス周回回路３４が対になって動作する。第１パルス周回回路３１の反転回路Ｎａ〜Ｎｘは、電源線７およびグランド線９から電源電圧の供給を受ける。第２パルス周回回路３２の反転回路Ｎａ〜Ｎｘは、電源線８およびグランド線９から電源電圧の供給を受ける。

第３パルス周回回路３３の反転回路Ｎａ〜Ｎｘは、電源線１９およびグランド線９から電源電圧の供給を受ける。第４パルス周回回路３４の反転回路Ｎａ〜Ｎｘは、電源線２０およびグランド線９から電源電圧の供給を受ける。なお、この場合、基準電圧Ｖrefは、Ａ／Ｄ変換回路１に与えられる電圧Ｖcc（例えば５Ｖ）の中間電位、例えば１／２の電圧（Ｖcc／２）となっている。

各電源線７、８、１９、２０およびグランド線９の間には、反転回路Ｎａ〜Ｎｘの反転時の瞬間的な貫通電流による電圧低下防止のため、それぞれバイパスコンデンサＣｐが設けられている。

Ａ／Ｄ変換回路１のうちパルス周回回路３１〜３４を除く回路部分は、電圧Ｖccの供給を受けて動作する。電圧Ｖccとパルス周回回路３１〜３４の各電源電圧とは異なるため、パルス周回回路３１〜３４への信号の入出力にはレベルシフト回路が必要となる。パルス周回回路３１〜３４の反転回路（ＮＡＮＤゲート）Ｎａの前には入力レベルシフト回路３５が設けられている。パルス周回回路３１〜３４の反転回路Ｎｘの後には出力レベルシフト回路３６が設けられている。

第１パルス周回回路３１および第２パルス周回回路３２には、それぞれ後述する変換データ出力処理信号Ｓａの出力時におけるパルス周回回路内でのパルス位置を検出するための第１周回位置検出回路５および第２周回位置検出回路６が設けられている。第１周回位置検出回路５は、ラッチ＆エンコーダ３７および出力レベルシフト回路３８から構成されている。第２周回位置検出回路６は、ラッチ＆エンコーダ３９および出力レベルシフト回路４０から構成されている。

ラッチ＆エンコーダ３７は、第１パルス周回回路３１の反転回路Ｎａ〜Ｎｘの出力信号を、出力レベルシフト回路３８を介して並列に入力する。ラッチ＆エンコーダ３７は、これらの出力信号に基づいて第１パルス周回回路３１内でのパルス信号の周回位置を検出（エンコード）する。すなわち、ラッチ＆エンコーダ３７のラッチ指令端子にＨレベルの変換データ出力処理信号Ｓａが入力されると、パルス周回回路３１を構成する反転回路Ｎａ〜Ｎｘの位置データをラッチし、それらの数に応じたビット幅（例えば４ビット）で出力する。ラッチ＆エンコーダ３９も同様に構成されている。減算器４１は、ラッチ＆エンコーダ３７が出力する位置データからラッチ＆エンコーダ３９が出力する位置データを減算し、変換データ出力処理信号Ｓａが入力された時の減算値を例えばＡ／Ｄ変換データの下位４ビットの下位データとする。変換制御回路４は、変換データ出力処理信号の出力時において、第１パルス周回回路３１の内部でのパルス位置と第２パルス周回回路３２の内部でのパルス位置との差分を所定ビット数に対応させてＡ／Ｄ変換データの下位データとする。加算器５７は、第１カウンタ４２の出力値を上位ビットの上位データとし、下位４ビットを「００００」とした値に減算器４１の出力値を加算し、Ａ／Ｄ変換データを生成する。

なお、以下の説明では、４つのパルス周回回路３１〜３４を容易に区別するため、第１パルス周回回路３１、ラッチ＆エンコーダ３７およびレベルシフト回路３５、３６、３８からなる回路を「系統Ａ」と称し、第２パルス周回回路３２、ラッチ＆エンコーダ３９およびレベルシフト回路３５、３６、４０からなる回路を「系統Ｂ」と称し、第３パルス周回回路３３およびレベルシフト回路３５、３６からなる回路を「系統Ｃ」と称し、第４パルス周回回路３４およびレベルシフト回路３５、３６からなる回路を「系統Ｄ」と称する場合がある。

第１カウンタ４２は、第１パルス周回回路３１におけるパルス信号の周回数と第２パルス周回回路３２におけるパルス信号の周回数をカウントしその差分値（例えば８ビット）を出力する第１種類のアップダウンカウンタであり、図１における周回数差計測部３に相当する。カウントアップ入力端子（ＵＰ）には、第１パルス周回回路３１の反転回路Ｎｘの出力信号が出力レベルシフト回路３６を介して入力され、カウントダウン入力端子（ＤＯＷＮ）には、第２パルス周回回路３２の反転回路Ｎｘの出力信号が出力レベルシフト回路３６を介して入力される。

プリセット端子とストップ解除端子にはＡ／Ｄ変換回路１に対するＨレベルのリセットパルスＲＰが入力され、ストップ端子にはＨレベルの変換データ出力処理信号Ｓａが入力される。プリセット端子にリセットパルスＲＰが与えられると、第１カウンタ４２のプリセットデータは全ビット０（Ｌレベル）に設定され、変換データ出力処理信号Ｓａが入力された時点の第１カウンタ４２の出力値を、例えばＡ／Ｄ変換データの上位８ビットとする。

第２カウンタ４３は、第３パルス周回回路３３におけるパルス信号の周回数と第４パルス周回回路３４におけるパルス信号の周回数をカウントしその差分値（例えば８ビット）を出力する第１種類のアップダウンカウンタである。カウントアップ入力端子（ＵＰ）には、第３パルス周回回路３３の反転回路Ｎｘの出力信号が出力レベルシフト回路３６を介して入力され、カウントダウン入力端子（ＤＯＷＮ）には、第４パルス周回回路３４の反転回路Ｎｘの出力信号が出力レベルシフト回路３６を介して入力される。

プリセット端子とストップ解除端子にはＡ／Ｄ変換回路１に対するＨレベルのリセットパルスＲＰが入力され、ストップ端子にはＨレベルの変換データ出力処理信号Ｓａが入力される。プリセット端子にリセットパルスＲＰが与えられると、プリセットデータとしてＲＯＭに設定された値（規定値Ｙの２の補数、あるいは規定値Ｙ）がセットされる。

第２カウンタ４３の後段には、第２カウンタ４３の出力値の全ビットが０になったことを判定するコンパレータ４４（判定回路）が設けられている。コンパレータ４４が、刻々と変化する第２カウンタ４３の出力値が確定した後に比較できるように、第２カウンタ４３はコンパレータ４４にカウント値が確定したことを通知する。

第２カウンタ４３は、カウント値が確定すると、コンパレータ４４に対しＨレベルの確定完了信号（すなわち比較開始信号）を出力し、コンパレータ４４からＨレベルの比較完了信号（すなわち確定解除信号）が入力されると、確定完了信号をＬレベルに戻す。なお、第２カウンタ４３の出力値の変化が速く、コンパレータ４４で判定漏れが発生する虞がある場合には、第２カウンタ４３の出力値の下位ビット側を判定に使わないことも考えられる。

図５は第２カウンタ４３の回路構成を示し、図６はタイミングチャートを表している。ここでは表示の都合上４ビットの構成を示すが、実際にはさらに多くのビット数が用いられる。

第２カウンタ４３は、カウントアップ入力端子（ＵＰ）、カウントダウン入力端子（ＤＯＷＮ）、カウントを停止させるストップ端子（ＳＴＯＰ；カウント停止端子）、カウントの停止を解除するストップ解除端子（ＳＴＯＰ解除）、プリセット端子（ＰＲＥＳＥＴ）、プリセットデータ端子、確定完了信号端子および確定解除信号端子を備えている。第１カウンタ４２も第２カウンタ４３と同様の構成を備えているが、プリセットデータには全ビットＬレベルが与えられ、プリセット端子はリセット端子として用いられる。

第２カウンタ４３は、入力したパルス信号に応じてカウント信号とカウントアップ／カウントダウンを指示するモード信号を生成する入力部４５と、カウント信号をモード信号に従ってカウントアップまたはカウントダウンするカウンタ部４６と、カウント値をコンパレータ４４に出力するインターフェイス部４７とから構成されている。カウンタ部４６には、Ｈレベルのプリセット信号を与えることによりプリセットデータをセットすることができる。

入力部４５は、パルス生成部４８、重なり検出部４９、カウント信号出力部５０、モード設定部５１、カウント停止制御部５６等から構成されている。パルス生成部４８は、偶数個のインバータ４８ａ、４８ｃとＥｘＯＲゲート４８ｂ、４８ｄとから構成されている。カウントアップ入力端子、カウントダウン入力端子にパルス信号ＳＢ、ＳＡが入力されると、そのアップエッジおよびダウンエッジに同期してそれぞれ幅狭のＨレベルのパルス信号ＳＢ′、ＳＡ′を生成する。

重なり検出部４９は、カウントアップ信号であるパルス信号ＳＢ′とカウントダウン信号であるパルス信号ＳＡ′が同時に入力された重なり状態の有無を監視し、重なり状態が発生したことを検出するとカウント信号出力部５０に対しＬレベルの重なり検出信号を出力する。重なった当該２つのパルス信号がともに終了した時点から、少なくともカウント信号出力部５０が有する入出力間の遅延時間分の時間が経過した後に重なり検出信号の出力を停止する（Ｈレベルに戻す）。

続いて、重なり検出部４９の動作をさらに詳細に説明する。まず、ＲＳフリップフロップ４９ｂ、４９ｆ、４９ｊには、カウント開始時のためのリセット端子が有り、ストップ解除信号（リセットパルスＲＰ）でリセットする。

ＡＮＤゲート４９ａは、ＥｘＯＲゲート４８ｂ、４８ｄの出力が同時にＨレベルになったこと、すなわちパルス信号ＳＢ′、ＳＡ′が重なったことを検出する。パルス信号ＳＢ′、ＳＡ′が重なると、ＲＳフリップフロップ４９ｂは、Ｑ出力をＬレベルからＨレベルに変化させ、重なり検出信号であるＱ／出力をＨレベルからＬレベルに変化させることで、重なり状態の発生を記憶する。なお、ここでは、Ｑ出力の反転信号のことをＱの後に「／」を付して表している。この重なり状態の記憶は、ＡＮＤゲート４９ａの出力がＬレベルに戻った後も維持される。その後、ＲＳフリップフロップ４９ｂは、パルス信号ＳＢ′、ＳＡ′がともに一旦Ｌレベルに戻ったことを条件として、記憶した重なり状態をリセットする。

ＡＮＤゲート４９ｃ、インバータ４９ｄおよびＮＯＲゲート４９ｅは、重なり状態検出時にパルス信号ＳＢ′がＬレベルに変化したことに応じて、ＲＳフリップフロップ４９ｆのＱ出力をＨレベルにセットさせる。同様に、ＡＮＤゲート４９ｇ、インバータ４９ｈおよびＮＯＲゲート４９ｉは、重なり状態検出時にパルス信号ＳＡ′がＬレベルに変化したことに応じて、ＲＳフリップフロップ４９ｊのＱ出力をＨレベルにセットさせる。

ここでは、インバータ４９ｄとＮＯＲゲート４９ｅやインバータ４９ｈとＮＯＲゲート４９ｉのように、奇数個のインバータとＮＯＲゲートを組み合わせることで、ダウンエッジ検出回路が形成されている。後述するインバータ５０ｊとＮＯＲゲート５０ｋの組み合わせやインバータ５０ｌとＮＯＲゲート５０ｍの組み合わせも同様である。

ＡＮＤゲート４９ｋは、ＲＳフリップフロップ４９ｆ、４９ｊのＱ出力がともにＨレベルになるとＨレベルのリセット要求信号を出力する。このリセット要求信号は、偶数個のインバータ４９ｌ、４９ｍとＡＮＤゲート４９ｎによる立ち上がり遅延回路と、奇数個のインバータ４９ｏとＡＮＤゲート４９ｐとによるアップエッジ検出回路を介して、ＲＳフリップフロップ４９ｂ、４９ｆ、４９ｊをリセットする。遅延回路の遅延時間は、カウント信号出力部５０が有する入出力間の遅延時間以上とされている。ＲＳフリップフロップ４９ｂがリセットされると、重なり検出信号であるＱ／出力がＬレベルからＨレベルに戻る。なお、上記検出回路の検出パルス幅および遅延回路の遅延時間は、インバータの数により調整することができる。

カウント信号出力部５０は、重なり検出信号がＨレベルの時、カウントアップ入力端子またはカウントダウン入力端子にパルス信号が入力されたことに応じてカウント停止制御部５６を介してカウンタ部４６にカウント信号を出力し、重なり検出信号がＬレベルの時、カウンタ部４６へのカウント信号の出力を停止する。

インバータ５０ｊとＮＯＲゲート５０ｋは、パルス信号ＳＢ′のダウンエッジに同期してＨレベルのカウント信号を出力し、インバータ５０ｌとＮＯＲゲート５０ｍは、パルス信号ＳＡ′のダウンエッジに同期してＨレベルのカウント信号を出力する。これらのカウント信号はＯＲゲート５０ｉとＡＮＤゲート５０ｎを介して出力される。ＡＮＤゲート５０ｎは、重なり検出信号がＨレベルの時にＯＲゲート５０ｉからのカウント信号を通過させる。

モード設定部５１は、カウントアップ入力端子とカウントダウン入力端子の何れにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンのモードに切り替える。カウントアップ入力端子にパルス信号が入力されると、そのアップエッジとダウンエッジに同期してＨレベルのパルス信号ＳＢ′が生じるため、インバータ５１ｂとＡＮＤゲート５１ｃを介してＲＳフリップフロップ５１ａがセットされ、カウントアップモードに移行する。一方、カウントダウン入力端子にパルス信号が入力されると、そのアップエッジとダウンエッジに同期してＨレベルのパルス信号ＳＡ′が生じるため、インバータ５１ｄとＡＮＤゲート５１ｅを介してＲＳフリップフロップ５１ａがリセットされ、カウントダウンモードに移行する。

カウント停止制御部５６は、ストップ端子に変換データ出力処理信号Ｓａが入力されたことに応じてカウント動作を停止し、ストップ解除端子にリセットパルスＲＰ（ストップ解除信号）が入力されたことに応じてカウント動作を再開する。すなわち、変換データ出力処理信号Ｓａが入力されると、ＲＳフリップフロップ５６ａがセットされ、奇数個のインバータ５６ｂを介してＡＮＤゲート５６ｃが遮断状態となる。解除信号が入力されると、ＲＳフリップフロップ５６ａがリセットされ、ＡＮＤゲート５６ｃが通過状態となる。

カウンタ部４６は、ビット数分のＴフリップフロップ４６ａと、ＡＮＤゲート４６ｂ、４６ｃとＯＲゲート４６ｄからなるリップルキャリー回路とを備えた非同期カウンタである。Ｔフリップフロップ４６ａのプリセット端子にＨレベルのプリセット信号を入力すると、プリセットデータがセットされる。ＲＳフリップフロップ４６ｅは、カウント信号のダウンエッジに同期してセットされる。偶数個のインバータ４６ｆは、リップルキャリーとカウント動作に要する時間よりも長い遅延時間を有している。インバータ４６ｆの出力信号は上述した確定完了信号であり、ＲＳフリップフロップ４６ｅのリセット端子に入る信号は確定解除信号である。

図６に示すタイミングチャートは、上から順にカウントアップのパルス信号ＳＢ、ＳＢ′、カウントダウンのパルス信号ＳＡ、ＳＡ′、ＲＳフリップフロップ４９ｂのセット端子入力信号、ＲＳフリップフロップ４９ｂのリセット端子入力信号（遅延後のリセット要求信号）、ＲＳフリップフロップ４９ｂのＱ出力信号（重なり検出信号の反転信号）、ＡＮＤゲート５６ｃの出力信号（カウント信号）、最下位ビットのＴフリップフロップ４６ａの出力、最上位ビットのＴフリップフロップ４６ａの出力、確定解除信号（比較完了信号）を表している。

パルス信号ＳＢ、ＳＡのアップエッジおよびダウンエッジに同期してそれぞれパルス信号ＳＢ′、ＳＡ′が生成される。時刻ｔ１ではパルス信号ＳＢ′とＳＡ′に重なりが生じていないため、重なり検出信号（ＲＳフリップフロップ４９ｂの反転信号）はＨレベルであって、パルス信号ＳＢ′のダウンエッジに対しカウント信号出力部５０のゲート遅延時間Ｔｄの後、幅狭のＨレベルからのダウンエッジであるカウント信号を出力する。

時刻ｔ２においてパルス信号ＳＢ′、ＳＡ′に重なりが生じると、ＡＮＤゲート４９ａの遅延を経た後、ＲＳフリップフロップ４９ｂがセットされ、重なり状態の発生が記憶される。時刻ｔ３においてパルス信号ＳＢ′が立ち下がると、ＲＳフリップフロップ４９ｆのＱ出力がＨレベルにセットされる（重なり状態記憶後のパルス信号ＳＢ′立ち下がり検出）。

時刻ｔ４においてパルス信号ＳＡ′が立ち下がると、ＲＳフリップフロップ４９ｊのＱ出力がＨレベルにセットされる（重なり状態記憶後のパルス信号Ａ′立ち下がり検出）。この時点でアップパルス信号ＳＢ′とダウンパルス信号ＳＡ′がともに立ち下がった状態になったのでリセット要求信号が発生し、ＲＳフリップフロップ４９ｂ、４９ｆ、４９ｊがリセットされ、重なり状態が解除される（時刻ｔ５）。

重なり時に誤ってカウント信号（ＡＮＤゲート５６ｃの出力信号）を生成させないため、パルス信号ＳＢ′、ＳＡ′がともに終了した時点から重なり状態が解除されるまで（重なり検出信号がＨレベルとなるまで）の遅延時間は、少なくとも図中に示す時間Ｔｄ（カウント信号出力部５０が有する入出力間の遅延時間分の時間）よりも大きく設定されている。

本実施形態では、第２カウンタ４３のカウント値が１増減するごとに、コンパレータ４４で全ビットが０か否かを比較できる構成となっている。そのためには、カウント値が１増減する間にコンパレータ４４によるデジタル比較動作が完了すればよい。実際には、第２カウンタ４３によるカウント動作およびコンパレータ４４によるデジタル比較動作の一連の動作を律速するのは、第２カウンタ４３の動作時間（主としてカウンタ部４６の伝搬時間）である。

図６に示すパルス生成時間は、カウントアップのパルス信号ＳＢ、カウントダウンのパルス信号ＳＡが入力された時点からパルス信号ＳＢ′、ＳＡ′が立ち下がるまでの時間である。第２カウンタ４３は、パルス信号ＳＢ′、ＳＡ′の立ち下がり時点でカウント信号を生成しカウントするので、パルス生成時間は、前回入力されたパルス信号ＳＢ、ＳＡのカウント動作中に次のカウント信号を生成するまでの待ち時間に相当する。そのため、パルス生成時間は、カウンタ４３の動作時間より長く設定する必要がある。その結果、コンパレータ４４のデジタル比較動作時間＜カウンタ動作時間＜パルス生成時間の関係が必要となる。

一方、パルス周回回路３３、３４の出力は、１周ごとに１（Ｈレベル）と０（Ｌレベル）を繰り返すのに対して、第２カウンタ４３は立ち上がり、立ち下りともにカウント信号を生成するので、パルス生成時間＜パルス周回回路の１周最小時間とする必要がある。以上から、コンパレータ４４のデジタル比較動作時間＜カウンタ動作時間＜パルス生成時間＜パルス周回回路の１周最小時間の関係が必要となる。

さて、図２においてコンパレータ４４から全ビット０を示すＨレベルの比較結果信号が出力されると、ＲＳフリップフロップ５２はセットされ、そのＱ出力からＨレベルの変換データ出力処理信号Ｓａが出力される。変換データ出力処理信号Ｓａは、カウンタ４２、４３のストップ端子、ラッチ＆エンコーダ３７、３９のラッチ指令端子に与えられるとともに、インバータ５３からなる遅延要素を介して変換終了信号となる。また、ＲＳフリップフロップ５２のＱ／出力は、ＡＮＤゲート５４に入力されている。スタートパルスＳＰは、ＡＮＤゲート５４を介してレベルシフト回路３５に与えられているが、変換終了した時点でＲＳフリップフロップ５２のＱ／出力がＬレベルになることに同期してＡＮＤゲート５４の出力もＬレベルになるため、パルス信号の周回が停止する。再度、Ａ／Ｄ変換する場合は、一旦スタートパルスＳＰをＬレベルにした後、ＲＳフリップフロップ５２を、リセットパルスＲＰの入力によってリセットした後、再開すればよい。

以上説明した構成のうち、減算器４１、加算器５７、コンパレータ４４、ＲＳフリップフロップ５２およびＡＮＤゲート５４は、変換制御回路４を構成する。変換制御回路４は、第１〜第４パルス周回回路３１〜３４に対し同時にパルス周回動作を開始させる。第２カウンタ４３が出力する差分値が予め決められた規定値Ｙに達すると、変換データ出力処理信号Ｓａを出力し、その時の第１カウンタ４２およびラッチ＆エンコーダ３７、３９が出力する差分値をアナログ入力電圧Ｖinに対するＡ／Ｄ変換データとして出力する。

さて、特開２０１２−０９５２６４号公報に開示された構成（以下、従来技術の構成とも呼ぶ）では、４系統のパルス周回回路のうち、系統Ａおよび系統Ｂの組み合わせによりＴＡＤの非直線性を相殺し、同様に系統Ｃおよび系統Ｄの組み合わせによりＴＡＤの非直線性を相殺している。また、従来技術の構成では、系統Ａおよび系統Ｂの温度特性を系統Ｃおよび系統Ｄの温度特性によって相殺する構成となっている。そして、この場合、系統Ａおよび系統Ｂの各遅延ユニットへの印加電圧は、互いに増減の極性が反転し、且つ、絶対値が等しくなっている。これにより、ＴＡＤの非直線性が完全に相殺されるようになっている。

一方、本実施形態のＡ／Ｄ変換回路１は、信号比率変更回路２を除く部分については、従来技術の構成と同様に構成されている。従って、本実施形態のＡ／Ｄ変換回路１によれば、従来技術の構成と概ね同様の効果、つまりＴＡＤの非直線性および温度特性を相殺するといった効果を得ることができる。ただし、本実施形態のＡ／Ｄ変換回路１では、信号比率変更回路２を設けたことにより、系統Ａおよび系統Ｂの各遅延ユニットへの印加電圧は、互いに増減の極性が反転し、且つ、絶対値が等しくなっていない（異なっている）。そのため、本実施形態のＡ／Ｄ変換回路１では、ＴＡＤの非直線性については、その一部だけが相殺される（補正される）ようになっている。

以下、本実施形態における非直線性補正の考え方について説明する。
図７は、４系統のパルス周回回路３１〜３４への印加電圧および単位時間当たりの周回数の関係を概念的に表した図である。Ａ／Ｄ変換回路１の構成によれば、系統Ａのパルス周回回路３１に印加される電源電圧をｘとし、系統Ｂのパルス周回回路３２に印加される電源電圧をｘ′とすると、基準電圧ｘrefに対し常に（３）式と（４）式が成り立つ。

ｘ＝ｘref＋Δｘ …（３）
ｘ′＝ｘref−ｒ・Δｘ …（４）
すなわち、系統Ａのパルス周回回路３１の印加電圧が「Δｘ」だけ増加したとき、系統Ｂのパルス周回回路３２の印加電圧が「ｒ・Δｘ」だけ減少し、系統Ａ、Ｂのパルス周回回路３１、３２の印加電圧が等しくなったときの電圧がｘrefとなる。ここで、ｒは、全差動増幅回路１１、１２の増幅率Ａ１、Ａ２の比率であり、下記（５）式で表される。

ｒ＝増幅率Ａ２÷増幅率Ａ１ …（５）
また、図７に示す系統Ａ〜Ｄのパルス周回回路の特性は、任意の基準電圧ｘrefを中心にして（６）式、（７）式に示す２次関数で近似できる（僅かに２次成分を有している）。ただし、ｙ、ｙ′は、それぞれ系統Ａ、Ｂのパルス周回回路３１、３２に電源電圧ｘ、ｘ′を印加したときの単位時間当たりの周回数である。また、係数ＡはΔｘに対する２次係数であり、係数ＢはΔｘに対する１次係数である。

ｙ＝Ａ・（Δｘ）^２＋Ｂ・（Δｘ）＋ｙref …（６）
ｙ′＝Ａ・（−ｒ・Δｘ）^２＋Ｂ・（−ｒ・Δｘ）＋ｙref …（７）
上記（６）式および（７）式により、次の（８）式が成り立つ。

ｙ−ｙ′＝（１−ｒ^２）・Ａ・（Δｘ）^２＋（１＋ｒ）・Ｂ・（Δｘ） …（８）
上記（８）式によれば、単位時間当たりの周回数差「ｙ−ｙ′」は、ｙrefと無関係であることが分かる。また、「ｒ＝１」、つまり「増幅率Ａ１＝増幅率Ａ２」であれば、電圧変化Δｘに対する非直線性成分である２次成分（（８）式の右辺第１項）は「０」となり、従来技術の構成と同様に、良好な直線性が得られる。そして、「ｒ≠１」、つまり「増幅率Ａ１≠増幅率Ａ２」とすれば、非直線性が得られることが分かる。

ここでは、Ａ／Ｄ変換回路１の「非直線性」を、図８をもとに下記（９）式のように定義する。すなわち、Ａ／Ｄ変換回路１の入力電圧範囲におけるＡ／Ｄ変換データ（デジタル値）の変化幅をＹmaxとし、入力電圧に対してＡ／Ｄ変換データが直線的に変化する場合における直線（図８において破線で示す）に対する誤差の最大値をΔＹmaxとしている。

非直線性［％］＝（ΔＹmax／Ｙmax）×１００ …（９）
続いて、本実施形態による非直線性補正の試算結果およびセンサ非直線性補正への利用方法を説明する。

図９は、所定の半導体プロセスでのデータをもとに、Ａ／Ｄ変換回路１における系統Ａ、Ｃへの印加電圧の増幅率Ａ１、系統Ｂ、Ｄへの印加電圧の増幅率Ａ２を連動して変化させた際における増幅率の比率ｒおよび非直線性誤差（試算結果）を示している。図９において、（ａ）は比率ｒ＝０．１（Ａ１＝１０、Ａ２＝１）、（ｂ）は比率ｒ＝１（Ａ１＝１０、Ａ２＝１０）、（ｃ）は比率ｒ＝１０（Ａ１＝１、Ａ２＝１０）の場合を示す。なお、ここでは、基準電圧Ｖref＝２．４Ｖとし、入力電圧範囲を２．４Ｖ±０．０３Ｖ（２．３７〜２．４３Ｖ）とし、このときの出力範囲に対する誤差を示している。

図９に示すように、本実施形態のＡ／Ｄ変換回路１では、増幅率の比率ｒを変化させることで、上に凸となる非直線性（ａ）および下に凸となる非直線性（ｃ）のいずれについても実現することができる。具体的には、増幅率Ａ１を増幅率Ａ２よりも大きく設定すると（ｒ＜１）、上に凸となる非直線性を実現することができ、増幅率Ａ１を増幅率Ａ２よりも小さく設定すると（ｒ＞１）、下に凸となる非直線性を実現することができる。なお、図９（ｂ）に示すように、ｒ＝１のときは、フラットな特性となっているが、これは従来技術の構成と同様の特性に相当する。

図１０は、図９における入力電圧範囲での誤差（非直線性）の最大値（入力電圧範囲の中心値＝２．４Ｖ）および増幅率の比率ｒの関係を示している。図１０に示すように、比率ｒが０．１（１：１０）から１０（１０：１）の範囲において、非直線性が約±０．８％程度の範囲を変化することが分かる。なお、この場合、非直線性の最大値は、１系統のパルス周回回路が元々持っている非直線性によって制限される。また、入力電圧範囲は、増幅率の比率ｒ＝１（図９（ｂ））において特性がフラットになるような範囲に選定する必要がある。そのため、ここでは、増幅率Ａ１、Ａ２は「１０」以下に設定されている。

このような構成によれば、Ａ／Ｄ変換回路１によるＡ／Ｄ変換の対象となるアナログ入力電圧Ｖinを出力するセンサ等が非直線性（非線形の特性）を有する場合、Ａ／Ｄ変換回路１における非直線性を、そのセンサの非直線性と正負を反転した値に設定すれば、センサが有する非直線性を完全に相殺することが可能となる。

なお、センサの「非直線性」は下記（１０）式のように定義する。ただし、図１１に示すように、センサが検出する物理量（例えば圧力）の範囲におけるセンサ出力信号（出力電圧）の変化幅をＶmaxとし、物理量に対して出力電圧が直線的に変化する場合における直線（図１１において破線で示す）に対する誤差の最大値をΔＶmaxとしている。

非直線性［％］＝（ΔＶmax／Ｖmax）×１００ …（１０）
例えば、センサの非直線性が「＋０．４％」であれば、Ａ／Ｄ変換回路１の非直線性を「−０．４％」に設定すれば、センサの非直線性を完全に相殺することができる。なお、Ａ／Ｄ変換回路１の非直線性を「−０．４％」に設定する場合、増幅率の比率ｒを「１．７５」程度（増幅率Ａ１≒５．７、増幅率Ａ２＝１０）とすればよい。

続いて、具体的なＡ／Ｄ変換のシーケンスを説明する。初めにリセットパルスＲＰを与えて、図２に示す第１カウンタ４２とＲＳフリップフロップ５２をリセットする。同時に、第２カウンタ４３に規定値Ｙをプリセットする。使用する設定電圧Ｖsetが基準電圧Ｖrefよりも高い場合には、第２カウンタ４３のカウント値が増加するので、第２カウンタ４３に規定値Ｙの２の補数をプリセットする。逆に設定電圧Ｖsetが基準電圧Ｖrefよりも低い場合には、第２カウンタ４３のカウント値が減少するので、第２カウンタ４３に規定値Ｙをプリセットする。

なお、以下の説明において第２カウンタ４３が規定値Ｙをカウントすると言うときは、作用上明らかに不適な場合を除き、規定値Ｙの２の補数をプリセットする場合と規定値Ｙをプリセットする場合の両者を含むものとする。

その後、少なくともＡ／Ｄ変換期間中Ｈレベルを保持するスタートパルスＳＰを与える。上記リセットによりＲＳフリップフロップ５２のＱ／出力はＨレベルとなっているので、スタートパルスＳＰの入力により、系統Ａ〜Ｄのパルス周回回路３１〜３４が同時にパルス周回動作を開始する。系統Ａ、Ｂにおいて、第１カウンタ４２は、系統Ａのパルス周回回路３１のパルスが１周するごとにカウントアップし、系統Ｂのパルス周回回路３２のパルスが１周するごとにカウントダウンする。

一方、系統Ｃ、Ｄにおいて、第２カウンタ４３は、系統Ｃのパルス周回回路３３のパルスが１周するごとにカウントアップし、系統Ｄのパルス周回回路３４のパルスが１周するごとにカウントダウンする。第２カウンタ４３は、内部のインターフェイス部４７（図５参照）にカウント値が確定すると、コンパレータ４４に対し確定完了信号を出力する。コンパレータ４４は、第２カウンタ４３の出力値が全ビット０であるか否かを判定し、判定が終了すると第２カウンタ４３に比較完了信号（確定解除信号）を出力する。第２カウンタ４３が初期のプリセット状態から規定値Ｙだけ計数して全ビット０になると、ＲＳフリップフロップ５２がセットされ、Ｈレベルの変換データ出力処理信号Ｓａを出力する。この変換データ出力処理信号Ｓａは、外部回路に対する変換終了信号となる。

変換データ出力処理信号ＳａがＨレベルになると、ＡＮＤゲート５４が閉じられ、パルス周回回路３１〜３４はパルス周回動作を停止する。同時に、系統Ａ、Ｂの第１カウンタ４２が停止し、第１パルス周回回路３１におけるパルス信号の周回数から第２パルス周回回路３２におけるパルス信号の周回数を減じた差分値を８ビット幅で出力する。ラッチ＆エンコーダ３７、３９は、それぞれパルス周回回路３１、３２内でのパルス信号の位置を示す位置データをラッチし出力する。減算器４１は、ラッチ＆エンコーダ３７が出力する位置データからラッチ＆エンコーダ３９が出力する位置データを減算し、それを４ビット幅で出力する。この減算で繰り上がり（正の値）あるいは繰り下がり（負の値）が生じる場合には、加算器５７により上位８ビットの上位データに繰り入れる。これら上位８ビットの上位データと下位４ビットの下位データの合計１２ビットのデータがＡ／Ｄ変換データＤＴとなる。

以上説明したように、本実施形態のＡ／Ｄ変換回路１は、基準電圧に互いに極性の反転した差分電圧が加算された電源電圧が遅延ユニットに印加される系統Ａ、Ｂの第１、第２パルス周回回路３１、３２と、同様に基準電圧に互いに極性の反転した差分電圧が加算された電源電圧が遅延ユニットに印加される系統Ｃ、Ｄの第３、第４パルス周回回路３３、３４と、第１、第２パルス周回回路３１、３２の周回数差をカウントする第１カウンタ４２と、第３、第４パルス周回回路３３、３４の周回数差をカウントする第２カウンタ４３とを備えている。

この構成で、パルス周回回路３１〜３４にスタートパルスＳＰを一斉に付与した後、第２カウンタ４３が規定値Ｙをカウントした時点での第１カウンタ４２のカウント値（パルス周回数の差分値）とラッチ＆エンコーダ３７、３９のパルス位置の差分値とを上位ビットと下位ビットとしたデータが、基準電圧Ｖrefから見たアナログ入力電圧ＶinのＡ／Ｄ変換データとなる。

従って、本実施形態のＡ／Ｄ変換回路１によれば、従来技術の構成と概ね同様の効果、つまりＴＡＤの非直線性および温度特性を相殺するといった効果を得ることができる。ただし、Ａ／Ｄ変換回路１では、信号比率変更回路２を設けたことにより、系統Ａおよび系統Ｂの各遅延ユニットへの印加電圧は、その絶対値が互いに異なっている。そのため、Ａ／Ｄ変換回路１では、ＴＡＤの非直線性について、その一部だけが相殺されるようになっている。そして、系統Ａ、Ｂへの印加電圧の絶対値のバランスは、全差動増幅回路１１、１２の増幅率Ａ１、Ａ２の比率ｒによって任意に設定することができる。つまり、Ａ／Ｄ変換回路１は、任意に非直線性を可変することができる構成となっている。

このような構成によれば、被変換電圧（アナログ入力電圧Ｖin）を出力するセンサ等が非直線性を有する場合、Ａ／Ｄ変換回路１における非直線性を、そのセンサの非直線性と正負が反転した値に設定すれば、センサが有する非直線性を相殺することができる。従って、本実施形態によれば、被変換電圧を出力するセンサ等が非直線性を有する場合でも、Ａ／Ｄ変換データに含まれる非直線性を補正するためのデジタル演算が不要となり、その結果、センサ装置としての応答性を速くすることができる。

また、Ａ／Ｄ変換回路１では、調整データによって可変抵抗器１５〜１８の抵抗比率、つまり増幅率Ａ１、Ａ２を可変できるようになっている。このような構成によれば、Ａ／Ｄ変換回路１とセンサ素子とを組み合わせてセンサ製品が構成される場合、そのセンサの非直線性がばらついても、それに対応して非直線性を相殺することが可能となる。例えば、次のような手順で増幅率Ａ１、Ａ２（の比率ｒ）の調整を行うことが考えられる。

すなわち、Ａ／Ｄ変換回路１が搭載されるセンサ製品のセンサ素子が持つ非直線性にばらつきがある場合、各製品ごとに非直線性を測定し、その非直線性を相殺し得る可変抵抗器１５〜１８の抵抗比率、つまり増幅率Ａ１、Ａ２を決定する。そして、これに対応する特性補正データをセンサ製品内のメモリ（例えばＥＥＰＲＯＭなど）に書き込む。なお、このような補正データの書き込みは、通常、センサ製品を工場から出荷する前に実施する。

また、このような構成のＡ／Ｄ変換回路１は、センサ素子と組み合わせた後にも非直線性を可変することができる。そのため、組み合わせられるセンサ素子の非直線性に関する特性が不明な場合、あるいは、様々な種類のセンサ素子と組み合わせられる可能性がある場合であっても、組み合わせられたセンサ素子が持つ非直線性を確実に相殺（補正）することができる。

系統Ａ、Ｂにラッチ＆エンコーダ３７、３９を備え、第１、第２パルス周回回路３１、３２を周回する１周に満たないパルス信号の移動量を位置データとして検出し、Ａ／Ｄ変換データの下位ビットとして用いた。これにより、パルス周回回路３１、３２を構成する反転回路の数に応じて一層高い分解能が得られる。なお、ラッチ＆エンコーダ３７、３９は、必要に応じて設ければよい。

本実施形態のＡ／Ｄ変換回路１は、４系統のパルス周回回路３１〜３４の特性が揃っていることを利用して温度特性を相殺しているので、半導体集積回路装置の素子レイアウトについて下記の点に配慮した設計を行うことが望ましい。
（１）４系統のパルス周回回路３１〜３４を同一の半導体チップ上に互いに近接して配置する。この配置によれば、反転回路Ｎａ〜Ｎｘの温度が等しくなり、温度特性が相殺される。
（２）４系統のパルス周回回路３１〜３４を同一形状・同一寸法に配置する。この配置によれば反転回路Ｎａ〜Ｎｘの特性が等しくなり、温度特性が良好に相殺される。
（３）４系統のパルス周回回路３１〜３４を同一方向に配置する。この配置によれば、半導体プロセスでの出来栄えが同じになり、温度特性が良好に相殺される。
（４）４系統のパルス周回回路３１〜３４のサイズをできるだけ大きくする。これにより、半導体プロセスでの寸法ばらつきが相対的に小さくなり、温度特性が良好に相殺される。
（５）第１、第２カウンタ４２、４３、コンパレータ４４などの周辺回路も、同一チップ上でパルス周回回路３１〜３４の近くに配置する。この配置によれば、配線に伴う寄生容量を低減でき、信号遅延に基づく誤動作を回避することができる。

本実施形態の構成では、信号比率変更回路２は全差動増幅回路１１〜１４及び可変抵抗器１５〜１８を用いて構成されている。このため、全差動増幅回路１１、１３の増幅率Ａ１と全差動増幅回路１２、１４の増幅率Ａ２を個別に設定でき、これらの増幅率の比Ａ２／Ａ１＝比率ｒを任意に設定できる。

（第２の実施形態）
以下、本発明の第２の実施形態について図１２〜図１４を参照して説明する。
図１２に示す本実施形態のＡ／Ｄ変換回路６１は、第１の実施形態のＡ／Ｄ変換回路１に対し、被変換電圧が差動形式である点などが異なる。すなわち、Ａ／Ｄ変換回路６１は、差動形式のアナログ入力電圧Ｖin＋、Ｖin−（被変換電圧）を基準電圧Ｖrefとの差分に応じたデジタル値に変換し、それをＡ／Ｄ変換データＤＴとして出力する。なお、この場合、ラッチ＆エンコーダ３７、３９は設けられていない（設けてもよい）。

Ａ／Ｄ変換回路６１が備える信号比率変更回路６２は、図２に示した信号比率変更回路２に対し、次の点が異なる。すなわち、アナログ入力電圧Ｖin＋は全差動増幅回路１１の非反転入力端子に与えられ、アナログ入力電圧Ｖin−は全差動増幅回路１２の非反転入力端子に与えられている。全差動増幅回路１２の反転出力端子は、無接続の状態となっている。全差動増幅回路１２の非反転出力端子は、可変抵抗器１６の端子ｂに接続されるとともに、電源線８に接続されている。

このような構成のＡ／Ｄ変換回路６１は、ピエゾ抵抗効果を利用した圧力センサ（特開平１０−１６０６０２号公報など参照）と組み合わせることができる。図１３は、このような圧力センサの一構成例を示している。図１３に示す圧力センサ６３（センサに相当）では、半導体の拡散抵抗６４ａ〜６４ｄによりホイートストンブリッジが構成されている。端子Ｐ６１は電源端子であり、端子Ｐ６２は電圧Ｖｐの出力端子であり、端子Ｐ６３はＶｍの出力端子である。

図１３において、矢印は抵抗の増減を表し、圧力上昇時に抵抗が増える場合は上向きの矢印で示し、減る場合には下向きの矢印で示している。従って、圧力上昇に伴い、端子Ｐ６２の電圧Ｖｐが上昇するとともに端子Ｐ６３の電圧Ｖｍが低下する。圧力センサ６３の出力電圧は、電圧Ｖｐおよび電圧Ｖｍの差（＝Ｖｐ−Ｖｍ）となる。このような圧力センサ６３とＡ／Ｄ変換回路６１を組み合わせる場合、電圧Ｖｐがアナログ入力電圧Ｖin＋となり、電圧Ｖｍがアナログ入力電圧Ｖin−となる。

このような構成の圧力センサは、通常、０％〜＋０．４％程度の非直線性、つまり上に凸となる非直線性を持つ製品が多い。なお、ここで言う非直線性は、前述した（１０）式により定義されたものである。従って、Ａ／Ｄ変換回路６１とピエゾ抵抗効果を利用した圧力センサとを組み合わせる場合、Ａ／Ｄ変換回路６１の非直線性が下に凸となるように、増幅率の比率ｒを設定すればよい。

また、上記構成のＡ／Ｄ変換回路６１は、磁気抵抗素子を用いた電流センサ、磁気センサ（特開２００８−１２２０８３号公報、特開２０１１−２４２２７０号公報など参照）などと組み合わせることができる。図１４は、このような電流センサの一構成例を示している。図１４に示す電流センサ６５（センサに相当）では、磁気センシング素子としての磁気抵抗素子（ＭＲＥ）６６、６７によりホイートストンブリッジが構成されている。磁気抵抗素子６６、６７は、いずれも磁気抵抗Ｒａ〜Ｒｄを直列接続したハーフブリッジ回路を備えた構成である。このような電流センサ６５とＡ／Ｄ変換回路６１を組み合わせる場合、各ハーフブリッジ回路の中点６６ｃ、６７ｃの電圧Ｖａ、Ｖｂがアナログ入力電圧Ｖin＋、Ｖin−となる。

このような磁気抵抗素子を用いた電流センサの場合、センサ出力がサイン波状になっているため、非直線性がある。具体的には、サイン波の０°〜１５°相当で使用する場合、センサの非直線性は＋０．４４％程度（上に凸）となる。従って、この場合、Ａ／Ｄ変換回路６１の非直線性が下に凸となるように、増幅率の比率ｒを設定すればよい。また、サイン波の−１５°〜０°相当で使用する場合、センサの非直線性は−０．４４％程度（下に凸）となる。従って、この場合、Ａ／Ｄ変換回路６１の非直線性が上に凸となるように、増幅率の比率ｒを設定すればよい。

なお、このような電流センサとＡ／Ｄ変換回路６１を組み合わせる場合、電流極性を判定して、非直線性の切り替え（上に凸および下に凸の切り替え）を行うことも可能である。また、Ａ／Ｄ変換回路６１は、ＭＲＥ（Magneto Resistive Effect）よりも抵抗変化が大きい磁気センシング素子であるＧＭＲ素子（Giant Magneto Resistive effect）を用いたセンサと組み合わせることも可能である。

（第３の実施形態）
以下、本発明の第３の実施形態について図１５を参照して説明する。
図１５に示すように、本実施形態のＡ／Ｄ変換回路７１が有する信号比率変更回路７２は、第１の実施形態の信号比率変更回路２に対し、図２に示した可変抵抗器１５〜１８に代えて抵抗Ｒ７１〜Ｒ７８を備えている点が異なる。抵抗Ｒ７１、Ｒ７２および全差動増幅回路１１は、次のような形態で接続されている。すなわち、抵抗Ｒ７１の一方の端子には、基準電圧Ｖrefが与えられている。抵抗Ｒ７１の他方の端子は、全差動増幅回路１１の反転入力端子に接続されるとともに、抵抗Ｒ７２を介して全差動増幅回路１１の非反転出力端子に接続されている。抵抗Ｒ７３、Ｒ７４および全差動増幅回路１２、抵抗Ｒ７５、Ｒ７６および全差動増幅回路１３、抵抗Ｒ７７、Ｒ７８および全差動増幅回路１４も、抵抗Ｒ７１、Ｒ７２および全差動増幅回路１１と同様の形態で接続されている。

この場合、抵抗Ｒ７１、Ｒ７５は同一の抵抗値Ｒ１であり、抵抗Ｒ７２、Ｒ７６は同一の抵抗値Ｒ２であり、抵抗Ｒ７３、Ｒ７７は同一の抵抗値Ｒ３であり、抵抗Ｒ７４、Ｒ７８は同一の抵抗値Ｒ４である。従って、全差動増幅回路１１、１３の増幅率Ａ１は、抵抗値Ｒ１、Ｒ２により定まる固定値であり、全差動増幅回路１２、１４の増幅率Ａ２は、抵抗値Ｒ３、Ｒ４により定まる固定値である。

このように、本実施形態のＡ／Ｄ変換回路７１では、増幅率Ａ１、Ａ２の比率ｒ、つまり非直線性は固定となっている。このような構成によっても、組み合わせられるセンサ素子の非直線性に関する特性がある程度分かっており、大きく変化することが無い（非直線性に大きなばらつきが無い）場合であれば、そのセンサ素子の特性に合わせてＡ／Ｄ変換回路７１の非直線性を設定しておくことで、センサ素子の非直線性をうまく相殺することが可能となる。しかも、抵抗Ｒ７１〜Ｒ７８を用いるＡ／Ｄ変換回路７１は、可変抵抗器１５〜１８を用いるＡ／Ｄ変換回路１に比べ、構成の簡素化、製造コストの低減などのメリットがある。

（第４の実施形態）
以下、本発明の第４の実施形態について図１６を参照して説明する。
図１６に示すように、本実施形態のＡ／Ｄ変換回路８１は、第１の実施形態のＡ／Ｄ変換回路１に対し、周回数差計測部３の具体的な構成が異なっている。Ａ／Ｄ変換回路８１は、図２に示した系統Ａ、Ｂの第１カウンタ４２に替えて、第１、第２パルス周回回路３１、３２のそれぞれに対するカウンタ８４、８５を備えており、カウントアップ値とカウントダウン値を得るために設けられる。ラッチ８６はカウンタ８４のカウンタ値を保持し、ラッチ８７はカウンタ８５のカウンタ値を保持するように設けられ、これによりカウンタ８４、８５とラッチ８６、８７は２対備えられている。対をなすカウンタ８４、８５は、ラッチ８６、８７および減算器８８を伴い、例えば８ビットの第２種類のアップダウンカウンタ８９をなしている。リセットパルスＲＰが入力されるとカウント値を０にリセットし、第１パルス周回回路３１と第２パルス周回回路３２の出力信号によりそれぞれカウントアップする。

カウンタ８４、８５の出力値は、Ｈレベルの変換データ出力処理信号Ｓａによってラッチ８６、８７に保持される。ラッチ８６、８７に保持された周回数データが上位８ビットとなり、ラッチ＆エンコーダ３７、３９から出力される位置データが下位４ビットとなる。減算器８８は、系統Ａの周回数・位置データから系統Ｂの周回数・位置データを減算して１２ビットのＡ／Ｄ変換データＤＴを得る。ラッチ＆エンコーダ３７、３９は、必要に応じて設ければよい。

図１６に示すＡ／Ｄ変換回路８１の系統Ｃ、Ｄは、図２に示した構成と同一である。ただし、図１６において、第２カウンタ４３とコンパレータ４４との間の確定完了信号（比較開始信号）と確定解除信号（比較完了信号）は省略されている。

本実施形態によれば、汎用のアップカウンタ８４、８５を利用することができる。系統Ａ、Ｂに汎用のアップカウンタ８４、８５を採用したＡ／Ｄ変換回路８１においては、減算器８８による減算を変換終了時に１回だけ行えばよい。そのため、Ａ／Ｄ変換回路８１は、次のＡ／Ｄ変換を開始した後に減算処理をすることもできるので、汎用のアップカウンタ８４、８５を利用しながら高精度のＡ／Ｄ変換データを得ることができる。

（第５の実施形態）
以下、本発明の第５の実施形態について図１７を参照して説明する。
図１７に示す本実施形態のＡ／Ｄ変換回路９１は、第１の実施形態のＡ／Ｄ変換回路１に対し、図２に示した信号比率変更回路２に代えて信号比率変更回路９２を備えている点などが異なる。なお、この場合、ラッチ＆エンコーダ３７、３９は設けられていない（設けてもよい）。

信号比率変更回路９２は、ＯＰアンプ９３〜９６および可変抵抗器９７〜１００を備えている。ＯＰアンプ９３の非反転入力端子には、基準電圧Ｖrefが与えられている。ＯＰアンプ９３の反転入力端子は、可変抵抗器９７の共通端子ｃに接続されている。ＯＰアンプ９３の出力端子は、電源線８に接続されるとともに、可変抵抗器９７の端子ｂに接続されている。可変抵抗器９７の端子ａには、アナログ入力電圧Ｖinが与えられている。

ＯＰアンプ９４の非反転入力端子には、アナログ入力電圧Ｖinが与えられている。ＯＰアンプ９４の反転入力端子は、可変抵抗器９８の共通端子ｃに接続されている。ＯＰアンプ９４の出力端子は、電源線７に接続されるとともに、可変抵抗器９８の端子ｂに接続されている。可変抵抗器９８の端子ａには、基準電圧Ｖrefが与えられている。

ＯＰアンプ９５の非反転入力端子には、基準電圧Ｖrefが与えられている。ＯＰアンプ９５の反転入力端子は、可変抵抗器９９の共通端子ｃに接続されている。ＯＰアンプ９５の出力端子は、電源線２０に接続されるとともに、可変抵抗器９９の端子ｂに接続されている。可変抵抗器９９の端子ａには、設定電圧Ｖsetが与えられている。

ＯＰアンプ９６の非反転入力端子には、設定電圧Ｖsetが与えられている。ＯＰアンプ９６の反転入力端子は、可変抵抗器１００の共通端子ｃに接続されている。ＯＰアンプ９６の出力端子は、電源線１９に接続されるとともに、可変抵抗器１００の端子ｂに接続されている。可変抵抗器１００の端子ａには、基準電圧Ｖrefが与えられている。

可変抵抗器９７〜１００は、可変抵抗器１５〜１８と同様、端子ａ−ｂ間の抵抗は一定のまま、端子ａ−ｃ間の抵抗と端子ｂ−ｃ間の抵抗の比率を可変できる構成となっている。可変抵抗器９７、９９の抵抗の比率は、同一になっており、連動して変化する。また、可変抵抗器９８、１００の抵抗の比率は、同一になっており、連動して変化する。

上記構成によれば、ＯＰアンプ９３は、反転増幅回路として動作する。この場合における増幅率Ａ２は、下記（１１）式により表すことができる。ただし、可変抵抗器９７の端子ａ−ｃ間の抵抗値をＲ１とし、端子ｂ−ｃ間の抵抗値をＲ２とする。

Ａ２＝Ｒ２／Ｒ１ …（１１）
そして、ＯＰアンプ９３の出力電圧は、下記（１２）式により表すことができる。ただし、ΔＶは、アナログ入力電圧Ｖinから基準電圧Ｖrefを減算した差分電圧である。

ＯＰアンプ９３の出力電圧＝Ｖref−Ａ２・ΔＶ …（１２）
また、ＯＰアンプ９４は、非反転増幅回路として動作する。この場合における増幅率Ａ１は、下記（１３）式により表すことができる。ただし、可変抵抗器９８の端子ａ−ｃ間の抵抗値をＲ３とし、端子ｂ−ｃ間の抵抗値をＲ４とする。

Ａ１＝１＋（Ｒ４／Ｒ３） …（１３）
そして、ＯＰアンプ９４の出力電圧は、下記（１４）式により表すことができる。
ＯＰアンプ９４の出力電圧＝Ｖref＋Ａ１・ΔＶ …（１４）
従って、ＯＰアンプ９３の出力端子は、信号比率変更回路９２の第２出力端子に相当し、ＯＰアンプ９４の出力端子は、信号比率変更回路９２の第１出力端子に相当する。なお、ＯＰアンプ９５、９６の出力電圧も、上記（１２）、（１４）式により表すことが出来る。ただし、この場合、ΔＶは、設定電圧Ｖsetから基準電圧Ｖrefを減算した差分電圧となる。また、本実施形態では、可変抵抗器９７、９８が信号比率調整手段に相当する。

このように、通常のＯＰアンプ９３〜９６を用いて信号比率変更回路９２を構成した本実施形態によっても、系統Ａ、Ｂの各遅延ユニットへの印加電圧は、その絶対値が互いに異なる。そして、系統Ａ、Ｂへの印加電圧の絶対値のバランスは、ＯＰアンプ９３、９４の増幅率Ａ２、Ａ１の比率ｒによって任意に設定することができる。つまり、Ａ／Ｄ変換回路９１は、第１の実施形態のＡ／Ｄ変換回路１と同様、任意に非直線性を可変することができる構成となっている。従って、本実施形態によっても、第１の実施形態と同様の作用および効果を得ることができる。

（第６の実施形態）
以下、本発明の第６の実施形態について図１８を参照して説明する。
図１８に示す本実施形態のＡ／Ｄ変換回路１１１は、第５の実施形態のＡ／Ｄ変換回路９１に対し、被変換電圧が差動形式である点などが異なる。すなわち、Ａ／Ｄ変換回路１１１は、差動形式のアナログ入力電圧Ｖin＋、Ｖin−（被変換電圧）を基準電圧Ｖrefとの差分に応じたデジタル値に変換し、それをＡ／Ｄ変換データＤＴとして出力する。なお、この場合、ラッチ＆エンコーダ３７、３９は設けられていない（設けてもよい）。

Ａ／Ｄ変換回路１１１が備える信号比率変更回路１１２は、信号比率変更回路９２に対し、次の点が異なる。すなわち、アナログ入力電圧Ｖin＋はＯＰアンプ９４の非反転入力端子に与えられ、アナログ入力電圧Ｖin−はＯＰアンプ９３の非反転入力端子に与えられている。また、可変抵抗器９７、９８の端子ａには、いずれも基準電圧Ｖrefが与えられている。このような構成によれば、ＯＰアンプ９３、９４は、いずれも非反転増幅回路として動作する。なお、ＯＰアンプ９３は非反転増幅回路として動作するため、その増幅率Ａ２は、下記（１５）式のようになる。

Ａ２＝１＋（Ｒ２／Ｒ１） …（１５）
このような構成のＡ／Ｄ変換回路１１１についても、第２の実施形態のＡ／Ｄ変換回路６１と同様、ピエゾ抵抗効果を利用した圧力センサ、磁気抵抗素子を用いた電流センサ、磁気センサなどと組み合わせることができる。

（第７の実施形態）
以下、本発明の第７の実施形態について図１９を参照して説明する。
図１９に示すように、本実施形態のＡ／Ｄ変換回路１２１が有する信号比率変更回路１２２は、第５の実施形態の信号比率変更回路９２に対し、可変抵抗器９７〜１００に代えて抵抗Ｒ１２１〜Ｒ１２８を備えている点が異なる。抵抗Ｒ１２１、Ｒ１２２およびＯＰアンプ９３は、次のような形態で接続されている。すなわち、抵抗Ｒ１２１の一方の端子には、アナログ入力電圧Ｖinが与えられている。抵抗Ｒ１２１の他方の端子は、ＯＰアンプ９３の反転入力端子に接続されるとともに、抵抗Ｒ１２２を介してＯＰアンプ９３の出力端子に接続されている。

抵抗Ｒ１２３、１２４およびＯＰアンプ９４は、次のような形態で接続されている。すなわち、抵抗Ｒ１２３の一方の端子には、基準電圧Ｖrefが与えられている。抵抗Ｒ１２３の他方の端子は、ＯＰアンプ９４の反転入力端子に接続されるとともに、抵抗Ｒ１２４を介してＯＰアンプ９４の出力端子に接続されている。

抵抗Ｒ１２５、Ｒ１２６およびＯＰアンプ９５は、次のような形態で接続されている。すなわち、抵抗Ｒ１２５の一方の端子には、設定電圧Ｖsetが与えられている。抵抗Ｒ１２５の他方の端子は、ＯＰアンプ９５の反転入力端子に接続されているとともに、抵抗Ｒ１２６を介してＯＰアンプ９５の出力端子に接続されている。抵抗Ｒ１２７、Ｒ１２８およびＯＰアンプ９６は、抵抗Ｒ１２３、Ｒ１２４およびＯＰアンプ９４と同様の形態で接続されている。

この場合、抵抗Ｒ１２１、Ｒ１２５は同一の抵抗値Ｒ１であり、抵抗Ｒ１２２、Ｒ１２６は同一の抵抗値Ｒ２であり、抵抗Ｒ１２３、Ｒ１２７は同一の抵抗値Ｒ３であり、抵抗Ｒ１２４、Ｒ１２８は同一の抵抗値Ｒ４である。従って、ＯＰアンプ９３、９５の増幅率Ａ２は、抵抗値Ｒ１、Ｒ２により定まる固定値であり、ＯＰアンプ９４、９６の増幅率Ａ１は、抵抗値Ｒ３、Ｒ４により定まる固定値である。

このように、本実施形態のＡ／Ｄ変換回路１２１は、第３の実施形態のＡ／Ｄ変換回路７１と同様、増幅率Ａ１、Ａ２の比率ｒ、つまり非直線性が固定となっている。従って、本実施形態によっても、第３の実施形態と同様の作用および効果が得られることになる。

（第８の実施形態）
以下、本発明の第８の実施形態について図２０〜図２３を参照して説明する。図２０に示すＡ／Ｄ変換回路１３１は、第２の実施形態のＡ／Ｄ変換回路６１に対し、全差動増幅回路１１、１２に代えて全差動増幅回路１１ａを備え、全差動増幅回路１３、１４に代えて全差動増幅回路１３ａを備えるところが主に異なるところである。第２の実施形態では差動入力としたが、本実施形態ではシングルエンド入力としている。また、ラッチ＆エンコーダ３７及び３９は設けられていない（設けてもよい）。

図２０に示すＡ／Ｄ変換回路１３１は、上述した或いは後述する何れかのＡ／Ｄ変換回路の構成に加え、１回のＡ／Ｄ変換期間のうちの前半の期間と後半の期間とを区別する１／２周期信号Ｓｈ（切替信号）を生成し出力する。この１／２周期信号Ｓｈは、図２１の全差動増幅回路内のアナログスイッチを切替えるために設けられる信号である。

Ａ／Ｄ変換回路１３１は、センサ等から出力されたアナログ信号電圧Ｖｓを入力し、そのアナログ信号電圧Ｖｓをアナログ入力電圧Ｖinとして、アナログ入力電圧Ｖin（被変換電圧）と基準電圧Ｖrefとの差分に応じたデジタル値に変換し、それをＡ／Ｄ変換データＤＴとして出力する。

図２０に示すように、信号比率変更回路１３２は、全差動増幅回路１１ａ、１３ａおよび可変抵抗器１５ａ、１７ａを備える。全差動増幅回路１１ａの非反転入力端子には、アナログ入力電圧Ｖinが与えられている。全差動増幅回路１１ａの反転入力端子は、可変抵抗器１５ａの共通端子ｃに接続されている。全差動増幅回路１１ａの非反転出力端子は、電源線７に接続されるとともに、可変抵抗器１５ａの端子ｂに接続されている。全差動増幅回路１１ａの反転出力端子は、電源線８に接続されている。可変抵抗器１５ａの端子ａには、基準電圧Ｖrefが与えられている。

全差動増幅回路１３ａの非反転入力端子には、設定電圧Ｖsetが与えられる。全差動増幅回路１３ａの反転入力端子は、可変抵抗器１７ａの共通端子ｃに接続されている。全差動増幅回路１３ａの非反転出力端子は、電源線１９に接続されるとともに、可変抵抗器１７ａの端子ｂに接続されている。全差動増幅回路１３ａの反転出力端子は、電源線２０に接続されている。可変抵抗器１７ａの端子ａには、基準電圧Ｖrefが与えられている。可変抵抗器１５ａ、１７ａは、端子ａ−ｂ間の抵抗は一定のまま、端子ａ−ｃ間の抵抗と端子ｂ−ｃ間の抵抗の比率を可変できる構成となっている。可変抵抗器１５ａ、１７ａの抵抗の比率は、同一になっており、連動して変化する。可変抵抗器１５ａ、１７ａの抵抗の比率を連動させて可変することは、全差動増幅回路１１ａおよび全差動増幅回路１３ａの増幅率を連動させて可変することに相当する。可変抵抗器１５ａ、１７ａとしては、例えば図３に示すようなデジタル可変抵抗器（デジタルポテンショメータ）を用いて複数の抵抗２１と図４に示すアナログマルチプレクサ２２とにより構成できる。

図２１は全差動増幅回路１１ａ、１３ａの構成を示している。この全差動増幅回路１１ａ、１３ａは、それぞれ、第１切替回路１９７、第１差動対回路部１９８、第２切替回路１９９、第１出力回路部２００ａ、２００ｂおよびコモンモードフィードバック回路２０１を備えている。

切替回路１９７、１９９を構成する切替スイッチ１９７ａ、１９７ｂ、１９９ａ、１９９ｂは、図２３に示すようにアナログスイッチ２０２ａ〜２０２ｄから構成されており、１／２周期信号Ｓｈと当該信号Ｓｈをインバータ２０３で反転した信号に応じて、端子Ｃと端子Ａとの間および端子Ｃと端子Ｂとの間の何れか一方を導通させる。第１切替回路１９７は、全差動増幅回路１１ａ又は１３ａの反転入力端子、非反転入力端子と第１差動対回路部１９８の反転入力端子、非反転入力端子との間の２本の接続線を互いに入れ替える。第２切替回路１９９は、第１差動対回路部１９８の非反転出力端子、反転出力端子と第１出力回路部２００ａ、２００ｂの入力端子との間の２本の接続線を互いに入れ替える。

第１差動対回路部１９８は、図２２に示すようにフォールデッドカスコード接続の形態を有し、トランジスタ２０４〜２１５から構成されている。トランジスタ２０４、２０５は差動対を構成し、そのソースとＶｃｃ電源線との間には定電流回路として動作するトランジスタ２０６、２０７がカスコード接続されている。Ｖｃｃ電源線とグランド線との間には、それぞれ対をなすトランジスタ２０８と２０９、トランジスタ２１０と２１１、トランジスタ２１２と２１３およびトランジスタ２１４と２１５が直列に接続されている。トランジスタ２０８と２１０およびトランジスタ２０９と２１１は、それぞれカスコード接続されており、差動対に対する能動負荷２１６を構成している。

トランジスタ２１４、２１５は、差動対の出力電流を折り返して上記能動負荷２１６に入力させるための定電流回路２１７を構成しており、その共通ゲート線にはコモンモードフィードバック信号ＣＭＦＢが入力されている。また、能動負荷２１６と定電流回路２１７との間に接続されたトランジスタ２１２、２１３は、トランジスタ２０４、２０５におけるミラー効果の発生を抑制するために設けられるものである。これらトランジスタ２１２、２１３のソース（すなわちトランジスタ２１４、２１５のドレイン）は、それぞれトランジスタ２０４、２０５のドレインに接続されている。トランジスタ２１０、２１１の各ドレインが第１差動対回路部１９８の出力端となる。

図２１に示すコモンモードフィードバック回路２０１は、コモンモード電圧検出部２１９、第２差動対回路部２２０、第２出力回路部２２１、第４切替回路２２２および第５切替回路２２３を備えている。切替回路２２２、２２３を構成する切替スイッチ２２２ａ、２２２ｂ、２２３ａ、２２３ｂは、図２３に示す構成を備えている。

コモンモード電圧検出部２１９は、第１出力回路部２００ａ、２００ｂの出力ノード間に接続される可変抵抗器２１９により構成されており、第１出力回路部２００ａ、２００ｂの出力電圧Ｖo+、Ｖo-を入力し、これらの中間電圧であるコモンモード電圧Ｖcomを検出する。可変抵抗器２１９の端子ａには、第１出力回路部２００ａの出力電圧Ｖo+が与えられている。可変抵抗器２１９の端子ｂには、第１出力回路部２００ｂの出力電圧Ｖo-が与えられている。

全差動増幅回路１１ａ、１３ａの可変抵抗器２１９は、端子ａ−ｂ間の抵抗は一定のまま、端子ａ−ｃ間の抵抗と端子ｂ−ｃ間の抵抗の比率を可変できる構成となっている。可変抵抗器２１９としては、例えば図３に示すようなデジタル可変抵抗器（デジタルポテンショメータ）を用いて複数の抵抗２１と図４に示すアナログマルチプレクサ２２とにより構成できる。

全差動増幅回路１１ａ、１３ａの可変抵抗器２１９の抵抗の端子間の比率は、同一になっており、連動して変化する。また全差動増幅回路１１ａ、１３ａは、端子ａ−ｃ間の抵抗値をＲ１３、端子ｃ−ｂ間の抵抗値をＲ１４としたとき、この比率（Ｒ１３／Ｒ１４）を１にすることなく、すなわちＲ１３≠Ｒ１４に設定されている。このときコモンモード電圧Ｖcomは（１６）式に示すように表すことができる。

Ｖcom ＝ Ｖo- ＋ Ｒ１４／（Ｒ１３＋Ｒ１４）
× （Ｖo+ − Ｖo-） …（１６）
第２差動対回路部２２０は、第１差動対回路部１９８と同様にフォールデッドカスコード接続の形態を有し、トランジスタ２２４〜２３５から構成されている。トランジスタ２２４、２２５は差動対を構成し、トランジスタ２２６、２２７は定電流回路を構成している。トランジスタ２３２と２３４およびトランジスタ２３３と２３５は、差動対に対する能動負荷２３６を構成している。トランジスタ２２８、２２９は定電流回路２３７を構成している。

第２出力回路部２２１は、Ｖｃｃ電源線とグランド線との間に直列接続されたトランジスタ２３８〜２４１から構成されている。第２差動対回路部２２０の２つの出力端は、切替スイッチ２２３ｂを介してトランジスタ２４１のゲートに接続されるとともに、切替スイッチ２２３ｂと位相補償用のコンデンサ２４２を介してトランジスタ２３９、２４０のドレインに接続されている。切替スイッチ２２３ｂにより選択された第２差動対回路部２２０の出力電圧が上記コモンモードフィードバック信号ＣＭＦＢとなる。

第４切替回路２２２は、基準電圧Ｖrefとコモンモード電圧Ｖcomの第２差動対回路部２２０への入力線を互いに入れ替える。第５切替回路２２３のうち切替スイッチ２２３ｂは、第２差動対回路部２２０の出力端の一方を選択して第２出力回路部２２１に接続する。これとともに、切替スイッチ２２３ａは、切替スイッチ２２３ｂに選択されない出力端を選択してトランジスタ２３４、２３５のゲートに接続する。なお、全差動増幅回路で用いる４つのバイアス電圧１〜４は、図２４に示すようにトランジスタ２４３〜２４６および抵抗２４７からなるバイアス電圧生成回路２４８により生成されている。

上記構成の作用について説明する。本実施形態の回路はオフセットを補償すると共に全差動増幅回路１１ａ、１３ａのそれぞれの２出力端子（非反転出力端子、反転出力端子）を有効活用するところに特徴を備える。全差動増幅回路１１ａ、１３ａは、コモンモード電圧Ｖcom（すなわち出力電圧Ｖo+、Ｖo-の分圧電圧）が、基準電圧Ｖrefに等しくなるように負帰還であるコモンモードフィードバックをかけている。この場合、１／２周期信号ＳｈがＨレベルのときは、図２３に示すアナログスイッチ２０２ａ、２０２ｂがオン、アナログスイッチ２０２ｃ、２０２ｄがオフとなり、１／２周期信号ＳｈがＬレベルのときはこの逆となる。つまり、１／２周期信号Ｓｈのレベルが反転すると、各切替回路１９７、１９９、２２２、２２３の端子間の接続形態が逆になるため、オフセット電圧ΔＶの向き（正負）が逆になる。Ａ／Ｄ変換回路１３１は、Ａ／Ｄ変換期間におけるアナログ入力電圧Ｖinの平均値と設定電圧Ｖsetの平均値に対するＡ／Ｄ変換データを得ているため、切替回路１９７、１９９、２２２、２２３によりオフセット電圧の向きを反転させることで、オペアンプのオフセット電圧がキャンセルされた高精度のＡ／Ｄ変換データを得ることができる。

また図２１に示すようにコモンモード電圧Ｖcomが基準電圧Ｖrefに一致するように動作することでＶref＝Ｖcomとなる。全差動増幅回路１１ａ、１３ａの第１出力端子（＋）の出力電圧をＶo+とし、全差動増幅回路１１ａ、１３ａの第２出力端子（−）の出力電圧をＶo-とし、これらの出力電圧Ｖo+、Ｖo-と基準電圧Ｖrefとの差分電圧をそれぞれ第３差分電圧ΔＶo+、第４差分電圧ΔＶo-、として下式（１７）〜（１８）のように定義する。これらの関係性と（１６）式を考慮して連立方程式を解くことで（１９）式に示すように表すことができる。

Ｖo+ ＝ Ｖref ＋ ΔＶo+ …（１７）
Ｖo- ＝ Ｖref − ΔＶo- …（１８）
（ ΔＶo- ／ ΔＶo+ ） ＝ （Ｒ１４／Ｒ１３） …（１９）
上記（１７）式の第３差分電圧ΔＶo+は、例えば第１の実施形態で説明した第１差分電圧に相当し、（１８）式の第４差分電圧ΔＶo-は第２差分電圧に相当する。このため、第１の実施形態では次式が成り立つ。

（ ΔＶo- ／ ΔＶo+ ） ＝ （Ａ２・ΔＶ）／（Ａ１・ΔＶ）
＝ （Ａ２／Ａ１） ＝ ｒ …（２０）
よって、（１９）式は（２０）式の、（Ａ２／Ａ１）を（Ｒ１４／Ｒ１３）と置き換えたものであることがわかる。また、（２０）式の（Ａ２／Ａ１）は（５）式の増幅率の比率ｒと等価である。このことから、下記（２１）式が成り立ち、図９および図１０の関係を適用できる。

（Ｒ１４／Ｒ１３） ＝ ｒ …（２１）
すなわち、本実施形態は例えば第１の実施形態と同様の作用効果を得られる。この結果、信号比率変更回路１３２は、系統Ａ及び系統Ｂに電圧出力する回路を、全差動増幅回路１１ａ及び抵抗１５ａにより構成することができ、系統Ｃ及び系統Ｄに電圧出力する回路も同様に全差動増幅回路１３ａ及び抵抗１７ａにより構成できる。

本実施形態の構成では、第１実施形態と同様の効果を奏すると共に、全差動増幅回路１１ａ、１３ａのそれぞれの２出力端子（非反転出力端子、反転出力端子）を有効活用することができ、回路構成面積を極力縮小化できる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。

上記各実施形態において、各種の信号比率変更回路の構成を例示したが、これらに限定されるものではなく、第１差分電圧および第２差分電圧の絶対値の比率を「１」以外にできる構成であれば、上述した効果と同様の効果を得ることができる。

上述したパルス周回回路（リングディレイライン）は、確実に発振させる観点からＮＡＮＤゲートとインバータを奇数個連ねることで構成したが、確実な発振動作を実現した偶数個のインバータ（特開２０１０−１４８００５号公報などに記載されたもの）などで構成してもよい。偶数化によりパルス周回位置とエンコードされたデータが一対一に対応するので、下位ビットにおける直線性が改善される。また、パルス周回位置の検出などをインバータの全出力からとしたが、一つ置きなどに間引いてもよい。

図５にアップダウンカウンタおよび重なり検出部の例を示したが、図５の回路構成に限るものではない。また、図５の構成では、パルス生成部４８が設けられているが、設けなくともよい。パルス生成部４８を設けない場合、図６におけるパルス信号ＳＢ′をパルス信号ＳＢに、パルス信号ＳＡ′をパルス信号ＳＡに置き換えたことに相当する。すなわち、パルス信号ＳＢ′およびパルス信号ＳＡ′の周期が２倍になったことに相当するため、Ａ／Ｄ変換時間に余裕がある場合には、このような構成を採用可能である。

各実施形態で遅延時間を生成するのにインバータを各所に使っているが、その連続個数は、奇数個か、偶数個かに留意すれば、必要な遅延時間に応じて変更ができる。また、遅延時間を生成する遅延要素として、インバータ以外のキャパシタや、チップ内配線あるいは素子の寄生容量を利用してもよい。

本願の実施形態では、図１などに示す第１カウンタ４２のような第１種類のアップダウンカウンタのプリセット値として全ビット０にすることで、基準電圧ＶrefにおけるＡ／Ｄ変換値を全ビット０とした。これに対し、任意の値をプリセットすればＡ／Ｄ変換値に加算することができる。センサなどへの適用ではオフセット補正に利用できる。

ラッチ＆エンコーダ３７、３９（第１および第２周回位置検出回路５、６）を具備した各実施形態においても、ラッチ＆エンコーダ３７、３９は省略可能である。
第４の実施形態を除く各実施形態においても、第４の実施形態に示すように、第１カウンタ４２に替えてカウンタ８４、８５を備えた構成としてもよい。

コンパレータ４４は第２カウンタ４３の出力値が全ビット０に達したことを検出したが、全ビット１に達したことを検出してもよい。この場合、第２カウンタ４３に上位プリセット値として全ビット１の値と規定値Ｙとの差をプリセットし、第２カウンタ４３が出力する差分値が全ビット１に達した時に変換データ出力処理信号Ｓａを出力する構成とする。

バイパスコンデンサＣｐは、必要に応じて設ければよい。
第３および第４パルス周回回路３３、３４、第２カウンタ４３などを主体とする温度特性を相殺する（温度補償する）ための構成は、必ずしも設けなくともよい。また、温度補償を行うための各種の工夫についても同様である。その場合、変換制御回路４は、任意のタイミングで変換データ出力処理信号Ｓａを出力する構成とすればよい。

センサ製品への適用で、圧力センサ、電流センサおよび磁気センサを取り上げたが、温度センサなどのその他のセンサに用いることができることは言うまでもない。
また、センサではなく、マイクロプロセッサ（マイクロコントローラ）、ＤＳＰ（Digital Signal Processor）などのデジタル信号処理装置の周辺回路として搭載することも可能である。

図面中、１、６１、７１、８１、９１、１１１、１２１、１３１はＡ／Ｄ変換回路、２、６２、７２、９２、１１２、１２２、１３２は信号比率変更回路、３は周回数差計測部、４は変換制御回路、１５、１６、９７、９８、１５ａ、２１９は可変抵抗器（信号比率調整手段）、５は第１周回位置検出回路、６は第２周回位置検出回路、３１は第１パルス周回回路、３２は第２パルス周回回路、４２は第１カウンタ（第１種類のアップダウンカウンタ）、４５は入力部、４６はカウンタ部、４９は重なり検出部、５０はカウント信号出力部、６３は圧力センサ（センサ）、６５は電流センサ（センサ）、８４、８５はカウンタ、８６、８７はラッチ、８９は第２種類のアップダウンカウンタを示す。

Claims (13)

1. アナログ入力電圧と基準電圧との差分に応じたＡ／Ｄ変換データを出力するＡ／Ｄ変換回路（１、６１、７１、８１、９１、１１１、１２１、１３１）であって、
   入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第１パルス周回回路（３１）および第２パルス周回回路（３２）と、
   前記第１パルス周回回路におけるパルス信号の周回数と前記第２パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する周回数差計測部（３）と、
   Ａ／Ｄ変換を終了するタイミングを決定する変換データ出力処理信号を出力し、その時の前記周回数差計測部が出力する差分値を前記アナログ入力電圧に対するＡ／Ｄ変換データとして出力する変換制御回路（４）と、
   前記アナログ入力電圧から前記基準電圧を減算した電圧を差分電圧とし、前記差分電圧に第１比例係数を乗じた第１差分電圧と前記基準電圧を加算した電圧を第１出力端子から出力するとともに、前記差分電圧に前記第１比例係数と同符号の第２比例係数を乗じた前記第２差分電圧を前記基準電圧から減算した電圧を第２出力端子から出力する信号比率変更回路（２、６２、７２、９２、１１２、１２２、１３２）と、
   を備え、
   前記第１比例係数及び前記第２比例係数の少なくとも一方は可変できるように構成され、
   前記第１パルス周回回路の遅延ユニットは、前記信号比率変更回路の前記第１出力端子とグランド線とから電源電圧の供給を受け、
   前記第２パルス周回回路の遅延ユニットは、前記信号比率変更回路の前記第２出力端子とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とするＡ／Ｄ変換回路。
2. アナログ入力電圧と基準電圧との差分に応じたＡ／Ｄ変換データを出力するＡ／Ｄ変換回路（１、６１、７１、８１、９１、１１１、１２１、１３１）であって、
   入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第１パルス周回回路（３１）および第２パルス周回回路（３２）と、
   前記第１パルス周回回路におけるパルス信号の周回数と前記第２パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する周回数差計測部（３）と、
   Ａ／Ｄ変換を終了するタイミングを決定する変換データ出力処理信号を出力し、その時の前記周回数差計測部が出力する差分値を前記アナログ入力電圧に対するＡ／Ｄ変換データとして出力する変換制御回路（４）と、
   前記アナログ入力電圧から前記基準電圧を減算した電圧を差分電圧とし、前記差分電圧に第１比例係数を乗じた第１差分電圧と前記基準電圧を加算した電圧を第１出力端子から出力するとともに、前記差分電圧に前記第１比例係数と同符号で且つ値が異なる第２比例係数を乗じた前記第２差分電圧を前記基準電圧から減算した電圧を第２出力端子から出力する信号比率変更回路（２、６２、７２、９２、１１２、１２２、１３２）と、
   を備え、
   前記第１パルス周回回路の遅延ユニットは、前記信号比率変更回路の前記第１出力端子とグランド線とから電源電圧の供給を受け、
   前記第２パルス周回回路の遅延ユニットは、前記信号比率変更回路の前記第２出力端子とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とするＡ／Ｄ変換回路。
3. 前記アナログ入力電圧は、前記第１出力端子の電圧が前記基準電圧より高い範囲で上に凸となる非線形の特性を有するセンサ（６３、６５）から出力されるものであり、
   前記第１差分電圧の絶対値は、前記第２差分電圧の絶対値より小さく設定されていることを特徴とする請求項１または２に記載のＡ／Ｄ変換回路。
4. 前記アナログ入力電圧は、前記第１出力端子の電圧が前記基準電圧より高い範囲で下に凸となる非線形の特性を有するセンサ（６５）から出力されるものであり、
   前記第１差分電圧の絶対値は、前記第２差分電圧の絶対値より大きく設定されていることを特徴とする請求項１または２に記載のＡ／Ｄ変換回路。
5. 前記信号比率変更回路（２、６２、７２、９２、１１２、１２２）は、
   前記第１出力端子を備え、前記差分電圧に第１比例係数を乗じた第１差分電圧と前記基準電圧を加算した電圧を前記第１出力端子から出力する第１増幅回路（１１、９４）と、
   前記第２出力端子を備え、前記差分電圧に前記第１比例係数と同符号の第２比例係数を乗じた前記第２差分電圧を前記基準電圧から減算した電圧を前記第２出力端子から出力する第２増幅回路（１２、９３）と、
   を備えることを特徴とする請求項１から４のいずれか一項に記載のＡ／Ｄ変換回路。
6. 前記信号比率変更回路（１３２）は、
   前記第１出力端子及び前記第２出力端子を備え、前記第１出力端子の出力電圧と前記基準電圧との差分を第３差分電圧とし、前記第２出力端子の出力電圧と前記基準電圧との差分を第４差分電圧としたとき、前記第３差分電圧と前記第４差分電圧の比率を前記第１比例係数と前記第２比例係数の比率と同一となる条件を満たす電圧を前記第１出力端子及び前記第２出力端子からそれぞれ出力する全差動増幅回路（１１ａ）を備えることを特徴とする請求項１から４のいずれか一項に記載のＡ／Ｄ変換回路。
7. 前記信号比率変更回路（２、６２、９２、１１２、１３２）は、前記第１比例係数と、前記第２比例係数と、を調整する信号比率調整手段（１５、１６、９７、９８、１５ａ、２１９）を備えていることを特徴とする請求項１から６のいずれか一項に記載のＡ／Ｄ変換回路。
8. 前記変換データ出力処理信号の出力時における前記第１および第２パルス周回回路の内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路（５、６）を備え、
   前記変換制御回路は、前記変換データ出力処理信号の出力時において、前記第１パルス周回回路の内でのパルス位置と前記第２パルス周回回路の内でのパルス位置との差分を所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、前記周回数差計測部が出力する差分値と前記下位データからの繰り上がり（正の値）、あるいは繰り下がり（負の値）分の和をＡ／Ｄ変換データの上位データとすることを特徴とする請求項１から７のいずれか一項に記載のＡ／Ｄ変換回路。
9. 前記周回数差計測部は、前記第１および第２パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれカウントアップおよびカウントダウンするように構成されていることを特徴とする請求項１から８のいずれか一項に記載のＡ／Ｄ変換回路。
10. 前記周回数差計測部は、カウント停止端子とカウントアップ入力端子とカウントダウン入力端子とを備え、カウントアップ入力端子とカウントダウン入力端子のいずれにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンを行い、カウント停止端子に前記変換データ出力処理信号が入力されたことに応じてカウント動作を停止する第１種類のアップダウンカウンタ（４２）、および、カウントアップ値とカウントダウン値を得るためのカウンタ（８４、８５）とそのカウント値を前記変換データ出力処理信号が入力されたことに応じて保持するラッチ（８６、８７）を２対備え、前記２つのラッチに保持されているカウント値の差分を出力する第２種類のアップダウンカウンタ（８９）のいずれかの種類の構成を備えていることを特徴とする請求項９に記載のＡ／Ｄ変換回路。
11. 前記第１種類のアップダウンカウンタは、入力したパルス信号に応じてカウント信号とカウントアップ／カウントダウンを指示するモード信号を生成する入力部（４５）と、前記カウント信号を前記モード信号に従ってカウントアップまたはカウントダウンするカウンタ部（４６）とを備え、
    前記入力部は、重なり検出部（４９）とカウント信号出力部（５０）とを備え、
    前記重なり検出部は、前記カウントアップ入力端子と前記カウントダウン入力端子にパルス信号が同時に入力された重なり状態の有無を監視し、重なり状態の発生を検出すると重なり検出信号を出力し、重なった当該２つのパルス信号がともに終了した時点から、さらに少なくとも前記カウント信号出力部が有する入出力間の遅延時間分の時間が経過した後に前記重なり検出信号の出力を停止するように構成され、
    前記カウント信号出力部は、前記重なり検出部から前記重なり検出信号が入力されていない時、前記カウントアップ入力端子または前記カウントダウン入力端子に入力されたパルス信号が終了したことに応じて前記カウンタ部にカウント信号を出力し、前記重なり検出信号が入力されている時、前記カウンタ部へのカウント信号を出力しないように構成されていることを特徴とする請求項１０に記載のＡ／Ｄ変換回路。
12. 前記アナログ入力電圧は、ピエゾ抵抗効果を利用した圧力センサ（６３）から出力されるものであることを特徴とする請求項１から１１のいずれか一項に記載のＡ／Ｄ変換回路。
13. 前記アナログ入力電圧は、磁気センシング素子としてＭＲＥまたはＧＭＲを用いたセンサ（６５）から出力されるものであることを特徴とする請求項１から１１のいずれか一項に記載のＡ／Ｄ変換回路。

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