JP6071840B2 - A/dコンバータ及び半導体集積回路 - Google Patents
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Description
図1は、第1の実施形態のA/Dコンバータを示す図である。本実施形態は、第1の差動増幅回路10を有する。第1の差動増幅回路10の第1の入力端子101には、入力電圧Vinが印加される。第1の差動増幅回路10の第2の入力端子102には、参照電圧Vrefが印加される。第1の入力端子101には、差動対を構成するPMOSトランジスタ200のゲート電極が接続される。PMOSトランジスタ200のソース電極は、電流源204に接続され、ドレイン電極は、逆位相出力端子103に接続される。第2の入力端子102には、差動対を構成するPMOSトランジスタ201のゲート電極が接続される。PMOSトランジスタ201のソース電極は、電流源204に接続され、ドレイン電極は、正位相出力端子104に接続される。電流源204の他端側は、電源電圧Vddが印加される。ここで言う「逆位相」とは、一方の出力が増加する場合に、他方の出力は反対に減少する関係にあることを意味する。
トランジスタ613と615は、カレントミラー回路を構成する。従って、NMOSトランジスタ615のドレイン電流は、NMOSトランジスタ613のドレイン電流に等しくなる。差動対を構成するPMOSトランジスタ610と611のゲート電極には、夫々参照電圧Vrefが印加される。従って、NMOSトランジスタ613には、電流源614の電流の1/2の電流が流れる。この為、NMOSトランジスタ61とカレントミラー回路を構成するNMOSトランジスタ615のドレイン電流も電流源614の電流値の1/2に等しい値となる。NMOSトランジスタ615のドレイン電極は、PMOSトランジスタ616のドレイン電極とゲート電極に接続される。PMOSトランジスタ616のドレイン電流は、NMOSトランジスタ615のドレイン電流に等しくなるため、PMOSトランジスタ616のドレイン電流も、電流源614の電流値の1/2に等しい値となる。
I1=A×(Vin−Vref)+I/2 ・・・ (1)
I2=A×(Vref−Vin)+I/2 ・・・ (2)
ここで、Iは、第1の差動増幅回路10の電流源204の電流値を示す。Aは、利得を示す。各遅延セルは、供給される電流値に応じた信号伝播速度を有する為、第1の遅延セル列111の遅延セルの信号伝播速度ν1と第2の遅延セル列121の遅延セルの信号伝播速度ν2は、以下の式で示すことが出来る。
ν1=B×(Vin−Vref)+νo ・・・ (3)
ν2=B×(Vref−Vin)+νo ・・・ (4)
ここで、Bは信号伝播速度への変換係数、νoは電流I/2による信号伝播速度を示す。信号伝播速度の差が、第1の遅延線回路110と第2の遅延線回路120における遅延時間の差として検出される。
図6は、A/Dコンバータの第2の実施形態を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態においては、第1の差動増幅回路10と第2の差動増幅回路600の構成が異なる。すなわち、第1の差動増幅器10において、入力電圧Vinと参照電圧Vrefを受ける差動対がNMOSトランジスタ210とNMOSトランジスタ211で構成される。第1の遅延セル列111の各遅延セルにバイアス電流を供給する為のカレントミラー回路が、NMOSトランジスタ211のドレイン電極側に接続されたPMOSトランジスタ213と第2のトランジスタ群1111の各PMOSトランジスタ(321、322、324、325)との間で構成される。また、PMOSトランジスタ213とカレントミラー回路を構成するPMOSトランジスタ218のドレイン電流を受けるNMOSトランジスタ217とカレントミラー回路を構成する第1のトランジスタ群1110の各NMOSトランジスタ(331、332、334、335)のドレイン電極からもバイアス電流が第1の遅延セル列111の各遅延セルに供給される。
図7は、A/Dコンバータの第3の実施形態を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付し、説明を省略する。本実施形態においては、フリップフロップ回路列が遅延セル列の信号を取り込むタイミングを設定する検知信号checkを、遅延セル列からの出力信号を用いて生成している。すなわち、第1の遅延セル列111の14番目の遅延セル314の出力信号と、第2の遅延セル列121の14番目の遅延セル414の出力信号がOR回路710に供給され、OR回路710の出力信号が、検知信号checkとして用いられる。すなわち、第1の遅延セル列111、または、第2の遅延セル列121からの出力信号のうち、早く入力された信号にOR回路710が応答し、検知信号checkを出力する。本実施形態においては、検知信号checkは、同じ構成の第1の遅延セル列111と第2の遅延セル列121の遅延セルの出力を用いて生成されるため、温度変化による信号伝播速度νoの変動が生じたとしても、その変動は第1の遅延セル列111と第2の遅延セル列121間で相殺され、基準となる中心値は参照電圧Vrefで変動しない。演算回路130は、第1の遅延線回路110からの出力信号Pと第2の遅延線回路120からの出力信号Mの差分値(P−M)を出力する。
図9は、A/Dコンバータの第4の実施形態を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付し、説明を省略する。本実施形態においては、トリガー信号trig、リセット信号reset、並びに、検知信号checkを、A/Dコンバータ回路自身で生成する。また、トリガー信号trigとリセット信号resetのタイミングを調整するタイミング調整回路711を有する。
Claims (9)
- 入力電圧と基準電圧の差分電圧に応じた第1のバイアス電流が供給される複数の遅延セルが直列接続された第1の遅延セル列と、
前記差分電圧に対して逆位相の差分電圧に応じた第2のバイアス電流が供給される複数の遅延セルが直列接続された第2の遅延セル列と、
前記第1の遅延セル列と前記第2の遅延セル列の信号伝播の遅延時間の差分値を符号化する符号化手段と、
を備えることを特徴とするA/Dコンバータ。 - 前記符号化手段は、前記第1の遅延セル列と前記第2の遅延セル列の信号伝播の遅延時間の差分値の1/2の値を符号化して出力することを特徴とする請求項1に記載のA/Dコンバータ。
- 前記入力電圧と前記基準電圧を比較する差動増幅回路を有し、前記差動増幅回路の2つの出力を用いて前記第1のバイアス電流及び前記第2のバイアス電流を生成することを特徴とする請求項1または2に記載のA/Dコンバータ。
- 差動対を構成する2つのMOSトランジスタを有し、前記差動対を構成する2つのトランジスタの夫々のゲート電極に前記基準電圧が供給される第2の差動増幅回路と、
前記第1の遅延セル列と前記第2の遅延セル列の遅延セルと同じ構成を有し、前記第1の遅延セル列と前記第2の遅延セル列の遅延セルの個数よりも少ない個数の遅延セルが直列接続された第3の遅延セル列と、
前記第2の差動増幅回路の出力電圧に応じたバイアス電流を前記第3の遅延セル列の各遅延セルに供給するトランジスタ群と、
を有し、前記第3の遅延セル列の最終段の遅延セルの出力に応答して前記第1の遅延セル列及び前記第2の遅延セル列の信号伝播の遅延時間の差分を検知することを特徴とする請求項1から3のいずれか一項に記載のA/Dコンバータ。 - 前記第1の遅延セル列と前記第2の遅延セル列の出力信号を受ける論理回路を備え、前記論理回路の出力信号を用いて前記第1の遅延セル列及び前記第2の遅延セル列の信号伝播の遅延時間の差分を検知することを特徴とする請求項1から3のいずれか一項に記載のA/Dコンバータ。
- 前記論理回路の出力をその第1の入力端に受ける第1のNOR回路と、
前記論理回路の出力の反転信号をその第1の入力端に受ける第2のNOR回路と、
前記第1のNOR回路の出力を前記第2のNOR回路の第2の入力端に供給する第1の遅延回路と、
前記第2のNOR回路の出力を前記第1のNOR回路の第2の入力端に供給する第2の遅延回路と、
を更に備え、前記第1のNOR回路の出力信号を前記第1の遅延セル列と第2の遅延セル列の夫々第1番目の遅延セルに供給し、前記第2のNOR回路の出力信号を前記第1の遅延セル列と第2の遅延セル列の各遅延セルのリセット信号として用いること特徴とする請求項5に記載のA/Dコンバータ。 - 前記第1の遅延セル列の遅延セルは、
ソース・ドレイン電流路を有し、そのゲート電極に入力信号を受ける第1のNMOSトランジスタと、
前記第1のNMOSトランジスタのドレイン電極にそのドレイン電極が接続され、そのソース電極に電源電圧が供給される第2のPMOSトランジスタと、
前記第2のPMOSトランジスタのドレイン電極にゲート電極が接続され、そのソース電極に前記第1のバイアス電流が供給される第3のPMOSトランジスタと、
前記第3のPMOSトランジスタのドレイン電極にそのドレイン電極が接続され、そのソース電極が接地される第4のNMOSトランジスタと、
を有し、
前記第1のNMOSトランジスタと前記第2のPMOSトランジスタのソース・ドレイン電流路に前記第1のバイアス電流が供給されることを特徴とする請求項1から6のいずれか一項に記載のA/Dコンバータ。 - 入力電圧と基準電圧の差分電圧に応じた第1のバイアス電流が供給される複数の遅延セルが直列接続された第1の遅延セル列と、
前記差分電圧に対して逆位相の差分電圧に応じた第2のバイアス電流が供給される、前記第1の遅延セル列の遅延セルと同数の遅延セルが直列接続された第2の遅延セル列と、
前記第1の遅延セル列と前記第2の遅延セル列の信号伝播の遅延時間の差分値を符号化する符号化手段と、
を備えるA/Dコンバータと、
電源回路の出力電圧のフィードバック電圧を前記A/Dコンバータの入力電圧として供給する手段と、
前記A/Dコンバータの出力信号により前記電源回路の出力電圧を制御する手段と、
を具備することを特徴とする半導体集積回路。 - 前記電源回路の出力電圧のフィードバック電圧と、前記基準電圧が供給される差動増幅回路を備え、前記差動増幅回路の第1の出力信号に応じて前記第1のバイアス電流を生成し、前記差動増幅回路の第2の出力信号に応じて前記第2のバイアス電流を生成することを特徴とする請求項8に記載の半導体集積回路。
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