JP5313008B2 - 補正信号生成装置およびa/d変換装置 - Google Patents
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Description
図9のA/D変換装置300において、パルス遅延回路81は、それぞれが各種ゲート回路からなる複数の遅延ユニット(NAND1,BUF1,・・・,BUF15)をリング状に接続した構成を有し、この各遅延ユニットの電源電圧として、A/D変換の対象となるアナログ入力信号(電圧)Vinが供給される。
このパルス遅延回路81に周回パルスSPを入力すると、周回パルスSPは各遅延ユニットを上記電源電圧に応じた遅延時間を持って順次通過し、パルス遅延回路81内を周回する。
周回パルスSPが通過した遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、電源電圧として供給されたアナログ入力信号Vinによって決まる。パルス通過段数検出回路82は、この段数(および周回数)を検出する。
ラッチ&エンコーダ83は、周回パルスSPの入力が開始してからA/D変換のサンプリング時間が経過した後にラッチパルスLPが入力されるタイミングでパルス通過段数検出回路82の検出結果を取り込み、その時の周回パルスSPの通過段数をエンコードした値を、A/D変換後のデジタル値Coutとして出力する。
また、この補正信号を用いてA/D変換後のデジタル値を補正することによって、理想的な直線に近い入出力特性が得られるA/D変換装置を提供することを目的としている。
以下、本発明の実施形態について、図面を参照して説明する。図1は、本実施形態による補正信号生成装置の構成を示したブロック図である。図1において、補正信号生成装置100は、段数検出回路1、レベルシフト回路2、段数検出回路3、補正信号出力回路4、段数検出回路5から構成される。また、段数検出回路1は、パルス遅延回路11、パルス通過段数検出回路12から構成される。段数検出回路3は、パルス遅延回路31、パルス通過段数検出回路32から構成される。補正信号出力回路4は、出力段数比較回路41、ラッチ&エンコーダ42、基準信号出力回路43、出力回路44から構成される。段数検出回路5は、パルス遅延回路51、パルス通過段数検出回路52から構成される。
パルス遅延回路11は、電源電圧に応じた遅延量を持った16段のゲート回路(以下、「遅延ユニット」という)がリング状に接続された構成を有し、この構成により周回パルスSPを周回させるリングディレイライン(RDL)である。
初段の遅延ユニットNAND1は、一方の入力端子に周回パルスSPを入力し、もう一方の入力端子に16段目の遅延ユニットBUF15の出力を入力して、パルス遅延回路11が動作している時は常に16段目の遅延ユニットBUF15の出力を論理反転するゲート回路(例えば、否定論理積回路:NANDゲート)で構成されている。
また、2段目の遅延ユニットBUF1から16段目の遅延ユニットBUF15は、入力端子に入力された値を出力端子に出力するゲート回路(例えば、否定回路:NOTゲートを2段接続したバッファ回路)で構成されている。
周回パルスSPが初段の遅延ユニットNAND1の一方の入力端子に入力されていない時(周回パルスSPが“L”レベルの時)、遅延ユニットNAND1の出力端子は、もう一方の入力端子の入力によらず、“H”レベルになり、2段目の遅延ユニットBUF1以降の各遅延ユニットの出力端子も“H”レベルになる。
以降、周回パルスSPが入力されている間、最終段の遅延ユニットBUF15の出力端子の切り替わりで初段の遅延ユニットNAND1から、遅延ユニット(BUF1,・・・,BUF15)の出力端子が、順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果、周回パルスSPがパルス遅延回路11内を周回し続けることとなる。
パルス通過段数検出回路12には、パルス遅延回路11の各遅延ユニットの出力信号が入力される。
パルス通過段数検出回路12は、パルス遅延回路11内の16段目の遅延ユニットBUF15の出力端子が“H”レベルから“L”レベル、または“L”レベルから“H”レベルに切り替わる回数をカウンタがカウントした結果を8ビットのカウント値として出力するとともに、パルス遅延回路11の16段の各遅延ユニットから入力された“H”レベルまたは“L”レベルのそれぞれの状態を表す16ビットのデータを出力する。
例えば、上記カウント値が4回であり、5段目の遅延ユニットBUF4の出力が“L”レベル、6段目の遅延ユニットBUF5の出力が“H”レベルであった場合、遅延ユニットを通過した段数は、16段×4回+5段=69段となる。
このように、段数検出回路1は、周回パルスSPが、アナログ入力電圧Vinを電源電圧とするパルス遅延回路11内の遅延ユニットを通過した段数を、8ビット+16ビットのデジタルデータ(以下、「第1の通過段数データ」という)として出力する。
なお、本実施形態では、レベルシフト電圧を、アナログ入力電圧Vinよりも予め定められた一定の微少な電圧値ΔVinだけ小さい電圧としているが、レベルシフト電圧を、アナログ入力電圧Vinよりも予め定められた一定の微少な電圧値ΔVinだけ大きい電圧(Vin+ΔVin)としてもよい。
従って、段数検出回路1が出力する第1の通過段数データと、段数検出回路3が出力する第2の通過段数データとは、予め定められた一定の微少な電圧値(ΔVin)による遅延ユニットの通過段数に相当する値だけ異なる。
具体的に説明すると、出力段数比較回路41は、段数検出回路1から出力される第1の通過段数データと、段数検出回路3から出力される第2の通過段数データとの差を比較し、その差が予め定められた差(遅延ユニットの通過段数の差)となったときに、ラッチパルスLPを出力する。このラッチパルスLPは、ラッチ&エンコーダ42が第1の通過段数データを、基準信号出力回路43が第3の通過段数データをそれぞれ保持(ラッチ)するタイミングを表す。
このように、補正信号生成装置100の入出力特性は、従来のA/D変換装置300の入出力特性を原点基準とし、更に、そのサンプリング時間を、入力電圧の大きさによって異なる時間とすることにより、従来のA/D変換装置300の入出力特性に対して、曲がる方向が逆の特性となる。
以下、本発明の第2の実施形態について、図面を参照して説明する。図5は、本実施形態によるA/D変換装置の構成を示したブロック図である。図5において、A/D変換装置200は、段数検出回路8、段数検出回路9、出力回路10、補正信号生成装置100、補正回路11、タイマー回路12から構成される。なお、補正信号生成装置100は、上述した第1実施形態に示した補正信号生成装置100である。また、段数検出回路8は、パルス遅延回路81、パルス通過段数検出回路82、ラッチ&エンコーダ83から構成される。段数検出回路9は、パルス遅延回路91、パルス通過段数検出回路92、ラッチ&エンコーダ93から構成される。
なお、本実施形態のA/D変換装置200におけるアナログ基準電圧Vrefは、このアナログ基準電圧Vrefが入力されている全ての回路で同じ電圧レベルであり、その電圧値は、アナログ入力電圧Vinの入力電圧範囲の最小電圧値であるとして説明する。また、同様にアナログ入力電圧Vinも、このアナログ入力電圧Vinが入力されている全ての回路で同じであるとして説明する。
なお、段数検出回路8は、図9に示した従来のA/D変換装置300と同じ機能であり、第1の出力信号Cout1は、従来のA/D変換装置300においてデジタル変換されたデジタル値Coutと同じ値である。
従って、パルス通過段数検出回路123が出力する第6の通過段数データと、パルス通過段数検出回路125が出力する第7の通過段数データとは、予め定められた一定の微少な電圧値(ΔVref)による遅延ユニットの通過段数に相当する一定の値だけ異なることとなる。
このことにより、出力段数比較回路126から出力されるラッチパルスLP2は、周回パルスSPが入力されてから一定時間(例えば、出力段数比較回路41に設定した遅延ユニットの通過段数の差と同じ値となる時間)後に出力されるパルス信号となる。
また、出力回路10が出力する第2の出力信号は、図9に示した従来のA/D変換装置300においてデジタル変換されたデジタル値Coutを原点基準としたデジタル値であるとも言える。
アナログ基準電圧Vrefが一定であり、かつ、アナログ基準電圧Vrefとレベルシフト基準電圧Vref−ΔVrefとの電圧レベルの差(ΔVref)も一定であるため、パルス遅延回路124およびパルス遅延回路122内を周回する周回パルスSPが通過する遅延ユニットの段数の差が予め設定された値となるタイミングは一定である。このことによって、ラッチパルスLP2は、従来のA/D変換装置300において、一定のタイミングで入力されるラッチパルスLPと同様に、一定のタイミングで出力される。従って、アナログ入力電圧Vinに対する段数検出回路8の出力特性を示す曲線の傾きの変化は、従来のA/D変換装置300の入出力特性を示す曲線の傾きの変化と同様となる。よって、アナログ入力電圧Vinに対する出力回路10の出力特性は、従来のA/D変換装置300の入出力特性を原点基準とした特性となる。
原点を通らない入出力特性は、例えば、補正信号生成装置100から出力される補正信号を用いて、従来のA/D変換装置300から出力されたデジタル値Coutを補正する場合を例とすると、図3に示したC1直線のような入出力特性である。すなわち、C1直線では、入力信号に対して基準となる値がないため、特定の1つのデジタル信号出力値ともう1つのデジタル信号出力値との関係は、これらの2つのデジタル信号出力値同士の差という相対的な結果のみでしか、デジタル信号出力値を表すことができない。
一方、本実施形態のA/D変換装置200においては、アナログ基準電圧Vrefの電圧レベルを基準として、デジタル信号出力値を絶対値で特定することができる。
更に、補正信号生成装置100内において基準信号を出力する段数検出回路5と基準信号出力回路43とを合わせた回路は、段数検出回路9と同じ回路であり、入力されるアナログ基準電圧Vrefも同じであるため、補正信号生成装置100内の基準信号と第2の基準信号とは同じ値のデジタル信号となる。
その結果、アナログ入力電圧Vinの電圧レベルと、アナログ基準電圧Vrefの電圧レベルとが同じ電圧レベルである場合には、補正信号生成装置100から出力される補正信号(図7に示したA2曲線)と、出力回路10から出力される第2の出力信号(図7に示したB2曲線)とは、同じ値のデジタル信号となる。
このことから、図7からもわかるように、アナログ入力電圧Vinとアナログ基準電圧Vrefとがほぼ一致している領域、すなわち、アナログ入力電圧Vinが図7に示した原点付近の電圧レベルである領域では、B2曲線とA2曲線の傾きはほぼ一致し、原点から離れるほどB2曲線とA2曲線の傾きはC2直線を中心に乖離することになる。
これにより、B2曲線とA2曲線を加算平均した補正後のA/D変換装置の入出力特性は、よりC2に近づき、さらに直線性が改善される。
また、第2実施形態のA/D変換装置内の回路構成においても重複する回路、例えば、パルス遅延回路91とパルス通過段数検出回路92とを合わせた回路と、パルス遅延回路124と第7パルス通過段数検出回路とを合わせた回路を共通化しない回路構成で説明を行ったが、重複する回路を共通で使用することにより、更に、A/D変換装置200の回路規模を削減することができる。
Claims (6)
- アナログ入力電圧から得られるデジタル信号を補正するための補正信号を生成する補正信号生成装置であって、
前記アナログ入力電圧の大きさに応じた遅延時間で第1のパルス信号を遅延させる遅延ユニットを複数段接続した第1のパルス遅延回路と、前記第1のパルス信号が前記第1のパルス遅延回路内の遅延ユニットを通過した段数を検出する第1のパルス通過段数検出回路とを有する第1の段数検出回路と、
前記アナログ入力電圧の電圧レベルをシフトさせたアナログ電圧を出力するレベルシフト回路と、
前記レベルシフト回路によって電圧レベルがシフトされたアナログ電圧の大きさに応じた遅延時間で第2のパルス信号を遅延させる遅延ユニットを複数段接続した第2のパルス遅延回路と、前記第2のパルス信号が前記第2のパルス遅延回路内の遅延ユニットを通過した段数を検出する第2のパルス通過段数検出回路とを有する第2の段数検出回路と、
予め定められた電圧値であるアナログ基準電圧の大きさに応じた遅延時間で第3のパルス信号を遅延させる遅延ユニットを複数段接続した第3のパルス遅延回路と、前記第3のパルス信号が前記第3のパルス遅延回路内の遅延ユニットを通過した段数を検出する第3のパルス通過段数検出回路とを有する第3の段数検出回路と、
前記第1の段数検出回路が検出した遅延ユニットの通過段数と前記第2の段数検出回路が検出した遅延ユニットの通過段数との段数差に応じたタイミングで、前記第1の段数検出回路と前記第3の段数検出回路が検出した遅延ユニットの通過段数を保持し、保持した前記第1の段数検出回路の段数と前記第3の段数検出回路の段数の差を補正信号として出力する補正信号出力回路と、
を備えることを特徴とする補正信号生成装置。 - 前記補正信号出力回路は、
前記第1の段数検出回路が検出した遅延ユニットの通過段数と前記第2の段数検出回路が検出した遅延ユニットの通過段数との段数差が、予め定められた段数差となるタイミングで、前記第1の段数検出回路が検出した遅延ユニットの通過段数を保持する、
ことを特徴とする請求項1に記載の補正信号生成装置。 - アナログ入力電圧をデジタル信号に変換するA/D変換装置であって、
前記アナログ入力電圧の大きさに応じた遅延時間で第4のパルス信号を遅延させる遅延ユニットを複数段接続した第4のパルス遅延回路と、前記第4のパルス信号が前記第4のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第4のパルス通過段数検出回路とを有する第4の段数検出回路と、
予め定められた第2の電圧値である第2のアナログ基準電圧の大きさに応じた遅延時間で第5のパルス信号を遅延させる遅延ユニットを複数段接続した第5のパルス遅延回路と、前記第5のパルス信号が前記第5のパルス遅延回路内の遅延ユニットを前記所定時間に通過した段数を検出する第5のパルス通過段数検出回路とを有する第5の段数検出回路と、
前記第4の段数検出回路が検出した遅延ユニットの通過段数から、前記第5の段数検出回路が検出した遅延ユニットの通過段数を減算し、該減算した遅延ユニットの通過段数を、デジタル信号として出力する出力回路と、
請求項1に記載の補正信号生成装置と、
前記補正信号生成装置から出力された補正信号に基づいて、前記出力回路から出力されたデジタル信号を補正し、該補正したデジタル信号を出力する補正回路と、
を備えることを特徴とするA/D変換装置。 - 前記補正回路は、
前記補正信号生成装置から出力された補正信号と、前記出力回路から出力されたデジタル信号とを加算平均し、該加算平均したデジタル信号を出力する、
ことを特徴とする請求項3に記載のA/D変換装置。 - 前記第2のアナログ基準電圧と請求項1に記載のアナログ基準電圧とが同一である、
ことを特徴とする請求項3に記載のA/D変換装置。 - 前記第2のアナログ基準電圧と請求項1に記載のアナログ基準電圧と前記アナログ入力電圧とが同一である場合に、前記第5の段数検出回路が検出する遅延ユニットの通過段数が、前記補正信号出力回路で保持した前記第3の段数検出回路の段数と、略同一になるように前記所定時間を設定するタイマー回路、
を更に備えることを特徴とする請求項3に記載のA/D変換装置。
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