JP5470609B2 - 表示装置 - Google Patents
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Description
また、液晶表示装置のうち、携帯電話などに使用される中小型表示装置の場合、消費電力などを節約するために、行毎に共通電圧に対するデータ電圧の極性を反転させる行反転(row inversion)を実施しているが、中小型表示装置においても解像度が次第に増加して電力消費が増加する。特に、DCC演算を実施する場合、追加された演算や回路などによって電力消費がより一層大きくなるという問題がある。
また、本発明の他の目的は、表示装置の液晶の応答速度を向上させることにある。
さらに、本発明の他の目的は、表示装置の信頼性及び耐久性を向上させることにある。
同一の前記維持電極線に印加される維持信号の電圧レベルは、フレーム毎に反転することが好ましい。
前記共通電圧は所定の一定値を有することが好ましい。
第1制御信号は、前記第3制御信号の位相及び波形と同一であることが好ましい。
前記第1乃至第3制御信号は、各々1H(一水平周期)毎に交互に第1レベルと第2レベルを有することが好ましい。
前記維持信号印加部は、前記(k+1)番目ゲート信号に制御端子が連結され、前記第1制御信号に入力端子が連結され、前記k番目維持電極線に出力端子が連結された第1トランジスタを含むことが好ましい。
前記第1制御部は、前記(k+1)番目ゲート信号に制御端子が連結され、前記第2制御信号に入力端子が連結される第2トランジスタと、前記(k+1)番目ゲート信号に制御端子が連結されて、前記第3制御信号に入力端子が連結される第3トランジスタとを含むことが好ましい。
前記第2制御部は、前記(k+2)番目ゲート信号に制御端子が連結され、前記第2制御信号に入力端子が連結される第4トランジスタと、前記(k+2)番目ゲート信号に制御端子が連結され、前記第3制御信号に入力端子が連結される第5トランジスタとを含むことが好ましい。
前記第2維持部は、前記第4トランジスタの出力端子に一側端子が連結され、前記第3制御信号に他側端子が連結される第3キャパシタと、前記第5トランジスタの出力端子に一側端子が連結され、前記第2制御信号に他側端子が連結される第4キャパシタと、前記第3キャパシタの一側端子に制御端子が連結され、前記第2駆動電圧に入力端子が連結され、前記k番目維持電極線に出力端子が連結される第8トランジスタと、前記第4キャパシタの一側端子に制御端子が連結され、前記k番目維持電極線に入力端子が連結され、前記第1駆動電圧に出力端子が連結される第9トランジスタとを含むことが好ましい。
前記第1駆動電圧は、0Vであることが好ましい。
前記第2駆動電圧は、5Vであることが好ましい。
前記第2レベルの大きさは、前記第2駆動電圧より大きいことが好ましい。
前記第2レベルの大きさは、15Vであることが好ましい。
前記第6トランジスタの制御端子と前記第1駆動電圧との間に連結される第5キャパシタと、前記第7トランジスタの制御端子と前記第2駆動電圧との間に連結される第6キャパシタと、前記第8トランジスタの制御端子と前記第2駆動電圧との間に連結される第7キャパシタと、前記第9トランジスタの制御端子と前記第1駆動電圧との間に連結される第8キャパシタとをさらに含むことが好ましい。
また、同一の範囲のデータ電圧が印加される場合、一定の電圧の維持信号が印加される時よりも広い範囲の画素電圧が生成されるので、消費電力が減少し、これに加えて共通電圧が一定の値に固定されるので、消費電力はさらに減少するという効果がある。
さらに、1H毎に二つのトランジスタを交互に動作させ、次のフレームまで維持電極線を通じて印加される維持信号を維持させるので、維持信号を維持するためのトランジスタ動作の信頼性が向上し、耐久性も増加する。これによって、安定した維持信号が供給されるという効果がある。
先に、図1及び図2を参照して、本発明の一実施形態による液晶表示装置について詳細に説明する。
図1を参照すれば、本発明の一実施形態による液晶表示装置は、液晶表示板組立体(liquid crystal panel assembly)300、ゲート駆動部(gate driver)400、データ駆動部(data driver)500、データ駆動部500に連結された階調電圧生成部(gray voltage generator)800、維持信号生成部(storage signal generator)700、及び信号制御部(signal controller)600を含む。
信号線(G1〜G2n、Gd、D1〜Dm、S1〜S2n)は、複数のゲート線G1〜G2n、Gd、複数のデータ線D1〜Dm、及び複数の維持電極線S1〜S2nを含む。
ゲート線G1〜G2n、Gdと維持電極線S1〜S2nはほぼ行方向に延在し、互いにほとんど平行であり、データ線D1〜Dmはほぼ列方向に延在し、互いにほとんど平行である。
液晶キャパシタClcの補助的な役割を果たすストレージキャパシタCstは、画素電極191と維持電極線Siとが絶縁体を間に置いて重畳してなる。
液晶表示板組立体300には、少なくとも一つの偏光子(図示せず)が備えられている。
第1及び第2ゲート駆動回路400a、400bは、ゲートオン電圧Vonとゲートオフ電圧Voffとの組み合わせからなるゲート信号を連結されたゲート線G1〜G2n、Gdに印加する。
第2維持電極線駆動部700bは、偶数番目維持電極線G2、G4、...、G2n及び第1一般ゲート線G1を除いた奇数番目一般ゲート線G3、G5、...、G2n−1と付加ゲート線Gdとに連結されており、偶数番目維持電極線S2、S4、...、S2nに維持信号を印加する。
維持信号生成部700は液晶表示板組立体300に集積できる。
信号制御部600は、ゲート駆動部(400a、400b)、データ駆動部500及び維持信号生成部700などを制御する。
信号制御部600は、外部のグラフィック制御機(図示せず)から入力画像信号R、G、B及びその表示を制御する入力制御信号を受信する。入力画像信号R、G、Bは各画素PXの輝度(luminance)情報を含んでおり、輝度は決められた数、例えば、1024(=210)、256(=28)または64(=26)個の階調(gray)を有している。入力制御信号の例としては、垂直同期信号Vsync、水平同期信号Hsync、メインクロック信号MCLK、及びデータイネーブル信号DEなどがある。
そうすると、i番目画素行のスイッチング素子Qがターンオフされ、そのために画素電極191が孤立状態(floating)となる。
このような過程を全ての画素行に対して繰り返すことにより、液晶表示装置は1フレーム(frame)の画像を表示する。
トランジスタTr1の制御端子は入力端IPと連結されており、入力端子は第3クロック信号CK2と連結されており、出力端子は出力端OPと連結されている。
トランジスタTr2、トランジスタTr3の制御端子は入力端IPと連結されており、入力端子は第1、第2クロック信号CK1、CK1Bと連結されている。
トランジスタTr4、トランジスタTr5の制御端子はトランジスタTr2、トランジスタTr3の出力端子と連結されており、入力端子は低電圧AVSS、高電圧AVDDと連結されており、出力端子は出力端OPと連結されている。
トランジスタTr1〜Tr5は非晶質シリコン(amorphous silicon)または多結晶シリコン(poly crystalline silicon)薄膜トランジスタからなることができ、スイッチング素子Q及びキャパシタC1、C2と共に液晶表示板組立体300に集積できる。
図4に示すように、隣接した二つのゲート線に印加されるゲートオン電圧Vonの印加時間が一部重畳しており、この時、ゲートオン電圧Vonの重畳時間は約1Hであり得る。これによって、全行の画素PXは直前行の画素PXに印加されるデータ電圧で約1Hの間に充電されるが、残りの約1Hの間には自身のデータ電圧で充電が行われ、正常に画像の表示動作が行われる。
入力信号、つまり、(i+1)番目ゲート線Gi+1に印加されるゲート信号gi+1がゲートオン電圧Vonになれば、第1〜第3トランジスタTr1〜Tr3が導通する。導通したトランジスタTr1は第3クロック信号CK2を出力端OPに伝達し、第3クロック信号CK2の低レベル電圧Vl2によって維持信号Vsiの電圧レベルは低レベル電圧(V−)となる。一方、導通したトランジスタTr2は第1クロック信号CK1をトランジスタTr4の制御端子に伝達し、導通したトランジスタTr3は第2クロック信号CK1BをトランジスタTr5の制御端子に伝達する。
前半区間T1の間に第1クロック信号CK1は高レベル電圧Vh1であり、第2及び第3クロック信号CK1B、CK2は低レベル電圧Vl1、Vl2であるので、トランジスタTr1が伝達する第3クロック信号CK2の低レベル電圧Vl2がかかっている出力端OPには、トランジスタTr4が伝達する低電圧AVSSがかかる。したがって、維持信号Vsiは低レベル電圧Vl2及び低電圧AVSSと同一の大きさの低レベル電圧(V−)になる。一方、前半区間T1の間に、キャパシタC1には第1クロック信号CK1の高レベル電圧Vh1と低電圧AVSSとの差ほどの電圧が充電され、キャパシタC2には第2クロック信号CK1Bの低レベル電圧Vl1と高電圧AVDDとの差ほどの電圧が充電される。
これによって、出力端OPには、導通したトランジスタTr1を通じて伝えられる第3クロック信号CK2の高レベル電圧Vh2がかかるようになって、維持信号Vsiは低レベル電圧(V−)から高レベル電圧Vh2と同一のレベルの高レベル電圧(V+)に変化する。また、出力端OPには、導通したトランジスタTr5を通じて高レベル電圧(V+)と同一のレベルの高電圧AVDDが印加される。
(i+1)番目信号生成回路(図示せず)に(i+2)番目ゲート信号gi+2のゲートオン電圧Vonが印加されれば、(i+1)番目信号生成回路が動作する。
これによって、(i+2)番目ゲート信号gi+2の前半ゲートオン電圧Von区間T1である時の動作は、(i+1)番目ゲート信号gi+1の後半ゲートオン電圧Von区間T2である時の動作と同一であるので、トランジスタTr1、Tr3、Tr5の導通動作によって第3クロック信号CK2の高レベル電圧Vh2と高電圧AVDDが出力端OPにかかるようになって、維持信号Vsi+1は高レベル電圧(V+)になる。
最大値の画素電圧、つまり、最大階調(ノーマリーブラックの場合、ホワイト階調)の画素電圧が液晶キャパシタClcに印加された後に液晶分子が安定化状態に到達する時、液晶キャパシタClcの静電容量が最小値の画素電圧、最小階調(ノーマリーブラックの場合、ブラック階調)の画素電圧が液晶キャパシタClcに印加された後に液晶分子が安定化状態に到達する時、液晶キャパシタClcの静電容量の約3倍であると仮定する。また、(V+)−(V−)=5Vであり、Clc=Cstとする。
しかし、最大階調の画素電圧が液晶キャパシタClcに印加された後、液晶分子が安定化状態に到達できない場合には、画素電極電圧Vpは下記に示す数式2の通りである。
上述したように、従来の技術においては、図6に示すように、フレーム毎に目標画素電極電圧Vtに該当する画素電極電圧Vpを該当画素電極に印加しても、画素電極に充電された画素電極電圧は、充電動作が完了した後、隣接したデータ電圧などの影響によって減少し、結局、1フレーム内に目標画素電極電圧Vtに到達できず、いくつかのフレームを経て目標画素電極電圧Vtに到達するが、本実施形態においては、図5に示すように、該当画素電極に印加される画素電極電圧Vpが目標画素電極電圧Vtよりはるかに高い電圧が印加されるので、1フレーム内に該当画素電極が目標画素電極電圧Vtに到達して、従来の技術よりも液晶の応答速度RCが向上する。
また、上述したように、共通電圧Vcomが一定の電圧で固定されているので、低い電圧と高い電圧とを交互に印加する時よりも消費電力が減少する。
図7は本発明の他の実施形態による液晶表示装置のブロック図である。図8は本発明の他の実施形態による信号生成回路の一例に対する回路図であり、図9は図8の信号生成回路を含む液晶表示装置に用いられる信号のタイミング図である。また、図10は本発明の他の実施形態による信号生成回路の他の例に対する回路図である。
キャパシタC3はトランジスタTr7の制御端子と第1クロック信号CK1との間に連結されており、キャパシタC4はトランジスタTr6の制御端子と第2クロック信号CK1Bとの間に連結されている。
上述したように、液晶表示装置は行反転とフレーム反転を実施する。また、図9に示す第1〜第3クロック信号CK1、CK1B、CK2は、図4に示すクロック信号CK1、CK1B、CK2と同一である。
(i+1)番目ゲート線Gi+1に印加されるゲート信号gi+1にゲートオン電圧Vonが印加されれば、第1〜第3トランジスタTr1〜Tr3が導通する。
したがって、図4に示すように、第1トランジスタTr1が導通する間に、第3クロック信号CK2の高レベル電圧Vh2が出力端OPを通じて維持信号Vsiとして維持電極線Siに印加されるので、維持信号Vsiは低レベル電圧(V−)から高レベル電圧(V+)に変化する。
これによって、導通したトランジスタTr8、Tr9を通じて印加される第1及び第2制御信号CK1、CK1Bによって、トランジスタTr6が導通し、トランジスタTr7は遮断される。
これによって、(i+2)番目ゲート信号gi+2にゲートオン電圧Vonが印加される間にトランジスタTr5、Tr6が導通し、高電圧AVDDが出力端OPを通じて維持信号Vsiとして出力される。
これによって、キャパシタC3に連結されたトランジスタTr7の制御端子は、トランジスタTr9の導通の際に印加された低レベル電圧Vh1よりもさらに低い電圧に変更され、キャパシタC4に連結されたトランジスタTr6の制御端子は、トランジスタTr8の導通の際に印加された高レベル電圧Vh1よりもさらに高い電圧に変更される。
このような各信号生成回路の動作によって、第1維持電極線S1から最後の維持電極線S2nまで順次に維持信号Vs1、Vs2、...、Vs2nが印加される。
図10に示すように、本発明の他の実施形態による他の例の維持信号生成部701aの信号生成回路は、キャパシタC11〜C14をさらに有していることを除けば、図8に示す維持信号生成部701の信号生成回路の構造と同一であるため、同じ機能を行う部分には図8の図面符号と同一の面符号を付けており、これらに対する詳細な説明は省略する。
これらキャパシタC11〜C14は、連結されたトランジスタTr4、Tr5、Tr7、Tr6の制御端子に印加される電圧を安定して維持させる役割を果たす。つまり、各連結されたトランジスタTr4、Tr5、Tr7、Tr6の制御端子に導通電圧が印加される際に充電され、当該トランジスタTr4、Tr5、Tr7、Tr6の制御端子に印加される導通電圧が遮断されても、各キャパシタC11〜C14に充電された電圧によってトランジスタTr4、Tr5、Tr7、Tr6の制御端子の信号が一定に維持されるようにする。
先に、図11〜図12を参照して、本発明の実施形態による液晶表示装置の薄膜トランジスタ表示板の第1の例について説明する。
ゲート線121はゲート信号を伝達し、主に横方向に延在している。各ゲート線121は、上に突出した複数のゲート電極(gate electrode)124と、他の層または外部駆動回路との接続のために面積の広い端部129とを含む。
それぞれの維持電極線131は、主に横方向に延在しており、幅が下に拡張された複数の拡張部137を含む。維持電極線131は、また、他の層または外部駆動回路との接続のために面積の広い端部を含むことができる。しかし、維持電極線131の形状及び配置は多様に変更できる。
維持信号を生成する維持信号生成回路(図示せず)は、絶縁基板110上に付着される可撓性印刷回路フィルム(図示せず)上に装着されたり、絶縁基板110上に直接装着したり、絶縁基板110に直接集積できる。維持電極線駆動回路が絶縁基板110上に集積されている場合、維持電極線131が延長されて維持電極線駆動回路と直接連結され得る。
ゲート線121及び維持電極線131上には、窒化ケイ素(SiNx)または酸化ケイ素(SiOx)などで作られたゲート絶縁膜(gate insulating layer)140が形成されている。
線状及び島型オーミックコンタクト部材161、165及びゲート絶縁膜140上には、複数のデータ線(data line)171と複数のドレイン電極(drainelectrode)175とが形成されている。
一つのゲート電極124、一つのソース電極173及び一つのドレイン電極175は、線状半導体151の突出部154と共に一つの薄膜トランジスタ(thin film transistor、TFT)をなし、薄膜トランジスタのチャネルはソース電極173とドレイン電極175との間の突出部154に形成される。
データ線171及びドレイン電極175も、その側面が絶縁基板110面に対して30゜〜80゜程度の傾斜角で傾斜していることが好ましい。
保護膜180上には、複数の画素電極(pixel electrode)191及び複数のコンタクト補助部材(contact assistant)81、82が形成されている。これらは、ITOまたはIZOなどの透明な導電物質やアルミニウム、銀、クロムまたはその合金などの反射性金属で作ることができる。
図13は本発明の実施形態による液晶表示装置の薄膜トランジスタ表示板に対する第2の例の配置図であり、図14(a)及び(b)は、各々図13の薄膜トランジスタ表示板のXIVA−XIVA線及びXIVB−XIVB線に沿った断面図である。
本実施形態による薄膜トランジスタ表示板の第2の例に対する構造は、図11〜図12に示すものとほとんど同一である。
151 線状半導体
161、165 (線状及び島型)オーミックコンタクト部材
180 保護膜
181、182、185 コンタクトホール
191 画素電極
100、200 (下部及び上部)表示板
230 カラーフィルタ
270 共通電極
300、301 液晶表示板組立体
400、401 ゲート駆動部
400a、400b (第1及び第2)ゲート駆動回路
500 データ駆動部
600 信号制御部
700、701 維持信号生成部
700a、700b (第1及び第2)維持信号生成回路
800 階調電圧生成部
G1〜G2n、Gd、D1〜Dm、S1〜S2n 信号線
Tr1〜 Tr9 トランジスタ
C1〜C4 第1〜第4キャパシタ
CK1、CK1B、CK2 第1〜第3クロック信号
Clc 液晶キャパシタ
Cst ストレージキャパシタ
PX 画素
Q スイッチング素子
Claims (17)
- ゲート信号を伝達する複数のゲート線と、
データ電圧を伝達する複数のデータ線と、
維持信号を伝達する複数の維持電極線と、
前記ゲート線に制御端子が連結し、前記データ線に入力端子が連結される三端子素子であるスイッチング素子と、該スイッチング素子の出力端子と一定の大きさを有する直流(DC)電圧である共通電圧との間に連結される液晶キャパシタと、前記スイッチング素子の出力端子と前記維持電極線との間に連結されるストレージキャパシタとを各々含んで行列状に配列される複数の画素と、
前記ゲート信号に基づいて前記維持信号を生成する複数の信号生成回路と、を有し、
前記各画素に印加される維持信号は、前記液晶キャパシタ及び前記ストレージキャパシタにデータ電圧の充電が終了した直後に電圧レベルが変化し、
k(ここで、kは自然数)番目維持電極線に連結された前記信号生成回路は、
制御端子が前記(k+1)番目ゲート線に接続され、入力端子が第2制御信号に接続され、また、制御端子が前記(k+1)番目ゲート線に接続され、入力端子が第3制御信号に接続される第1制御部と、制御端子が前記(k+2)番目ゲート線に接続され、入力端子が第2制御信号に接続され、また、制御端子が前記(k+2)番目ゲート線に接続され、入力端子が第3制御信号に接続される第2制御部と、
制御端子が前記第1制御部の第2制御信号に対応する出力端子に接続され、入力端子が低電圧AVSSに接続され、また、制御端子が第1制御部の第3制御信号に対応する出力端子に接続され、入力端子が高電圧AVDDに接続され、それぞれの出力端子は前記k番目維持電極線に接続される第1維持部と、制御端子が、第2制御部の第3制御信号に対応する出力端子に接続され、入力端子が低電圧AVSSに接続され、また、制御端子が第2制御部の第2制御信号に対応する出力端子に接続され、入力端子が高電圧AVDDに接続され、それぞれの出力端子は前記k番目維持電極線に接続される第2維持部と、を有し、
前記維持信号印加部は、第1レベルと該第1レベルより高い第2レベルとを有し、第1レベルと第2レベルが一定周期で変化する第1制御信号が印加され、前記(k+1)番目ゲート線に印加される(k+1)番目ゲート信号によって動作状態が変化し、前記動作状態の変化に応じ、該当レベルの第1制御信号を前記k番目維持電極線に印加する維持信号として印加し、
前記第1制御部は、前記第1レベルと第2レベルとを有し、180゜の位相差を有する互いに反対の波形を有する前記第2及び第3制御信号が印加され、前記(k+1)番目ゲート信号によって動作状態が変わり、
前記第2制御部は、前記第2及び第3制御信号が印加され、(k+2)番目ゲート信号によって動作状態が変わり、
前記第1及び第2維持部は、前記第1及び第2制御部に各々連結されて前記第2及び第3制御信号が印加され、前記第1及び第2制御部の動作と前記第2及び第3制御信号の状態に基づいて所定の周期毎に交互に動作して、前記k番目維持電極線に印加する維持信号の状態を所定の時間維持することを特徴とする表示装置。 - 隣接した前記維持電極線に印加される維持信号の電圧レベルは、互いに異なることを特徴とする請求項1に記載の表示装置。
- 同一の前記維持電極線に印加される維持信号の電圧レベルは、フレーム毎に反転することを特徴とする請求項1に記載の表示装置。
- 前記共通電圧は、所定の一定値を有することを特徴とする請求項1に記載の表示装置。
- 第1制御信号は、前記第3制御信号の位相及び波形と同一であることを特徴とする請求項1に記載の表示装置。
- 前記第1乃至第3制御信号は、各々1H(一水平周期)毎に交互に第1レベルと第2レベルを有することを特徴とする請求項5に記載の表示装置。
- 前記維持信号印加部は、前記(k+1)番目ゲート信号に制御端子が連結され、前記第1制御信号に入力端子が連結され、前記k番目維持電極線に出力端子が連結された第1トランジスタを含むことを特徴とする請求項6に記載の表示装置。
- 前記第1制御部は、前記(k+1)番目ゲート信号に制御端子が連結され、前記第2制御信号に入力端子が連結される第2トランジスタと、前記(k+1)番目ゲート信号に制御端子が連結されて、前記第3制御信号に入力端子が連結される第3トランジスタとを含むことを特徴とする請求項7に記載の表示装置。
- 前記第2制御部は、前記(k+2)番目ゲート信号に制御端子が連結され、前記第2制御信号に入力端子が連結される第4トランジスタと、前記(k+2)番目ゲート信号に制御端子が連結され、前記第3制御信号に入力端子が連結される第5トランジスタとを含むことを特徴とする請求項8に記載の表示装置。
- 前記第1維持部は、前記第2トランジスタの出力端子に一側端子が連結され、前記第3制御信号に他側端子が連結される第1キャパシタと、
前記第3トランジスタの出力端子に一側端子が連結され、前記第2制御信号に他側端子が連結される第2キャパシタと、
前記第1キャパシタの一側端子に制御端子が連結され、前記k番目維持電極線に入力端子が連結され、第1駆動電圧に出力端子が連結される第6トランジスタと、
前記第2キャパシタの一側端子に制御端子が連結され、第2駆動電圧に入力端子が連結され、前記k番目維持電極線に出力端子が連結される第7トランジスタとを含むことを特徴とする請求項9に記載の表示装置。 - 前記第2維持部は、前記第4トランジスタの出力端子に一側端子が連結され、前記第3制御信号に他側端子が連結される第3キャパシタと、
前記第5トランジスタの出力端子に一側端子が連結され、前記第2制御信号に他側端子が連結される第4キャパシタと、
前記第3キャパシタの一側端子に制御端子が連結され、前記第2駆動電圧に入力端子が連結され、前記k番目維持電極線に出力端子が連結される第8トランジスタと、
前記第4キャパシタの一側端子に制御端子が連結され、前記k番目維持電極線に入力端子が連結され、前記第1駆動電圧に出力端子が連結される第9トランジスタとを含むことを特徴とする請求項10に記載の表示装置。 - 前記第1駆動電圧は、前記第2駆動電圧より低いことを特徴とする請求項11に記載の表示装置。
- 前記第1駆動電圧は、0Vであることを特徴とする請求項12に記載の表示装置。
- 前記第2駆動電圧は、5Vであることを特徴とする請求項12に記載の表示装置。
- 前記第2レベルの大きさは、前記第2駆動電圧より大きいことを特徴とする請求項12に記載の表示装置。
- 前記第2レベルの大きさは、15Vであることを特徴とする請求項15に記載の表示装置。
- 前記第6トランジスタの制御端子と前記第1駆動電圧との間に連結される第5キャパシタと、
前記第7トランジスタの制御端子と前記第2駆動電圧との間に連結される第6キャパシタと、
前記第8トランジスタの制御端子と前記第2駆動電圧との間に連結される第7キャパシタと、
前記第9トランジスタの制御端子と前記第1駆動電圧との間に連結される第8キャパシタとをさらに含むことを特徴とする請求項11に記載の表示装置。
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