CN101083068B - 显示装置 - Google Patents

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Abstract

一种显示装置，包括：多条栅极线、多条数据线、多条存储电极线和多个像素。每个像素包括连接于一条栅极线和一条数据线的开关元件、连接于所述开关元件和公共电压的液晶电容器和连接于所述开关元件和一条存储电极线的存储电容器。所述显示装置的信号发生电路根据栅极信号以下述方式产生存储信号：即紧接在完成将数据电压充入液晶电容器和存储电容器之后施加于每个像素的存储信号具有变化的电压电平。这使得像素电极能够在单帧内达到目标电压，从而减小了显示装置的能耗，并改善了其响应时间、可靠性和耐用性。

Description

显示装置
相关申请的交叉引用
本申请要求于2006年2月20日提交的申请号为10-2006-0016270的韩国专利申请的优先权，其整个公开在此以引用方式被包含。
技术领域
本发明涉及显示装置，诸如液晶显示器(LCD)。
背景技术
通常，LCD包括具有像素电极和公共电极的两个显示板以及夹设在它们之间的具有介电各向异性的液晶材料的层。所述像素电极被布置成矩阵并连接于开关器件(诸如薄膜晶体管(TFT))，所述开关器件一行一行地顺序将数据电压施加于像素电极。所述公共电极设置在所述显示板的整个表面上并具有施加于其的公共电压。所述像素电极、所述公共电极和夹设在它们之间的液晶层构成了液晶电容器。所述液晶电容器和与其连接的开关元件一起限定出单个像素单元。
LCD通过向设置在两板之间的液晶层施加电场和通过控制作用于液晶层的电场强度调节光穿过液晶层的透射率来成像。然而，如果在相对较长的时间段内向液晶层施加一个方向的电场，则会出现图像恶化。为了防止这一问题，数据电压相对于公共电压的极性以一帧像素、或一行像素或单个像素为单位反转。
然而，由于液晶分子的响应速度相对较低，因此在液晶电容器内所充的电压(以下称为像素电压)达到目标电压(即在像素内产生期望亮度的电压)需要经过一段时间。这个时间取决于目标电压和液晶电容器先前充入的电压之间的差值。因此，在目标电压与先前充入电压之间的差值大的情况下，如果最初仅仅施加目标电压，则像素电压在像素开关元件导通期间可能达不到完全的目标电压。
为了解决这个问题，已经提出DCC(动态电容器补偿)方案。DCC方案利用充电速度与液晶电容器上电压成比例的事实。施加于像素的数据电压(实际上是数据电压和公共电压的差值，但是为了便于描述，这里将公共电压假设为0V)被设计为高于目标电压，以便缩短像素电压达到目标电压所用的时间。
然而，DCC方案需要执行DCC计算的帧存储器和驱动电路。这些元件的需求产生了电路复杂性和伴随的增大生产成本方面的问题。
对于中型或小型LCD(诸如移动电话)，应用“行反转”技术，在这项技术中数据电压相对于公共电压的极性以像素为单位反转，从而减小能耗。然而，因为中型或小型LCD的分辨率逐渐地增大，所以能耗问题也增大。特别是，当执行DCC计算时，由于需要额外地计算电路，因此LCD的能耗显著地增大。
此外，在行反转技术中，用于图像显示的数据电压的范围与“点反转”技术相比相对较小，在“点反转”技术中，数据电压相对于公共电压的极性以像素为单位反转。因此，在“VA”(垂面排列)型LCD中，如果驱动液晶的门限电压高，则门限电压的值减小用于表现图像显示的灰度的数据电压的范围。因此，不能获得期望的亮度。
发明内容
根据这里描述的示范性实施例，本发明提供一种显示装置的驱动装置，其减小显示装置的能耗并改善其响应速度、可靠性和耐用性。
在一个示范性实施例中，一种被配置成以多个帧显示图像的显示装置包括：适于传输多个栅极信号的多条栅极线；适于传输多个数据电压的多条数据线；适于传输多个存储信号的多条存储电极线；以具有多行的矩阵布置的多个像素，其中每个像素包含连接于所述多条栅极线之一和所述多条数据线之一的开关元件、连接于开关元件和公共电压的液晶电容器以及连接于开关元件和所述多条存储电极线之一的存储电容器；以及连接于所述多条存储电极线的多个信号发生电路，其中所述多个信号发生电路中的每一个适于紧接在相关行的像素的液晶电容器和存储电容器已经通过数据电压充电之后、响应于第一栅极信号的栅极导通电压(gate-on voltage)和第一控制信号向所述多条存储电极线中的相关的一条施加具有第一或第二电压的存储信号；适于响应于第二栅极信号的栅极导通电压以及第二和第三控制信号在预定时间段内保持存储信号的电压；适于在第二栅极信号输出栅极截止电压(gate-offvoltage)之后、交替地响应于第二控制信号和第三控制信号之一在每个预定时间段保持存储信号的电压。
施加于相邻存储电极线的存储信号可具有彼此不同的电压电平。施加于相同存储电极线的存储信号可具有在每个显示帧反转的电压电平。公共电压可为固定电压。预定时间段可为大约一个水平周期(1H)。
在上述示范性实施例中，第一控制信号的波形可与第三控制信号的波形相同。此外，第二控制信号的波形可与第三控制信号的波形相反。第一、第二和第三控制信号中的每一个可具有第一电压电平和高于第一电压电平的第二电压电平，并在约1H的时间段期间在第一和第二电压电平之间交替。
第一栅极信号的栅极导通电压和第二栅极信号的栅极导通电压之间的施加时间相差约1H。
信号发生电路中的每一个可包括第一晶体管，该第一晶体管具有连接于所述多条栅极线之一的控制端、连接于第一控制信号的输入端和连接于所述多条存储电极线之一的输出端。
信号发生电路中的每一个可进一步包括具有连接于该栅极线的控制端和连接于第二控制信号的输入端的第二晶体管，和具有连接于该栅极线的控制端和连接于第三控制信号的输入端的第三晶体管。
信号发生电路中的每一个可进一步包括具有连接于另一条栅极线的控制端和连接于第二控制信号的输入端的第四晶体管，和具有连接于另一条栅极线的控制端和连接于第三控制信号的输入端的第五晶体管。
信号发生电路中的每一个可进一步包括：具有连接于第二晶体管的输出端的第一端和连接于第三控制信号的第二端的第一电容器；具有连接于第三晶体管的输出端的第一端和连接于第二控制信号的第二端的第二电容器；具有连接于第一电容器的第一端的控制端、连接于该存储电极线的输入端和连接于第一驱动电压的输出端的第六晶体管；具有连接于第二电容器的第一端的控制端、连接于第二驱动电压的输入端和连接于该存储电极线的输出端的第七晶体管。
信号发生电路中的每一个可进一步包括：具有连接于第四晶体管的输出端的第一端和连接于第三控制信号的第二端的第三电容器；具有连接于第五晶体管的输出端的第一端和连接于第二控制信号的第二端的第四电容器；具有连接于第三电容器的第一端的控制端、连接于第二驱动电压的输入端和连接于该存储电极线的输出端的第八晶体管；具有连接于第四电容器的第一端的控制端、连接于该存储电极线的输入端和连接于第一驱动电压的输出端的第九晶体管。
第一驱动电压可低于第二驱动电压。第一驱动电压可约为0V，第二驱动电压可约为5V。
第二电压电平可高于第二驱动电压，第二电压电平可约为15V。
该显示装置可进一步包括：连接在第六晶体管的控制端和第一驱动电压之间的第五电容器；连接在第七晶体管的控制端和第二驱动电压之间的第六电容器；连接在第八晶体管的控制端和第二驱动电压之间的第七电容器；连接在第九晶体管的控制端和第一驱动电压之间的第八电容器。
通过考虑下面详细描述的本发明的一些示范性实施例，特别是结合附图进行这种考虑，可以获得对于本发明的新颖的双侧显示器和制作这些显示器的方法的上述和一些其他特征和优点的更好的理解。其中相同的参考数字用于标识在一幅或多幅附图中说明的相同的元件。
附图说明
图1是根据本发明的液晶显示器(LCD)的示范性实施例的原理框图；
图2是图1的示范性LCD的单个像素的等效电路图的局部透视图；
图3是根据本发明的信号发生电路的示范性实施例的电路图；
图4是说明图3的信号发生电路的信号的定时的图；
图5是说明在图3的示范性信号产生电路运行期间，液晶层响应速度和像素电极电压的变化的图表；
图6是说明常规LCD中液晶层的响应速度和像素电极电压的变化的图表；
图7是根据本发明的LCD的另一示范性实施例的原理框图；
图8是根据本发明的信号发生电路的另一示范性实施例的电路图；
图9是说明图8的信号电路发生电路的信号的定时的图；
图10是说明根据本发明的信号发生电路的另一示范性实施例的电路图；
图11是根据本发明的LCD的薄膜晶体管(TFT)阵列板的示范性实施例的局部顶视平面图，其表示其中的单个像素区域；
图12A和12B是图11的示范性TFT阵列板的局部横截面图，分别沿图11中截面线XIIA-XIIA和XIIB-XIIB截开；
图13是根据本发明的LCD的TFT阵列板的另一示范性实施例的局部顶视平面图，其示出其中的单个像素区域；以及
图14A和14B是图13的TFT阵列板的局部横截面图，分别沿图13中截面线XIVA-XIVA和XIVA-XIVA截开。
具体实施方式
下面参考图1和2详细描述根据本发明的LCD的示范性实施例，其中图1是示范性LCD的原理框图，图2是示范性LCD的单个像素的等效电路图的局部透视图。
如图1中所示，示范性LCD包括液晶板组件300、栅极驱动器400、数据驱动器500、连接于数据驱动器500的灰度电压发生器800、存储信号发生器700和控制这些元件的信号控制器600。
液晶板组件300的等效电路包括多条信号线G1-G2n、Gd、D1-Dm和S1-S2n，以及连接于信号线G1-G2n、Gd、D1-Dm和S1-S2n并基本以矩形矩阵形式布置的多个像素PX。在图2的示意性透视结构图中，液晶板组件300包括彼此相对的下板100和上板200，以及夹设在两板100和200之间的液晶材料3的层。信号线包括多条栅极线G1-G2n和Gd、多条数据线D1-Dm以及多条存储电极线S1-S2n。
栅极线G1-G2n和Gd包括多条标准栅极线G1-G2n和附加栅极线Gd，每条栅极线传输栅极信号(这里也称为“扫描信号”)。存储电极线S1-S2n交替地连接于标准栅极线G1-G2n并传输存储信号。每条数据线标准栅极线D1-Dm传输各自的数据电压。
栅极线G1-G2n和Gd以及存储电极线S1-S2n通常在行方向上延伸，也就是图中的水平方向，并且彼此基本平行，而数据线D1-Dm基本在列方向上延伸，也就是在图中的垂直方向，并且彼此基本平行。
参考图2，每个像素PX，例如连接于第i标准栅极线Gi(其中i＝1，2，...2n)和第j数据线Dj(其中j＝1，2，...m)的像素PX包括连接于信号线Gi和Dj的开关元件Q、以及连接于开关元件Q的液晶电容器Clc和存储电容器Cst。
开关元件Q是三端元件，诸如薄膜晶体管TFT，布置在下板100上。开关元件Q具有连接于标准栅极线Gi的控制端、连接于数据线Dj的输入端和连接于液晶电容器Clc和存储电容器Cst的输出端。
液晶电容器Clc将下板100的像素电极191和上板200的公共电极270用作它的两端，夹设在两个电极191和270之间的液晶层3用作它的电介质材料。像素电极191连接于开关元件Q，公共电极270设置在上板200的整个表面上并施加有公共电压Vcom。公共电压是具有特定幅值的DC电压。
在可替换实施例中，不像图2中所描述的，公共电极270可以设置在下板100上，并且在这种情况下，两个电极191和270中的至少一个可以形成为线形或条形。
存储电容器Cst起到辅助液晶电容器Clc的作用并通过像素电极191和存储电极线Si交迭而构造，在像素电极191和存储电极线Si之间设置有介电绝缘体。
为了实现彩色显示，每个像素唯一地显示一组三原色中的一个(“空间划分”)，或者可选择地，每个像素在选定的时间段内交替地显示一组三原色中的一个(“时间划分”)。通过三原色的空间或时间组合能够获得期望的彩色。三原色的示例是红(R)、绿(G)和蓝(B)的三原色组。图2说明了空间分割的示例。如图中所示，每个像素PX包括表现三原色之一的滤色器230，滤色器设置在上板200的对应于像素电极191的区域内。在可替换实施例中，不像图2中所描述的，滤色器230可以设置在下板100的像素电极191之上或之下。
至少一个使光偏振的偏光器(未示出)连接在液晶板组件300的外表面上。
参考图1，灰度电压发生器800产生完全组栅电压或与像素PX的光透射率相关的有限组灰度电压(这里称为“参考灰度电压”)。一些(参考)灰度电压具有相对于公共电压Vcom的正极性，而其他(参考)灰度电压具有相对于公共电压Vcom的负极性。
栅极驱动器400包括分别布置在液晶板组件300的相对侧面(例如液晶板组件的右侧面和左侧面)上的第一栅极驱动电路400a和第二栅极驱动电路400b。第一栅极驱动电路400a连接于奇数标准栅极线G1、G3、...、G2n-1和附加栅极线Gd的端部，而第二栅极驱动电路400b连接于偶数标准栅极线G2、G4、...、G2n的端部。然而，在可替换实施例中，第二栅极驱动电路400b可以连接于奇数标准栅极线G1、G3、...、G2n-1和附加栅极线Gd的端部，而第一栅极驱动电路400a可以连接于偶数标准栅极线G2、G4、...、G2n的端部。
第一栅极驱动电路400a和第二栅极驱动电路400b组合用于产生栅极信号并将它们施加于栅极线G1-G2n和Gd的栅极导通电压Von和栅极截止电压Voff。
栅极驱动器400与信号线G1-G2n、Gd、D1-Dm和S1-S2n以及开关元件Q一起集成在液晶板组件300内。然而，栅极驱动器400可以包括至少一个集成电路(IC)芯片，该芯片直接安装在LC板组件300上，或者可替换地，安装在附接于板组件300的载带型封装(TCP)的柔性印刷电路(FPC)膜上。在另一可替换实施例中，栅极驱动器400可以安装在单独的印刷电路板(未示出)上。
存储信号发生器700包括第一存储信号发生电路700a和第二存储信号发生电路700b，例如布置在液晶板组件300的相对侧面上并分别邻近于第一栅极驱动电路400a和第二栅极驱动电路400b。
第一存储信号发生电路700a连接于奇数存储电极线S1、S3、...、S2n-1和偶数标准栅极线G2、G4、...、G2n，并施加具有高电平电压和低电平电压的存储信号。
除第一标准栅极线G1和附加栅极线Gd之外，第二存储信号发生电路700b连接于偶数存储电极线S2、S4、...、S2n和奇数标准栅极线G3、...、G2n-1，并向存储电极线S2、S4、...、S2n施加存储信号。
代替向存储信号发生器700提供来自连接于栅极驱动器400的附加栅极线Gd的信号，可向存储信号发生器700提供来自单独单元的信号，单独单元诸如信号控制器600或单独的信号发生器(未示出)。在后面的实施例中，附加栅极线Gd不必形成在液晶板组件300上。
存储信号发生器700与信号线G1-G2n、Gd、D1-Dm和S1-S2n以及开关元件Q一起集成在液晶板组件300内。然而，存储信号发生器700可以包括至少一个集成电路(IC)芯片，该芯片安装在LC板组件300上，或者安装在连接于板组件300的载带型封装(TCP)的柔性印刷电路(FPC)膜上。可替换地，存储信号发生器700可以安装在单独的印刷电路板(未示出)上。
数据驱动器500连接于板组件300的数据线D1-Dm并向数据线D1-Dm施加数据电压，其中所述数据电压是从灰度电压发生器800所施加的灰度电压中选择的。然而，当灰度电压发生器800仅仅产生几个参考灰度电压，也就是不是产生所有灰度电压时，数据驱动器500可以划分参考灰度电压，以从所产生的灰度电压中产生数据电压。信号控制器600控制栅极驱动器400、数据驱动器500和存储信号发生器700。每个驱动装置500、600和800可以包括至少一个集成电路(IC)芯片，该芯片安装在LC板组件300上或安装在连接于板组件300的载带型封装(TCP)的柔性印刷电路(FPC)膜上。可替换地，至少一个驱动装置400、500、600和800可以与信号线G1-G2n、Gd、S1-S2n和D1-Dm以及开关元件Q一起集成在液晶板组件300内。可替换地，所有驱动装置400、500、600和800可以集成在单个IC芯片内，但是至少一个驱动装置400、500、600和800或至少一个驱动装置400、500、600和800中的至少一个电路元件可以设置在单个IC芯片的外部。
以下详细描述液晶显示器的运行。信号控制器600接收输入图像信号R、G和B和来自外部图形控制器(未示出)的控制输入图像信号显示的输入控制信号。输入图像信号R、G和B包含像素PX的亮度信息，该亮度具有选定数量的灰度，例如1024(＝210)、256(＝28)或64(＝26)个灰度。输入图像信号的示例是垂直同步信号Vsync、水平同步信号Hsync、主时钟信号MCLK和数据启动信号DE。
根据液晶板组件300的运行状态并基于输入控制信号和输入图像信号R、G和B，信号控制器600处理图像信号R、G和B以产生栅极控制信号CONT1、数据控制信号CONT2和存储控制信号CONT3，并随后将栅极控制信号CONT1传输至栅极控制器400，将数据控制信号CONT2和经处理的图像信号DAT传输至数据驱动器500，将存储控制信号CONT3传输至存储信号发生器700。栅极控制信号CONT1包括指示扫描开始的扫描开始信号STV1和STV2以及至少一个控制栅极导通电压Von的输出时间段的时钟信号。
栅极控制信号CONT1还可以包括限定栅极导通电压Von的持续时间的输出启动信号OE。
数据控制信号CONT2包括指示一行像素PX的数据传输的水平同步开始信号STH、控制向数据线D1至Dm施加数据电压的负载信号LOAD以及数据时钟信号HCLK。
数据控制信号CONT2可以进一步包括反转数据电压相对于公共电压Vcom的极性的反转信号RVS。
响应于来自信号控制器600的数据控制信号CONT2，数据驱动器500接收一行像素PX的一组数字图像信号DAT，将数字图像信号DAT转换为选自灰度电压的模拟数据电压，并向数据线D1至Dm施加模拟数据电压。
响应于来自信号控制器600的栅控制信号CONT1，栅驱动器400向标准栅极线G1-G2n中相应一条(例如第i标准栅极线Gi)施加栅极导通电压Von，并使连接于标准栅极线Gi(除与开关元件Q不连接的附加栅极线Gd以外)的开关元件Q导通。施加于数据线D1-Dm的数据电压随后通过激活的开关晶体管Q施加于第i行的像素PX，从而给像素PX内的液晶电容器Clc和存储电容器Cst充电。
施加于像素PX的数据电压和公共电压Vcom之间的差表现为像素PX的液晶电容器Clc电压，这一电压称为像素电压。液晶电容器Clc内的液晶分子具有取决于像素电压幅值的方向性，分子方向性决定了与各自像素PX有关的穿过液晶层3的光的偏振。偏光器将光偏振转换为光透射，从而像素PX具有由数据电压的灰度表示的亮度。
在一个水平周期(也称为“1H”并等于水平同步信号Hsync和数据启动信号DE的一个周期)之后，数据驱动器500向第(i+1)行的像素PX施加数据电压，随后栅极驱动器400将施加于第i标准栅极线Gi的栅极信号变为栅极截止电压Voff并将施加于下一标准栅极线Gi+1的栅极信号变为栅极导通电压Von。从而使第i行的开关元件Q截止，从而像素电极191处于浮置状态。
基于存储控制信号CONT3和施加于第(i+1)栅极线Gi+1的栅极信号的电压变化，存储信号发生器700改变施加于第i存储电极线Si的存储信号的电压电平。从而连接于存储电容器Cst一端的像素电极191的电压根据连接于存储电容器Cst另一端的存储电极线Si的电压变化而变化。
通过对所有像素行重复这一程序，液晶显示器显示一帧的图像。
当在一帧结束后开始下一帧时，控制施加于数据驱动器500的反转信号RVS，从而数据电压的极性反转(称为“帧反转”)。此外，施加于一行的像素PX的数据电压的极性基本上相同，施加于两个相邻行的像素PX的数据电压的极性反转(也就是行反转)。
由于示范性LCD既执行帧反转也执行反转，因此施加于一行的像素PX的所有数据电压的极性为正或负，并且以一帧为单位改变。就这点而言，当像素电极191由正极性的数据电压充电时，施加于存储电极线S1-S2n的存储信号从低电平电压变为高电平电压。反之，当像素电极191由负极性的数据电压充电时，存储信号从高电平电压变为低电平电压。因此，当像素电极191由正极性数据电压充电时，像素电极191的电压增大得更多，像素电极191由负极性数据电压充电时，像素电极191的电压下降得更多。这样，像素电极191的电压范围变得比作为数据电压基础的灰度电压的范围宽，从而增大利用低基础电压的亮度范围。
第一存储信号发生电路700a和第二存储信号发生电路700b可以包括分别连接于存储电极线S1-S2n的多个信号发生电路710。下面参考图3和4描述根据本发明的信号发生电路710的示范性实施例。其中，图3是示范性信号发生电路的电路图，图4是说明该示范性信号发生电路的信号的定时的图。
参考图3，信号发生电路710包括输入端IP和输出端OP。在第i信号发生电路中，输入端IP连接于施加有第(i+1)栅极信号gi+1(以下为“输入信号”)的第(i+1)栅极线Gi+1，输出端OP连接于第i存储电极线Si以输出第i存储信号Vsi。类似地，在第i+1信号发生电路中，输入端IP连接于施加有作为输入信号的第(i+2)栅极信号gi+2的第(i+2)栅极线Gi+2，输出端OP连接于第(i+1)存储电极线Si+1以输出第(i+1)存储信号Vsi+1。
向信号发生电路710施加来自信号控制器600的存储控制信号CONT3的第一至第三时钟信号CK1、CK1B和CK2，并进一步施加来自信号控制器600或另一外部装置的高电压AVDD和低电压AVSS。
如图4中所描述的，第一至第三时钟信号CK1、CK1B和CK2的周期可以大约为2H，它们的占空比可以大约为50％。第一时钟信号CK1和第二时钟信号CK1B具有大约180°的相位差并彼此反相，第二时钟信号CK1B和第三时钟信号CK2具有基本相同的相位差。此外，第一至第三时钟信号CK1、CK1B和CK2以一帧为单位反转。
第一时钟信号CK1和第二时钟信号CK1B可以具有约15V的高电平电压Vh1和约0V的低电平电压Vl1。第三时钟信号CK2可以具有约5V的高电平电压Vh2和约0V的低电平电压Vl2。高电压AVDD可以为大约5V，也就是等于第三时钟信号CK2的高电平电压Vh2，低电压AVSS可以为大约0V，也就是等于第三时钟信号CK2的低电平电压Vl2。
信号发生电路710包括五个晶体管Tr1-Tr5和两个电容器C1和C2，每个晶体管具有控制端、输入端和输出端。
晶体管Tr1的控制端连接于输入端IP，晶体管Tr1的输入端连接于第三时钟信号CK2，晶体管Tr1的输出端连接于输出端OP。
晶体管Tr2和Tr3的控制端连接于输入端IP，晶体管Tr2和Tr3的输入端分别连接于第一时钟信号CK1和第二时钟信号CK1B。
晶体管Tr4和Tr5的控制端分别连接于晶体管Tr2和Tr3的输出端，晶体管Tr4和Tr5的输入端分别连接于低电压AVSS和高电压AVDD。
电容器C1连接在晶体管Tr4的控制端与低电压AVSS之间，电容器C2连接在晶体管Tr5的控制端与高电压AVDD之间。
晶体管Tr1-Tr5可以是非晶硅晶体管或多晶硅薄膜晶体管。
信号发生电路的如下运行。如图4中所描述的，施加于两条相邻栅极线的栅极导通电压Von彼此交迭一段时间，栅极导通电压交迭的时间可以大约为1H。因此，所有像素PX用施加于紧接着的前一行的像素的数据电压充电大约1H的时间，随后用新的数据电压充电剩余的1H的时间以正常显示图像。
第i信号发生电路如下运行。当输入信号，即施加于第(i+1)栅极线Gi+1的栅极信号gi+1变为栅极导通电压Von，第一至第三晶体管Tr1-Tr3导通。导通的第一晶体管Tr1向输出端OP传输第三时钟信号CK2，因此存储信号Vsi的电压电平由第三时钟信号CK2的低电平电压Vl2变为低电平电压V-。同时，导通的第二晶体管Tr2向晶体管Tr4的控制端传输第一时钟信号CK1，导通的第三晶体管Tr3向晶体管Tr5的控制端传输第二时钟信号CK1B。
由于第一时钟信号CK1和第二时钟信号CK1B彼此反相，晶体管Tr4和Tr5彼此相反地运行。即，当晶体管Tr4导通时，晶体管Tr5截止。相反地，当晶体管Tr4截止时，晶体管Tr5导通。当晶体管Tr4导通和晶体管Tr5截止时，低电压AVSS传输至输出端OP，当晶体管Tr4截止和晶体管Tr5导通时，高电压AVDD传输至输出端OP。
栅极信号gi+1的栅极导通电压Von的时间例如为大约2H，约1H的第一半表示为第一时段T1，剩余时间的第二半，约1H表示为后面时段T2。
由于在第一时段T1期间，第一时钟信号CK1保持在高电压Vh1，第二时钟信号CK1B和第三时钟信号CK2分别保持在低电压Vl1和Vl2，由晶体管Tr1将第三时钟信号CK2的低电压Vl2所传输至的输出端OP被施加有低电压AVSS。因此，存储信号Vsi保持在低电平电压V-，该低电平电压具有等于低电压Vl2和低电压AVSS的幅值。同时，在第一时段T1期间，第一时钟信号CK1的高电平电压Vh1与低电压AVSS之间的电压充入电容器C1，第二时钟信号CK1B的低电平电压Vl1与高电压AVDD之间的电压充入电容器C2。
由于在后面时段T2期间，第一时钟信号CK1保持在低电平电压Vl1，因此第二时钟信号CK1B和第三时钟信号CK2保持在高电平电压Vh1和Vh2，晶体管Tr5导通，晶体管Tr4截止，也就是与它们各自在第一时段T1期间的状态相反。
因此，输出端OP施加有通过导通的晶体管Tr1传输的第三时钟信号CK2的高电平电压Vh2，从而存储信号Vsi的状态从低电平电压V-变为幅值等于高电平电压Vh2的高电平电压V+。此外，输出端OP施加有通过导通的晶体管Tr5提供的幅值等于高电平电压V+的高电压VADD。
同时，由于充入电容器C1的电压基本上与第一时钟信号CK1的低电平电压Vl1和低电压VASS之差相同，因此当第一时钟信号CK1的低电平电压Vl1和低电压VASS彼此相同时，电容器C1放电。由于充入电容器C2的电压基本上与第二时钟信号CK1B的高电平电压Vh1和高电压VADD之差相同，因此当高电平电压Vh1和高电压AVDD彼此不同时，充入电容器C2的电压不为0V。如上所述，当第二时钟信号CK1B的高电平电压Vh1约为15V、高电压AVDD约为5V时，约10V的电压充入电容器C2。
当栅极信号gi+1的级经过后面时段T2从栅极导通电压Von变为栅极截止电压Voff时，晶体管Tr1-Tr3截止。因此，晶体管Tr1的输出端处于隔离状态，从而隔断晶体管Tr1和输出端OP之间的电连接。晶体管Tr2和Tr3的输出端也处于隔离状态，从而晶体管Tr4和Tr5的控制端也处于隔离状态。
由于充入电容器C1的电压尚不存在，因此晶体管Tr4保持在截止状态。然而，第二时钟信号CK1B的高电平Vh1和高电压AVDD之间的电压已经充入电容器C2。因此，当充入的电压大于晶体管Tr5的门限电压时，晶体管Tr5保持在截止状态。因此，输出的高电压AVDD传输至输出端OP，从而作为存储信号Vsi。因此，存储信号Vsi保持在高电平电压V+。
第(i+1)信号发生电路如下运行。当具有栅极导通电压Von的第(i+2)栅极信号gi+2施加于第(i+1)信号发生电路(未示出)时，激活第(i+1)信号发生电路。
如图4中所描述的，当第(i+2)栅极信号gi+2变为栅极导通电压Von时，第一至第三时钟信号CK1、CK1B和CK2的状态相对于第(i+1)栅极信号gi+1具有栅极导通电压Von的情况反转。
换句话说，第(i+2)栅极信号gi+2的第一栅极导通电压时段T1的运行与第(i+1)栅极信号gi+1的第二栅极导通电压时段T2相同，从而晶体管Tr1、Tr3和Tr5导通。因此，第三时钟信号CK2的高电平电压Vh2和高电压AVDD施加于输出端OP，从而存储信号Vsi+1变为高电平电压V+。
然而，第(i+2)栅极信号gi+2的第二栅极导通电压时段T2的运行与第(i+1)栅极信号gi+1的第一栅极导通电压时段T1相同，从而晶体管Tr1、Tr2和Tr4都导通。因此，第三时钟信号CK2的低电平电压Vl2和低电压AVSS施加于输出端OP，从而存储信号Vsi+1从高电平电压V+变为低电压V-。
如上所述，在输入信号保持在栅极导通电压Von时，晶体管Tr1适于施加作为存储信号的第三时钟信号CK2，在输出端OP与晶体管Tr1的输出端由于输入信号的栅极截止电压Voff而隔离时，其他晶体管Tr2-Tr5适于利用电容器C1和C2将存储信号的状态保持到下一帧。换句话说，晶体管Tr1用于首先向相应的存储电极线施加存储信号，其他晶体管Tr2-Tr5用于均匀地保持输出的存储信号。因此，优选地，晶体管Tr1的尺寸大于晶体管Tr2-Tr5的尺寸。
可以理解，像素电极电压Vp相应于存储信号Vs的电压变化而增大或减小。下面描述由于存储信号Vs的电压变化引起的像素电极电压Vp的改变。
以下，每个电容器和它们各自的电容由相同的附图标记指示。首先，像素电极电压Vp通过下面的等式1得到。在等式1中，Clc和Cst分别表示液晶电容器和存储电容器以及它们的电容，V+表示存储信号Vs的高电平电压，V-表示存储信号Vs的低电平电压。
如等式1中所描述的，像素电极电压Vp通过数据电压VD加或减一变化量Δ限定，该变化量Δ通过液晶电容器和存储电容器的电容Clc和Cst以及存储信号Vs的电压变化。
[等式1]
Vp = V D ± Δ = V D ± C st C st + C lc ( V + - V - )
像素设计为使得数据电压VD在约0V至约5V的范围内，Cst和Clc彼此相等。这样，在上面的等式1中，当V+-V-＝5V时，Vp＝VD±2.5。
因此，当存储信号Vs的电压改变时，像素电极电压Vp根据数据电压VD的极性，从通过相关数据线施加的数据电压VD增大或减小±2.5V。即，当极性为正时，像素电极电压Vp增大约+2.5V，当极性为负时，像素电极电压Vp减小约-2.5V。由于像素电极电压Vp的改变，像素电压的范围也变宽。例如，当公共电压Vcom固定在约2.5V时，由于施加于像素电压的数据电压VD在从约0V至约5V的范围内，像素电压设置在从约-2.5V至约+2.5V的范围内。然而，当存储信号Vs从高电平电压V+变为低电平电压V-时，像素电压的范围变宽至从-5V至+5V的范围。
以这样的方式，像素电压的范围变宽差不多为下述值：即由在存储信号中的改变V+-V-造成的像素电极电压Vp的变化量Δ的值。因此，表示灰度的电压的范围变宽，从而提高亮度。
此外，由于公共电压固定在恒定电压，与交替施加高电压和低电压的实施例相比，减小了能耗。换句话说，当施加于公共电极的公共电压为约0V或5V时，施加于形成在数据线和公共电极之间的寄生电容的电压具有约±5V的最大值。然而，当公共电压固定在约2.5V时，施加于形成在数据线和公共电极之间的寄生电容的电压减少至约±2.5V的最大值。由于减小了形成在数据线和公共电极之间的寄生电容中的能耗，也相应地减小了液晶显示器中的全部能耗。
然而，由于液晶层的响应速度相对较低，液晶分子不能快速地响应像素电压。因此，液晶电容器Clc的静电电容取决于液晶电容器Clc的像素电压，并随着液晶分子是否达到再排列(re-aligned)和稳定状态而变化。因此，像素电极电压Vp随着液晶分子是否达到稳定状态而变化。
下面描述像素电极电压Vp根据液晶分子是否达到稳定状态的变化。在最大像素电压、即最大灰度(通常黑类型中的白灰度)像素电压施加于液晶电容器Clc并且在液晶分子达到稳定状态之后的液晶电容器Clc的静电电容假定为在最小像素电压、即最小灰度(通常白类型中的黑灰度)像素电压施加于液晶电容器Clc并且在液晶分子达到稳定状态之后的液晶电容器Clc的静电电容的三倍。此外，假定V+-V-＝5V，Clc＝Cst。
在最大灰度像素电压施加于液晶电容器Clc并且当液晶分子达到稳定状态时，像素电极电压Vp通过等式1表示。由于V+-V-＝约5V，Clc＝Cst，像素电极电压Vp为Vp＝VD±2.5。
然而，在最大灰度像素电压施加于液晶电容器Clc之后，液晶分子没有达到稳定状态的情况，像素电极电压Vp通过等式2表示。
[等式2]
Vp = V D ± Δ = V D ± C st C st + C lc ( V + - V - )
= V D ± C st C st + 1 3 C st ( V + - V - ) = V D ± 3 4 ( V + - V - )
由于V+-V-＝5V，Vp＝VD±3.75
这里，在最大灰度像素电压施加于液晶电容器Clc之后，液晶分子没有达到稳定状态，像素电极电压Vp维持在最小灰度像素电压施加于液晶电容器Clc并且当液晶分子达到稳定状态时的像素电极电压。换句话说，像素电极电压Vp维持在最后一帧的状态。因此，由于存储信号的改变V+-V-造成的像素电极电压Vp的变化量Δ从约±2.5V增大至约±3.75V。
在从最小灰度的象素电极电压变为另一灰度的象素电极电压的情况，由于存储信号的改变V+-V-造成的像素电极电压Vp的变化量Δ进一步增大，直到液晶分子达到稳定状态。当V+-V-＝约5V时，变化量Δ增大至约±3.75V的最大值。
因此，在传统显示器中，如图6中所描述的，尽管相应于目标像素电极电压VT的像素电极电压Vp在所有帧内施加于像素电极，但是由于在完成充电操作之后相邻数据电压的影响减小了充入像素电极的像素电极电压，从而像素电极电压在一帧内没有达到目标像素电极电压VT。因此，像素电极电压Vp仅仅在已经显示了几帧之后才达到目标像素电极电压VT。然而，根据本发明的示范性实施例，如图5中所描述的，由于施加于像素电极的像素电极电压Vp高于目标像素电极电压VT，因此像素电极在一帧内达到目标像素电极电压VT。因此，与传统显示器相比，液晶的响应速度RC得到本质的提高。
因此，通过将存储信号Vs的电压变化加到数据电压VD上或从数据电压VD中减去存储信号Vs的电压变化，当像素已经充有正极性的数据电压时，像素电极电压Vp增大该电压变化，相反地，当像素已经充有负极性的数据电压时，像素电压Vp减小该电压变化。从而，通过增加或减小象素电极电压Vp，使得像素电压的变化比灰度电压的范围宽，从而也相应地增大所表现的亮度的范围。
而且，由于公共电压固定在选定值，因此与交替的高和低值的公共电压相比，能耗减小了。
下面参考图7至10描述根据本发明的LCD的第二示范性实施例，其中图7是该示范性LCD的原理框图，图8是在该LCD中使用的信号发生电路的另一示范性实施例的电路图，图9是说明图8的信号电路发生电路的信号的定时的图，图10是根据本发明的信号发生电路的另一示范性实施例的电路图。
如图7中所描述，第二示范性LCD与图1的LCD具有基本上相同的结构，除连接于所有标准栅极线G1至G2n的栅极驱动器401和连接于所有存储电极线S1至S2n的存储信号发生器701以外。因此，为了简短起见，省略对由相同参考数字指示的相同元件的进一步详细描述。
如在上面结合图1所述，栅极驱动器400可连接选定数量的连接于存储电极线驱动器701的附加栅极线(未示出)。栅极驱动器401和存储信号发生器701以及像素PX的开关元件Q以相同工艺形成和集成在液晶板组件301内。可替换地，栅极驱动器401和存储信号发生器701可以以IC芯片的形式直接安装在液晶板组件301上，栅极驱动器401和存储信号发生器701可安装在柔性印刷电路膜(未示出)上并以载带封装(TCP)的形式连接在液晶板组件301，或者栅极驱动器401和信号发生器700可安装在单独的印刷电路板(PCB)(未示出)上。
栅极驱动器401从第一标准栅极线G1开始顺序地向标准栅极线G1至G2n施加栅极导通电压Von，以控制连接于栅极线G1至G2n的像素行的充电操作和存储信号发生器701的操作。此外，栅极驱动器400可向最后一条栅极线G2n之后的预定数量的虚拟线施加栅极导通电压Von。
存储信号发生器701包括连接于存储电极线S1至S2n的多个信号发生电路。除输入信号之外，信号发生电路具有相同的结构并进行相同的操作。如图8中所描述的，信号发生电路(例如连接于第i存储电极线Si的第i信号发生电路STi并且与图3中所示的信号发生电路相似)包括五个晶体管Tr1至Tr5和两个电容器C1和C2。然而，第i信号发生电路STi进一步包括四个附加晶体管Tr6至Tr9和两个附加电容器C3和C4。
以类似于图3中所示的信号发生电路的方式，第一晶体管Tr1-Tr3包括分别连接于第一至第三时钟信号CK1、CK1B和CK2的输入端、连接于输入端IP的控制端以及分别连接于输出端OP和晶体管Tr4和Tr5的控制端的输出端。晶体管Tr4和Tr5包括分别连接于低电压AVSS和高电压AVDD的输入端和连接于输出端OP的输出端。
此外，晶体管Tr6和Tr7包括分别连接于晶体管Tr8和Tr9的输入端的控制端、分别连接于高电压AVDD和低电压AVDD的输入端以及连接于输出端OP的输出端。晶体管Tr8和Tr9具有连接于下一信号发生电路(即第(i+1)信号发生电路)的输入端的控制端、分别连接于晶体管Tr6和Tr7的控制端的输入端以及分别连接于第一和第二时钟信号CK1和CK1B输出端。
电容器C1连接在晶体管Tr4的控制端与第二时钟信号CK1B之间，电容器C2连接在晶体管Tr5的控制端与第一时钟信号CK1之间。
电容器C3连接在晶体管Tr7的控制端与第一时钟信号CK1之间，电容器C4连接在晶体管Tr6的控制端与第二时钟信号CK1B之间。
晶体管Tr1至Tr9可以是非晶硅晶体管或者多晶硅薄膜晶体管，并可形成在液晶板组件内。在这样的结构中，连接于第i存储电极线Si的信号发生电路STi施加有栅极信号gi+1和gi+2，栅极信号施加于第(i+1)和第(i+2)栅极线Gi+1和Gi+2。
因此，如上所述，为了向选定数量的信号发生电路(例如第(n-1)信号发生电路和第n信号发生电路)施加栅极信号，需要选定数量的附加栅极线(未示出)。这些附加栅极线基本平行于栅极线G1至G2n地形成在液晶板组件301上并连接于栅极驱动器401，顺序地施加有由栅极导通电压Von和栅极截止电压Voff的组合构成的、与栅极信号g2n相邻的栅极信号。
可替代地，第(n-1)信号发生电路和第n信号发生电路可施加有来自其他装置(诸如代替栅极驱动器401的信号控制器600)的外部控制信号。
下面参考图9的信号定时图描述信号发生电路的运行。首先，应该注意，如在上面的第一实施例中，在第二示范性显示器中，进行一行反转和一帧反转，第一至第三时钟信号CK1、CK1B和CK2与图4中所示的时钟信号CK1、CK1B和CK2相同。如图9中所描述的，顺序地施加于标准信号线G1至G2n的栅极导通电压Von不与相邻的栅极导通电压Von交迭。
第i信号发生电路STi如下运行。当栅极导通电压Von施加于栅极信号gi+1时，晶体管Tr1至Tr3导通。
因此，如图4中所描述的，在晶体管Tr1导通期间，第三时钟信号CK2的高电平电压Vh2通过输出端OP输出至存储电压线Si，作为存储信号Vsi，从而存储信号Vsi从低电平电压V-变为高电平电压V+。在向栅极信号gi+1施加栅极导通电压Von期间，第一时钟信号CK1维持在低电平电压Vl1，第二时钟信号CK1B维持在高电平电压Vh1。因此，低电平电压Vl1和高电平电压Vh1分别通过导通的晶体管Tr2和Tr3施加至晶体管Tr4和Tr5的控制端，从而晶体管Tr5导通，晶体管Tr4截止。
因此，在向栅极信号gi+1施加栅极导通电压Von期间，例如在约1H的时段期间，第三时钟信号CK2的高电平电压Vh2和高电压AVDD施加于输出端OP，从而存储信号Si施加有高电平电压V+。
在约1H的时段之后，栅极截止电压Voff施加于第(i+1)栅极信号gi+1，栅极导通电压施加于第(i+2)栅极信号gi+2，从而晶体管Tr1至Tr3截止，晶体管Tr8和Tr9导通。
此时，第一时钟信号CK1变为高电平电压Vh1，第二时钟信号CK1B变为低电平电压Vl1。
因此，通过晶体管Tr8和Tr9施加第一和第二时钟信号CK1和CK1B，晶体管Tr6导通，晶体管Tr7截止。
由于连接于电容器C2的第一时钟信号CK1从低电平电压Vl1变为高电平电压Vh1，连接于电容器C2的晶体管Tr5的控制端变为高于在晶体管Tr3导通时施加的高电平电压Vh1的电压。由于连接于电容器C1的第二时钟信号CK1B从高电平电压Vh1变为低电平电压Vl1，所以连接于电容器C1的晶体管Tr4的控制端变为低于在第二晶体管Tr2导通时施加的低电平电压Vl1的电压。
因此，在第(i+2)栅极信号gi+2施加栅极导通电压Von期间，晶体管Tr5和Tr6导通，从而通过输出端OP输出高电压AVDD，作为存储信号Vsi。
在约1H的时段之后，第(i+2)栅极信号gi+2截止，从而晶体管Tr8和Tr9导通。第一时钟信号CK1从高电平电压Vh1变为低电平电压Vl1，第二时钟信号CK1B从低电平电压Vl1变为高电平电压Vh1。
因此，连接于电容器C3的晶体管Tr7的控制端变为低于在晶体管Tr9导通时施加的低电平电压Vl1的电压。连接于电容器C4的晶体管Tr6的控制端变为高于在晶体管Tr8导通时施加的高电平电压Vh1的电压。
因此，由于充入电容器C4的电压，晶体管Tr6导通，从而高电压AVDD作为存储信号Vsi通过晶体管Tr6输出至输出端OP，从而存储信号Vsi具有高电平电压V+。
在约1H的时段之后，第一控制信号CK1从低电平电压Vl1变为高电平电压Vh1，第二控制信号CK1B从高电平电压Vh1变为低电平电压Vl1。因此，由于连接于第一时钟信号CK1的电容器C2的运行，晶体管Tr5导通，从而高电压AVDD作为存储信号Vsi通过导通的晶体管Tr5输出至输出端OP。因此，存储信号Vsi具有高电平电压V+。
因此，当第(i+1)栅极信号gi+1施加有栅极截止电压Voff时，在约1H的时段期间，当第一时钟信号CK1维持在高电平电压Vh1时，由于充入连接于晶体管Tr5的控制端的电容器C2的电压，晶体管Tr5导通，从而高电压AVDD通过晶体管Tr5施加至输出端OP。在约1H的时段期间，当第二时钟信号CK1B维持在高电平电压Vh1时，由于充入连接于晶体管Tr6的控制端的电容器C4的电压，晶体管Tr6导通，从而高电压AVDD通过晶体管Tr6施加至输出端OP。
以前述的方式，在约1H的时段内，晶体管Tr5和Tr6根据电容器C2和C4的充电操作交替地导通。因此，直到施加下一帧的栅极导通电压Von为止，高电压AVDD输出至输出端OP，因此输出高电平电压V+的存储信号Vsi。
因此，由于施加栅极导通电压Von，在连接于第i栅极线Gi的像素行的充电操作之后，即在栅极导通电压Von施加于第(i+1)栅极线Gi+1之后，存储信号Vsi从低电平电压V-变为高电平电压V+，从而像素电极电压增加由上面的等式1或2限定的变化量。
因此，以类似于上面的第一LCD实施例的方式，由于施加于像素电极的像素电极电压高于目标像素电极电压，所以像素电极能够在一帧内达到目标像素电极电压。因此，与现有技术相比，液晶的响应速度得到本质的提高。
此外，在向施加于晶体管Tr1至Tr3的栅极信号施加栅极导通电压Von之后，晶体管Tr5和Tr6在约1H的时段内交替地导通，从而维持存储信号Vsi的电压状态，直到下一帧为止。因此，晶体管Tr5和Tr6运行的可靠性得到提高，从而以稳定的方式施加存储信号Vsi。
换句话说，在通过仅仅使用晶体管Tr5和Tr6之一维持存储信号的电压状态直到下一帧为止的情况中，导通电压需要施加于晶体管Tr5和Tr6的控制端直到下一帧为止。在这种情况中，由于晶体管长时间导通运行，晶体管的运行特性退化，从而门限电压的电平的变化和晶体管运行稳定性的其他恶化可能出现。然而，由于晶体管Tr5和Tr6在约1H的时段内交替地导通，加在晶体管Tr5和Tr6的控制端上的压力减小了，从而增加晶体管的运行稳定性和耐久性。
如图9中所描述的，类似于第i信号发生电路的运行，当第(i+1)信号发生电路STi+1施加有第(i+2)栅极信号gi+2时，晶体管Tr1至Tr3导通。因此，在通过晶体管Tr1施加栅极导通电压Von期间，具有低电平电压Vl2的第三时钟信号CK2作为存储信号Vsi通过输出端OP输出，因此输出高电平电压V+的存储信号Vsi+1。
在约1H的时段期间，当第(i+2)栅极信号gi+2施加有栅极导通电压Von时，第一时钟信号CK1维持在高电平电压Vh1，第二时钟信号CK1B维持在低电平电压Vl1。因此，晶体管Tr5截止，晶体管Tr4导通。因此，通过导通的晶体管Tr1-Tr4施加的低电平电压Vl1和低电压AVSS施加于输出端OP，因此输出低电平电压V-的存储信号Vsi+1。
在约1H的时段之后，第(i+3)栅极信号gi+3施加有栅极导通电压Von。因此，第一时钟信号CK1维持在低电平电压Vl1，第二时钟信号CK1B维持在高电平电压Vh1。因此，晶体管Tr7导通，晶体管Tr4由于充入电容器C1的电压也导通。因此，在第(i+3)栅极信号gi+3施加有栅极导通电压Von的时间期间，晶体管Tr4和Tr7导通，从而低电压AVSS输出至输出端，因此输出低电平电压V-的存储信号Vsi+1。
在约1H之后，第一时钟信号CK1维持在高电平电压Vh1，第二时钟信号CK1B维持在低电平电压Vl1。因此，晶体管Tr7由于充入电容器C3的电压而导通，从而低电压AVSS作为存储信号Vsi+1输出。因此，存储信号Vsi+1具有低电压电平V-。
以这样的方式，晶体管Tr4或Tr7由于电容器C1或C3的充电操作而导通，低电压AVSS在约1H的时段内输出作为存储信号Vsi+1输出，直到施加下一帧的选通电压Von为止。换句话说，当第一时钟信号CK1维持在高电平电压Vh1，低电压AVSS由于电容器C3和晶体管Tr7的操作而作为存储信号Vsi+1输出。当第二时钟信号CK1B维持在高电平电压Vh1时，低电压AVSS由于电容器C1和晶体管Tr4的操作而作为存储信号Vsi+1输出。
因此，由于施加栅极导通电压Von，在连接于第(i+1)栅极线Gi的像素行的充电操作之后，即在栅极导通电压Von施加于第(i+2)栅极线Gi+2之后，存储信号Vsi+1从高电平电压V+变为低电平电压V-，从而像素电极电压减小由上面的等式1或2限定的变化量。因此，以类似于上面的第一LCD实施例的方式，由于施加于像素电极的像素电极电压高于目标像素电极电压，所以像素电极能够在一帧内达到目标像素电极电压。因此，与现有技术相比，液晶的响应速度得到本质的提高。
就像上面的晶体管Tr5和Tr6，在向施加于晶体管Tr1至Tr3的栅极信号施加栅极导通电压Von之后，晶体管Tr4和Tr7在约1H的时段内交替地导通，从而维持存储信号Vsi+1的电压状态，直到下一帧为止。因此，晶体管Tr4和Tr7运行的可靠性得到提高，存储信号Vsi以稳定的方式施加。
以前述的方式，由于各个信号发生电路的运行，从第一存储电极线S1至最后一条存储电极线S2n施加存储信号Vs1、Vs2、...、Vs2n。
如上所述，晶体管Tr1用于首先向相应的存储电极线施加存储信号电压，其他的晶体管Tr2至Tr9用于维持施加于存储电极线的存储信号，直到下一帧为止。因此，优选地，晶体管Tr2至Tr9小于晶体管Tr1。
而且，应该理解，尽管第二示范性LCD的实施例表示和描述为仅仅包括一个栅极驱动器401和一个存储信号发生器701，但是本发明不局限于此。例如，上面的信号发生单元能够应用于图1的LCD。
下面参考图10描述根据本发明的信号发生器电路的第三示范性实施例。
如图10中所描述的，第三示范性信号发生电路701a具有与图8的信号发生电路701基本相同的结构，除电容器C11至C14以外。因此，为了简短起见，省略对由相同参考数字指示的相同元件的进一步详细描述。
电容器C11形成在晶体管Tr4和低电压AVSS之间。电容器C12连接在晶体管Tr5和高电压AVDD之间。电容器C13连接在晶体管Tr7和低电压AVSS之间。电容器C14连接在晶体管Tr6和高电压AVDD之间。
电容器C11至C14的作用是稳定施加于连接于它们的晶体管Tr5、Tr4、Tr7和Tr6的控制端的电压。换句话说，当导通电压施加于晶体管Tr5、Tr4、Tr7和Tr6的控制端时，电容器C11至C14充电，从而阻断施加于晶体管Tr5、Tr4、Tr7和Tr6的控制端的导通电压。然而，由于充入电容器C11至C14的电压，晶体管Tr5、Tr4、Tr7和Tr6的控制端的信号维持在恒定电平。
下面参考附图详细描述在示范性LCD中使用的根据本发明的薄膜晶体管阵列板的示范性实施例的结构。
参考图11至12B描述薄膜晶体管(TFT)阵列板的第一示范性实施例，其中图11是示范性阵列板的局部顶视平面图，表示其中的单个像素区域，图12A和12B是该示范性阵列板的局部横截面图，分别沿图11中截面线XIIA-XIIA和XIIB-XIIB截开。
多条栅极线121和多条存储电极线131设置在由透明玻璃或塑料制成的绝缘基板110上。栅极线121基本在图中的水平方向上延伸，并起到传输栅极信号的作用。栅极线121包括多个向下突出的栅极124和多个具有用于连接至其他层或外部驱动电路的宽区域的端部129。
产生栅极信号的栅极驱动电路(未示出)可安装在连接在基板110上的柔性印刷电路膜(未示出)上，或者可替换地，栅极驱动电路可直接安装在基板110上，或者可集成在基板110内。在栅极驱动电路集成在基板110内的实施例中，栅极线121可直接连接于栅驱动电路。
每条存储电极线131基本在水平方向上延伸，并包括多个具有向下扩大的宽度的扩大部分137。每条存储电极线131可进一步包括具有用于连接至其他层或外部驱动电路的宽区域的端部。然而，存储电极线131的形状和布置可以不同的其他方式更改。
存储电极线131交替的各条以帧为单位被施加有约5V的高电平电压V+和约0V的低电平电压V-的选定电压。
产生存储信号的信号发生电路(未示出)可安装在柔性印刷电路膜(未示出)上，该柔性印刷电路膜安装在基板110上，或者可选择地，信号发生电路可直接安装在基板110上，或者可以集成在基板110内。在信号发生电路集成在基板110内的实施例中，存储电极线131延伸以便直接连接于信号发生电路。
栅极线121和存储电极线131可包括金属，诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)或钛(Ti)。可替换地，栅极线121和存储电极线131可具有包括具有不同物理特性的两层导电层(没有层)的多层结构。为了减小信号延迟或电压降，两层导电层之一例如可包括金属，诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)或钛(Ti)。另一导电层可包括与其他材料(特别是与ITO(铟锡氧化物)和IZO(铟锌氧化物))具有良好物理、化学和电接触特性的材料，诸如含钼金属、铬、钛和钽。组合的优选示例可包括下部铬层和上部铝合金层的组合、下部钼合金层和上部铝层的组合。然而，栅极线121和存储电极线131可由不同的其他金属和导电金属制成。
优选地，栅极线121和存储电极线131的侧表面相对于它们设置于其上的基板110倾斜，倾斜角从约30°至约80°。
由氮化硅SiNx、氧化硅SiOx等制成的栅绝缘层140形成在栅极线121和存储电极线131上。
多个由氢化非晶硅(a-Si)或多晶硅构成的半导体条纹151形成在栅极绝缘膜140上的选定位置处。半导体条纹151基本在垂直方向上延伸，并包括多个向栅电极124延伸的突起154。此外，半导体条纹151的宽度在靠近栅极线121和存储电极线131的区域扩大，以覆盖其宽区域。
多个线形欧姆接点161和岛形欧姆接点165形成在半导体条纹151上。欧姆接点161和165可包括硅化物或高度掺杂有诸如磷(P)的n型杂质的n+氢化非晶硅。线形欧姆接点161包括多个突起163。突起163和岛形欧姆接点165的相关联对设置在相关联的半导体条纹151的突出154上。
优选地，半导体条纹151以及欧姆接点161和165的侧表面也相对于基板100的表面倾斜，倾斜角从约30°至约80°。
多条数据线171和多个漏电极175形成在欧姆接点161和165以及栅极绝缘膜140上。
数据线171传输相应数据信号并基本在图中的垂直方向上延伸以与栅极线121和存储电极线131交叉。数据线171包括多个向栅电极124突出的源极173和多个具有用于连接至其他层或外部驱动电路的宽区域的端部179。产生数据信号的数据驱动电路(未示出)可安装在柔性印刷电路膜(未示出)上，该柔性印刷电路膜安装在基板110上，或者可选择地可直接安装在基板110上，或者可集成在基板110内。在数据驱动电路集成在基板110内的实施例中，数据线171可延伸以直接连接于数据驱动电路。
漏电极175与数据线171分离并面对源电极173，而栅电极124夹设在它们之间。每个漏电极175包括宽端和条形端。宽端与存储电极线131的扩大部分交迭，条形端由曲形源电极173部分地围绕。
一个栅电极124、一个源电极173和一个漏电极175以及一个半导体条纹的一个突起154构成一个薄膜晶体管(TFT)。该薄膜晶体管的沟道形成在源电极173和漏电极175之间的突起154内。
优选地，数据线171和漏电极175由钼(Mo)，诸如铬(Cr)、钽(Ta)或钛(Ti)等难熔金属，或它们相应的合金制成。数据线171和漏电极175可具有多层结构，包括难熔金属层(未示出)和低电阻率导电层(未示出)。多层结构的示例包括下部铬(或铬合金)层和上部铝合金层的双层结构，具有下部钼合金层、中间铝合金层和上部钼合金层的三层结构。然而，数据线171和漏电极175可由代替上面列出的不同的其他金属和导电材料制成。
优选地，数据线171和漏电极175的侧表面也相对于基板110的表面倾斜，倾斜角从约30°至约80°。
欧姆接点161和165仅仅夹设在下面半导体条纹151与上面数据线171和漏电极175之间，并起到减小其间的各接触电阻的作用。尽管半导体条纹151的宽度在大部分区域内小于数据线171的宽度，但是在栅极线121和存储电极线121彼此相交的部分处的宽度扩大，如上所述。半导体条纹151具有未被数据线171和漏电极175覆盖的暴露部分，诸如设置在源电极173和漏电极175之间的部分。
钝化层180形成在数据线171、漏电极175和半导体条纹151的暴露部分上。钝化层180可由有机或无机绝缘材料制成，并可具有平面化的上表面。绝缘材料的示例包括氮化硅和氧化硅。有机绝缘材料可具有感光性，其介电常数优选地为约4.0或更小。可替换地，为了提供有机层的优良绝缘特性和对半导体条纹151的暴露部分的坚固防护，钝化层180可结合下部无机层和上部有机层的双层结构。
分别暴露数据线171的端部179和漏电极175的多个接触孔182和185形成在钝化层180上。暴露栅极线121的端部129的多个接触孔181形成在钝化层180和栅极绝缘层140上。
多个像素电极191以及多个接触辅助部分81和82形成在钝化层180上。像素电极191可由诸如ITO和IZO的透明导电金属或诸如铝、银和铬或它们的合金的反射金属制成。
像素电极191通过接触孔185物理连接和电连接于漏电极175，并接收由漏电极175施加的数据电压。施加有数据电压的像素电极191与设置在另一显示板(未示出)内并施加有公共电压的公共电极(未示出)一起产生电场。该电场确定设置在两电极之间的液晶层(未示出)的液晶分子的排列(alignment)。穿过液晶层的光的极性根据液晶分子的排列而变化。像素电极191和公共电极构成在薄膜晶体管截止之后维持所施加的电压的电容器(这里称为液晶电容器)。
通过使像素电极191和电连接于像素电极191的漏电极175与存储电极线131交迭而形成的电容器称为存储电容器，它增大液晶电容器的电压存储容量。由于存储电极线131的扩大部分137，增加了交迭的面积，从而增大了存储电容器的静电容量。
接触辅助部分81和82分别通过接触孔181和182连接于栅极线121的端部129和数据线171的端部179。因此，接触辅助部分81和82起到增强栅极线121的端部129和数据线171的端部179与外部装置的粘附性并保护端部129和179的作用。
下面参考图13至14B描述根据本发明的薄膜晶体管阵列板的另一示范性实施例，其中图13是示范性阵列板的局部顶视平面图，图14A和14B是该示范性阵列板的局部横截面图，分别沿图13中截面线XIVA-XIVA和XIVA-XIVA截开。
如图13中可以看出，该示范性TFT阵列板的结构基本上与图11至12B所示的阵列板相同。多条具有栅电极124和端部129的栅极线121以及多条具有多个扩大部分137的存储电极线131设置在基板110上。栅极绝缘层140、多个具有突起154的半导体条纹151、多个具有突起163的线形欧姆接点161、以及多个岛形欧姆接点165以前述顺序地依次设置在基板上。源电极173、多条具有端部179的数据线171以及多个漏电极175设置在欧姆接点161和165上。钝化层180设置在它们之上。多个接触孔181、182和185形成在钝化层180和栅绝缘层140内。多个像素电极191以及多个接触辅助部分81和82设置在它们之上。
不像图11至12B中所示的示范性TFT阵列板，在该示范性阵列板中，半导体条纹151与数据线171、漏电极175以及下面欧姆接点161和165具有相同的平面形状，除设置薄膜晶体管所在的突起154之外。换句话说，半导体条纹151具有设置在数据线171、漏电极175以及下面欧姆接点161和165之下的非暴露部分，以及在源电极173和漏电极175之间没有被覆盖的暴露部分。
根据这里公开的示范性实施例，在公共电压固定于选定电压之后，电平在选定的时间段内变化的存储信号施加于存储电极线。随后具有不同电压的存储信号施加于相邻的存储电极线。因此，像素电极电压的范围变宽，因此像素电压的范围也变宽。由于表现灰度的电压的范围变宽，因此显示的图像质量相应得到提高。
与施加恒定存储信号的情况相比，在施加具有相同范围的数据电压的情况中，能够产生相对宽范围的像素电压。因此，减小显示器的能耗。此外，公共电压固定在恒定值，从而进一步减小显示器的能耗。
此外，由于完成液晶的充电操作之前的象素电极电压的范围比完成充电操作之后的像素电极电压的范围宽，所以高于或低于目标电压的电压在驱动液晶的初始时间施加，从而提高液晶材料的响应速度。
而且，信号发生电路的两个输出晶体管在约1H的时间段期间交替地运行，通过存储电极线施加的存储信号维持到下一帧。因此，用于维持存储信号的晶体管的可靠性得到提高，这些晶体管的耐用性也得到提高。因此，可以提供稳定的存储信号。
尽管已经结合实际的示范性实施例描述和说明了本发明，本领域的普通技术人员应该理解本发明不局限于所公开的实施例，而是相反地意欲覆盖在所附权利要求的精神和范围之内的不同变型和等同结构。

Claims (20)

1.一种被配置成以多个帧显示图像的显示装置，所述显示装置包括：
多条栅极线，适于传输多个栅极信号；
多条数据线，适于传输多个数据电压；
多条存储电极线，适于根据所述栅极信号传输多个存储信号；
多个像素，以具有多个行的矩阵布置，其中每个像素包含：连接于所述多条栅极线之一和所述多条数据线之一的开关元件、连接于所述开关元件和公共电压的液晶电容器、以及连接于所述开关元件和所述多条存储电极线之一的存储电容器；以及
多个信号发生电路，连接于所述多条存储电极线，其中所述多个信号发生电路的每一个适于紧接在相关行的像素的液晶电容器和存储电容器已经通过数据电压充电之后、响应于第一栅极信号的栅极导通电压和第一控制信号而向所述多条存储电极线中的相关的一条施加具有第一或第二电压的存储信号；适于响应于第二栅极信号的栅极导通电压以及第二和第三控制信号而在预定时间段内保持存储信号的电压；以及适于在第二栅极信号输出栅极截止电压之后、在每个预定时间段交替地响应于第二控制信号和第三控制信号之一而保持存储信号的电压。
2.根据权利要求1的显示装置，其中施加于相邻存储电极线的存储信号具有彼此不同的电压电平。
3.根据权利要求1的显示装置，其中施加于相同存储电极线的存储信号具有在每个显示帧反转的电压电平。
4.根据权利要求1的显示装置，其中所述公共电压为固定电压。
5.根据权利要求1的显示装置，其中所述预定时间段为大约一个水平周期。
6.根据权利要求1的显示装置，其中所述第一控制信号的波形与所述第三控制信号的波形相同。
7.根据权利要求6的显示装置，其中所述第二控制信号的波形与所述第三控制信号的波形相反。
8.根据权利要求6的显示装置，其中所述第一、所述第二和所述第三控制信号中的每一个具有第一电压电平和高于所述第一电压电平的第二电压电平，并在约一个水平周期的时间段期间在所述第一和所述第二电压电平之间交替。
9.根据权利要求8的显示装置，其中第一栅极信号的栅极导通电压和第二栅极信号的栅极导通电压之间的施加时间相差约一个水平周期。
10.根据权利要求8的显示装置，其中所述多个信号发生电路的每一个包含：第一晶体管，第一晶体管具有连接于所述多条栅极线之一的控制端、连接于第一控制信号的输入端和连接于所述多条存储电极线之一的输出端。
11.根据权利要求10的显示装置，其中所述多个信号发生电路的每一个还包含：具有连接于该栅极线的控制端和连接于第二控制信号的输入端的第二晶体管；和具有连接于该栅极线的控制端和连接于第三控制信号的输入端的第三晶体管。
12.根据权利要求11的显示装置，其中所述多个信号发生电路的每一个还包含：具有连接于另一条栅极线的控制端和连接于第二控制信号的输入端的第四晶体管，和具有连接于另一条栅极线的控制端和连接于第三控制信号的输入端的第五晶体管。
13.根据权利要求12的显示装置，其中所述多个信号发生电路的每一个还包含：
具有连接于第二晶体管的输出端的第一端和连接于第三控制信号的第二端的第一电容器；
具有连接于第三晶体管的输出端的第一端和连接于第二控制信号的第二端的第二电容器；
具有连接于第一电容器的第一端的控制端、连接于该存储电极线的输入端、和连接于第一驱动电压的输出端的第六晶体管；以及
具有连接于第二电容器的第一端的控制端、连接于第二驱动电压的输入端、和连接于该存储电极线的输出端的第七晶体管。
14.根据权利要求13的显示装置，其中所述多个信号发生电路的每一个还包含：
具有连接于第四晶体管的输出端的第一端和连接于第三控制信号的第二端的第三电容器；
具有连接于第五晶体管的输出端的第一端和连接于第二控制信号的第二端的第四电容器；
具有连接于第三电容器的第一端的控制端、连接于第二驱动电压的输入端、和连接于该存储电极线的输出端的第八晶体管；和
具有连接于第四电容器的第一端的控制端、连接于该存储电极线的输入端、和连接于第一驱动电压的输出端的第九晶体管。
15.根据权利要求14的显示装置，其中所述第一驱动电压低于所述第二驱动电压。
16.根据权利要求15的显示装置，其中所述第一驱动电压约为0V。
17.根据权利要求13的显示装置，其中所述第二驱动电压约为5V。
18.根据权利要求15的显示装置，其中所述第二电压电平高于所述第二驱动电压。
19.根据权利要求18的显示装置，其中所述第二电压电平为约15V。
20.根据权利要求14的显示装置，还包含：
第五电容器，连接在第六晶体管的控制端和第一驱动电压之间；
第六电容器，连接在第七晶体管的控制端和第二驱动电压之间；
第七电容器，连接在第八晶体管的控制端和第二驱动电压之间；以及
第八电容器，连接在第九晶体管的控制端和第一驱动电压之间。
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