JP5466970B2

JP5466970B2 - 半導体集積回路

Info

Publication number: JP5466970B2
Application number: JP2010045355A
Authority: JP
Inventors: 靖弘藤盛
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2010-03-02
Filing date: 2010-03-02
Publication date: 2014-04-09
Anticipated expiration: 2030-03-02
Also published as: JP2011180891A

Description

本発明は、Caplessタイプ（外付け容量不要型）のレギュレータを内蔵する半導体集積回路に係り、特にそのレギュレータの出力電圧を測定できるようにした半導体集積回路に関する。

一般のＡＳＩＣに内蔵されるCaplessタイプのレギュレータの出力電圧は、当該ＡＳＩＣ内のアナログ系マクロのように電源ノイズに対してセンシティブな内部回路に供給される。ところが、Caplessタイプのレギュレータには電圧出力ピンが設けられていないので、その出力電圧を確認することができない。

一方、特許文献１には、常時は内部回路の全部に主電源により電圧供給を行い、その主電源の電圧が降下した場合に、主電源によって常時充電されていた容量からなる補助電源の電圧を内部回路の一部に供給することが記載されている。

特開２００２−３５４７０７号公報

そこで、この特許文献１の技術をCaplessタイプのレギュレータに適用した場合、主電源の電圧を補助電源を介して確認することはできる。しかし、Caplessタイプのレギュレータから電源供給を受けるノイズに弱い内部回路と他の内部回路を分けることができないので、ノイズに弱い内部回路に悪影響が及ぶ恐れがある。

本発明の目的は、Caplessタイプのレギュレータの出力電圧を確認することができ、しかもノイズに弱い内部回路に悪影響を与えないようにした半導体集積回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１および第２の内部回路を有する半導体集積回路であって、第１の外部電源の供給を受ける第１の電源ピンと、前記第１の外部電源から第１の動作電源を生成するレギュレータと、前記第１の動作電源を前記第１の内部回路に供給する第１の電源配線と、前記第１の動作電源の電圧と同一電圧を有する第２の動作電源の供給を受ける第２の電源ピンと、前記第２の動作電源を前記第２の内部回路に供給する第２の電源配線と、オン状態において前記第１の電源配線と前記第２の電源配線とを相互に接続するスイッチ回路と、前記第１の内部回路が前記第１の動作電源の供給を受けて動作する通常動作時に、前記スイッチ回路をオフ状態に制御する制御回路と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載の半導体集積回路において、前記制御回路が、前記第１の動作電源の電圧をモニタする試験状態を示す信号が入力されたときに、前記スイッチ回路をオン状態に制御することを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の半導体集積回路において、前記第１の動作電源の異常を検知したときに検知信号を生成して前記制御回路に入力する検知回路をさらに備え、前記制御回路が、前記検知信号が入力されたときに、前記スイッチ回路をオン状態に制御することを特徴とする。
請求項４にかかる発明は、請求項１ないし３のいずれかに記載の半導体集積回路において、前記第２の電源ピンに安定化容量が接続されていることを特徴とする。

本発明によれば、レギュレータで生成された第１の動作電源が供給される第１の電源配線と第２の電源ピンに接続される第２の電源配線とを相互に接続するスイッチ回路を設けたので、そのスイッチ回路をオンすることにより、レギュレータで生成された第１の動作電源の電圧を第２の電源ピンにおいて確認することができる。また、通常動作時において、第１の動作電源の異常が発生したときにも、スイッチ回路をオンさせることにより、第２の電源ピンに接続された安定化容量でもって第１の動作電源の電圧の大きな変動を抑えることができる。

本発明の半導体集積回路の構成を示すブロック図である。図１内のスイッチ回路、制御回路および検知回路の構成を示すブロック図である。

図１に本発明の実施例の半導体集積回路を示す。１は第１の外部電源の電圧Ｖ１が入力する第１の電源ピン、２は接地ピン、３は第２の外部電源の電圧Ｖ２が入力する第２の電源ピンである。１０はCaplessタイプのレギュレータであり、電流源Ｉ１、定電圧ダイオードＺＤ、演算増幅器１１、ＰＭＯＳトランジスタＭＰ１、分圧抵抗Ｒ１，Ｒ２からなる。２０はノイズに弱いマクロやコア等の第１の内部回路、３０はノイズに強いマクロやコア等の第２の内部回路である。４０はスイッチ回路であり、レギュレータ１０の出力側と第１の内部回路２０を接続する第１の電源配線４と、第２の電源ピン３と第２の内部回路３０を接続する第２の電源配線５との間をオン／オフして切り替えする。５０はそのスイッチ回路４０のオン／オフ切り替えを制御する制御回路である。６０は第１の外部電源の電圧Ｖ１の異常を検知する検知回路である。Ｃは第２の電源ピン３と接地ピン２との間に外部接続された安定化容量である。

図２にスイッチ回路４０、制御回路５０および検知回路６０の内部構成を示す。スイッチ回路４０は、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１を並列接続したアナログスイッチからなる。制御回路５０は、論理和否定回路ＮＯＲとインバータＩＮＶからなる。５１は制御端子であり、テストモード信号ＶＴが入力する。検知回路６０は、排他的論理和否定回路ＥＸＮＯＲ、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ２、抵抗Ｒ３，Ｒ４からなり、排他的論理和否定回路ＥＸＮＯＲから検知信号ＶＳを出力する。６１は定電圧ダイオードＺＤの電圧Ｖrefが入力する基準電圧端子である。

Caplessタイプのレギュレータ１０では、第１の電源ピン１で受けた第１の外部電源の電圧Ｖ１を入力して、分圧抵抗Ｒ１，Ｒ２の共通接続点の電圧Ｖｆが定電圧ダイオードＺＤの電圧Ｖrefに一致するように、演算増幅器１１によってトランジスタＭＰ１が制御される。これによりレギュレータ１０で生成される第１の動作電源の電圧Ｖ３は、
Ｖ３＝Ｖref ×（１＋（Ｒ１／Ｒ２））
となり、第１の電源配線４に出力される。また、第２の電源ピン３に外部入力する第２の動作電源の電圧Ｖ２は、Ｖ２＝Ｖ３であり、第２の電源配線５に供給される。

さて、通常動作時は、制御回路５０の論理和否定回路ＮＯＲの出力がＨレベルとなっていて、スイッチ回路４０はオフされており、第１の内部回路２０にはレギュレータ１０が生成する第１の動作電源の電圧Ｖ３が印加し、第２の内部回路３０には第２の電源ピン３に入力する第２の動作電源の電圧Ｖ２が印加する。これにより、第１、第２の内部回路２０、３０は異なる電源系統で動作する。よって、ノイズに弱い第１の内部回路２０が、ノイズに強い第２の内部回路３０が発するクロック等のノイズの影響を受けるようなことは無い。

レギュレータ１０が生成する第１の動作電源の電圧Ｖ３を確認（モニタ）するときは、制御回路５０の制御端子５１のテストモード電圧ＶＴをＨレベルにする。これにより、論理和否定回路ＮＯＲの出力がＬレベルとなり、スイッチ回路４０のＰＭＯＳトランジスタＭＰ２，ＮＭＯＳトランジスタＭＮ１がオンする。すなわち、スイッチ回路４０がオンする。よって、第１の電源配線４の電圧Ｖ３が第２の電源配線５を経由して、第２の電源ピン３に出力するので、その第２の電源ピン３において、外部からレギュレータ１０の生成する電圧Ｖ３の確認を行うことができる。なお、このときは、第２の内部回路３０はクロックを停止する等により動作させないようにしておく。

第１の電源ピン１に外部からＥＳＤ等の強い外来ノイズが印加され、レギュレータ１０の基準電圧Ｖreｆが一時的（数μsec以上）に異常に高くなったときは、検知回路６０の基準電圧端子６１の電圧Ｖrefが高くなり、これによって、トランジスタＭＰ３がオフ、トランジスタＭＮ２がオンとなって、抵抗Ｒ３とトランジスタＭＰ３の共通接続点の電圧ＶａがＬレベルに、抵抗Ｒ４とトランジスタＭＮ２の共通接続点の電圧ＶｂもＬレベルとなり、排他的論理和否定回路ＥＸＮＯＲの出力電圧ＶＳがＨレベルとなり、これにより制御回路５０の論理和否定回路ＮＯＲの出力がＬレベルとなって、スイッチ回路４０がオンする。よって、第１の電源配線４が第２の電源ピン３に接続される。この第２の電源ピン３には安定化容量Ｃが接続されているので、レギュレータ１０で生成される第１の動作電源の電圧Ｖ３の変動がその安定化容量Ｃで吸収される。

また、同様の理由等でレギュレータ１０の基準電圧Ｖreｆが一時的（数μsec以上）に異常に低くなったときは、検知回路６０の基準電圧端子６１の電圧Ｖrefが低くなり、これによって、トランジスタＭＰ３がオン、トランジスタＭＮ２がオフとなって、電圧ＶａがＨレベルに、電圧ＶｂもＨレベルとなり、排他的論理和否定回路ＥＸＮＯＲの出力電圧ＶＳがＨレベルとなり、スイッチ回路４０がオンし、このときも、レギュレータ１０の出力電圧Ｖ３の変動がその安定化容量Ｃで吸収される。

このように、第１の電源ピン１に入力する第１の外部電源電圧Ｖ１が正常値から異常に高くなったり低くなったりして、基準電圧Ｖｒｅｆが異常に高く、もしくは低くなると、レギュレータ１０が生成する第１の動作電源の電圧Ｖ３も変動し、異常値を示す。すなわち、図２に示した検知回路６０は、基準電圧Ｖｒｅｆを監視することによって第１の動作電源の異常を検知する。

もちろん、第１の動作電源の電圧Ｖ３を監視することによって第１の動作電源の異常を検知することも可能である。しかし、基準電圧Ｖｒｅｆを監視することにより、より早いタイミングで第１の動作電源の異常を検知することが可能である。そして、制御回路５０が検知回路６０による検知結果に基づいてスイッチ回路４０を制御することにより、一時的にスイッチ回路４０がオンとなって、安定化容量Ｃが接続される。これによって、レギュレータ１０が生成する第１の動作電源の電圧Ｖ３の変動を抑制することができる。

図１に示した例では、第２の内部回路３０に、電源ピン３を利用して外部から供給した電源をそのまま、第２の動作電源として供給した。しかし、レギュレータ１０とは別の第２のレギュレータを半導体集積回路内に設け、第２のレギュレータが生成する電源を、第２の動作電源として第２の内部回路３０に供給することも可能である。ただし、第２のレギュレータはCaplessタイプではなく、外付け容量を必要とするタイプであるとする。この場合、第２の電源配線５は、第２のレギュレータの出力と第２の内部回路３０とを接続する配線であり、電源ピン３は、第２のレギュレータの出力に外付けの容量を接続するためのピンとして使用される。

１：第１の電源ピン、２：接地ピン、３：第２の電源ピン、４：第１の電源配線、５：第２の電源配線、Ｖ１：第１の外部電源の電圧、Ｖ２：第２の動作電源の電圧、Ｖ３：第１の動作電源の電圧
１０：レギュレータ、１１：演算増幅器
２０：第１の内部回路
３０：第２の内部回路
４０：スイッチ回路
５０：制御回路、５１：制御端子
６０：検知回路、６１：基準電圧端子

Claims

第１および第２の内部回路を有する半導体集積回路であって、
第１の外部電源の供給を受ける第１の電源ピンと、
前記第１の外部電源から第１の動作電源を生成するレギュレータと、
前記第１の動作電源を前記第１の内部回路に供給する第１の電源配線と、
前記第１の動作電源の電圧と同一電圧を有する第２の動作電源の供給を受ける第２の電源ピンと、
前記第２の動作電源を前記第２の内部回路に供給する第２の電源配線と、
オン状態において前記第１の電源配線と前記第２の電源配線とを相互に接続するスイッチ回路と、
前記第１の内部回路が前記第１の動作電源の供給を受けて動作する通常動作時に、前記スイッチ回路をオフ状態に制御する制御回路と、
を備えることを特徴とする半導体集積回路。
前記制御回路が、前記第１の動作電源の電圧をモニタする試験状態を示す信号が入力されたときに、前記スイッチ回路をオン状態に制御することを特徴とする請求項１に記載の半導体集積回路。
前記第１の動作電源の異常を検知したときに検知信号を生成して前記制御回路に入力する検知回路をさらに備え、
前記制御回路が、前記検知信号が入力されたときに、前記スイッチ回路をオン状態に制御することを特徴とする請求項１又は２に記載の半導体集積回路。
前記第２の電源ピンに安定化容量が接続されていることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。