JP2007180087A - 集積回路装置 - Google Patents
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Abstract
【課題】レギュレータ回路の出力端子を制御して低消費電力等を実現できる集積回路装置の提供。
【解決手段】集積回路装置は、内部領域に配置される内部回路46と、外部から供給される電源電圧を降圧した調整電圧の供給電源LVDDを生成し、内部回路46に供給する少なくとも1つのレギュレータ回路11を含む。レギュレータ回路11の出力端子RQは、集積回路装置の外部端子であるパッド42に接続されると共に内部回路46の電源線に接続される。レギュレータ回路11は、制御端子に入力される制御信号ENXに基づいて、その出力端子RQの状態が制御される。
【選択図】図1
【解決手段】集積回路装置は、内部領域に配置される内部回路46と、外部から供給される電源電圧を降圧した調整電圧の供給電源LVDDを生成し、内部回路46に供給する少なくとも1つのレギュレータ回路11を含む。レギュレータ回路11の出力端子RQは、集積回路装置の外部端子であるパッド42に接続されると共に内部回路46の電源線に接続される。レギュレータ回路11は、制御端子に入力される制御信号ENXに基づいて、その出力端子RQの状態が制御される。
【選択図】図1
Description
本発明は集積回路装置に関する。
ゲートアレイやエンベディットアレイなどの集積回路装置では、内部回路の集積度を高めるために、高精細のプロセスで製造される。このため、内部回路には低電圧の電源が供給される。従って、外部からは、例えば高電圧の電源と内部回路用の低電圧の電源を供給する必要があり、システム構成が複雑化する。
この場合に、内部回路用の低電圧電源を生成する電源回路を集積回路装置に組み込めば、システム構成が複雑化する事態を解消できる。しかしながら、このような電源回路を組み込む際に、何ら工夫を施さないと、集積回路装置の低消費電力化等を実現できないという課題がある。
特開昭60−143012号公報
本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、レギュレータ回路の出力端子を制御して低消費電力化等を実現できる集積回路装置を提供することにある。
本発明は、集積回路装置の内部領域に配置される内部回路と、外部から供給される電源電圧を降圧した調整電圧を生成し、前記内部回路に供給する少なくとも1つのレギュレータ回路を含み、前記レギュレータ回路の出力端子は、集積回路装置の外部端子である第1のパッドに接続されると共に前記内部回路の電源線に接続され、前記レギュレータ回路は、制御端子に入力される制御信号に基づいて、その出力端子の状態が制御される集積回路装置に関係する。
本発明によれば、レギュレータ回路の出力端子は第1のパッドと内部回路の電源線に接続される。そしてこの出力端子の状態(信号状態)が制御信号に基づいて制御される。このようにすれば、例えば制御信号に基づきレギュレータ回路の出力端子の状態を制御して、内部回路への電源供給を停止等することにより、低消費電力化等を実現できるようになる。
また本発明では、集積回路装置の外部から前記第1のパッドを介して前記調整電圧が前記内部回路に直接供給される場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されるようにしてもよい。
このようにすれば、外部から調整電圧の電源を直接供給して内部回路を動作させることが可能になる。
また本発明では、集積回路装置がテストモードに設定された場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されるようにしてもよい。
このようにすれば、レギュレータ回路からの調整電圧を使用せずに、外部からの調整電圧の電源により内部回路を動作させて、内部回路をテストすることが可能になる。
また本発明では、前記第1のパッドには、前記レギュレータ回路の前記調整電圧を安定化するためのキャパシタが接続されるようにしてもよい。
このようにすれば、レギュレータ回路の応答速度が低い場合等にも、調整電圧の変動を抑えることが可能になる。
また本発明では、前記レギュレータ回路は、集積回路装置の外部端子である第2のパッドを介して前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されるようにしてもよい。
このようにすれば、内部回路の動作が停止している場合にも、外部からの制御信号に基づいてレギュレータ回路の出力端子の状態を制御できるようになる。
また本発明では、前記レギュレータ回路は、前記調整電圧の電源以外の電源で動作する制御回路から前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されるようにしてもよい。
このようにすれば、内部回路の動作が停止している場合にも、別電源で動作する制御回路からの制御信号に基づいて、レギュレータ回路の出力端子の状態を制御できるようになる。
また本発明では、前記レギュレータ回路は、その第1の入力端子に基準電圧が入力され、その第2の入力端子にレギュレータ回路の前記調整電圧が入力され、前記基準電圧と前記調整電圧の電圧差を増幅する差動増幅回路と、前記差動増幅回路の出力端子が接続され、前記調整電圧を出力する出力回路とを含み、前記出力回路は、レギュレータ回路の出力端子と第1の電源との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第1導電型の第1の出力トランジスタと、第2の電源とレギュレータ回路の出力端子との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第2導電型の第2の出力トランジスタを含むようにしてもよい。
本発明では、レギュレータ回路の差動増幅回路の第1、第2の入力端子には基準電圧、調整電圧が入力される。またレギュレータ回路の出力回路が第1、第2の出力トランジスタを含み、第1、第2の出力トランジスタのゲートには共に差動増幅回路の出力端子が接続される。このようにすれば、調整電圧と基準電圧が同じ電圧になるようにレギュレータ回路が動作するようになる。また第1の出力トランジスタを可変抵抗素子として機能させることができ、レギュレータ回路の出力端子に接続される負荷回路(負荷)への効率的な電流供給を実現できる。
また本発明では、前記差動増幅回路は、前記第1、第2の入力端子を有する差動部と、
前記差動部の第1の出力端子が接続される第1の出力部と、前記差動部の第2の出力端子が接続される第2の出力部を含むようにしてもよい。
前記差動部の第1の出力端子が接続される第1の出力部と、前記差動部の第2の出力端子が接続される第2の出力部を含むようにしてもよい。
なお第1、第2の出力部には、例えばカレントミラーにより同じバイアス電流を流すようにすることができる。
また本発明では、前記差動部は、前記第2の電源と第1のノードの間に設けられるバイアス電流生成用の第2導電型の第1のトランジスタと、前記第1のノードと第2のノードの間に設けられ、そのゲートが前記第1の入力端子となる第2導電型の第2のトランジスタと、前記第1のノードと第3のノードの間に設けられ、そのゲートが前記第2の入力端子となる第2導電型の第3のトランジスタと、前記第2のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第2のノードに接続される第1導電型の第4のトランジスタと、前記第3のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第3のノードに接続される第1導電型の第5のトランジスタを含み、前記第1の出力部は、前記第2の電源と第4のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第6のトランジスタと、前記第4のノードと前記第1の電源の間に設けられ、そのゲートが前記第2のノードに接続される第1導電型の第7のトランジスタを含み、前記第2の出力部は、前記第2の電源と第5のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第8のトランジスタと、前記第5のノードと前記第1の電源の間に設けられ、そのゲートが前記第3のノードに接続される第1導電型の第9のトランジスタを含むようにしてもよい。
このような構成にすれば、極の数の少ない安定動作が可能なレギュレータ回路を実現できる。
また本発明では、前記差動部は、前記第2のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第10のトランジスタと、前記第3のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第11のトランジスタを含むようにしてもよい。
このようにすれば、第10、第11のトランジスタがオン状態になることで、第2、第3のノードを第1の電源の電圧に設定できる。これにより第4、第5のトランジスタがオフ状態になり、差動部等に流れる電流を遮断して低消費電力化を図れるようになる。
また本発明では、前記出力回路は、前記第1の出力トランジスタと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第1の出力状態制御用トランジスタを含むようにしてもよい。
このようにすれば、第1の出力状態制御用トランジスタをオフ状態にすることで、出力回路に流れる電流を遮断して低消費電力化を図れる。
また本発明では、前記出力回路は、前記第2の電源と前記差動増幅回路の出力端子との間に設けられ、制御信号に基づいてオン・オフする第2導電型の第2の出力状態制御用トランジスタを含むようにしてもよい。
このようにすれば、第2の出力状態制御用トランジスタをオン状態にすることで、差動増幅回路の出力端子を第2の電源の電圧に設定できる。これにより第2の出力トランジスタがオフ状態になり、出力回路に流れる電流を遮断して低消費電力化を図れる。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.制御信号による出力状態の制御
図1に本実施形態の集積回路装置の例を示す。この集積回路装置は、内部回路46(コア回路)と、レギュレータ回路11を含む。ここで内部回路46は、CPU、RTC(リアルタイムクロック)、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。またレギュレータ回路11(降圧回路)は、外部の電源部20からパッド43を介して供給される電源電圧HVDD(高電位電源)を降圧して、調整電圧(regulation voltage)を生成し、生成された調整電圧を供給電源LVDD(低電位電源)として内部回路46に供給する。なお図1は1つのレギュレータ回路11を設ける例であるが、2つ以上のレギュレータ回路を設けてもよい。
図1に本実施形態の集積回路装置の例を示す。この集積回路装置は、内部回路46(コア回路)と、レギュレータ回路11を含む。ここで内部回路46は、CPU、RTC(リアルタイムクロック)、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。またレギュレータ回路11(降圧回路)は、外部の電源部20からパッド43を介して供給される電源電圧HVDD(高電位電源)を降圧して、調整電圧(regulation voltage)を生成し、生成された調整電圧を供給電源LVDD(低電位電源)として内部回路46に供給する。なお図1は1つのレギュレータ回路11を設ける例であるが、2つ以上のレギュレータ回路を設けてもよい。
また図1では、レギュレータ回路11の出力端子RQは、集積回路装置の外部端子であるパッド42に接続されると共に内部回路46の電源線に接続される。またレギュレータ回路11の出力端子RQは、パッド42を介して外部のキャパシタCSに接続される。
更に図1では、レギュレータ回路11の出力端子RQの状態が、制御端子を介して入力される制御信号ENXに基づいて制御される。例えば制御信号ENXがHレベルになると、出力端子RQがハイインピーダンス状態になる。このようにレギュレータ回路11の出力端子RQをハイインピーダンス状態にすれば、図2(A)に示すように、外部の電源部26からの供給電源LVDDを直接に内部回路46に対して供給して、内部回路46を動作させることが可能になる。
例えば本実施形態の集積回路装置をカスタム製品に適用した場合に、カスタム製品の客が、供給電源LVDDを、レギュレータ回路11により生成せずに、外部の電源部26から供給することを望む場合がある。具体的には例えばレギュレータ回路11が、5Vの電源電圧HVDDを3.3Vの供給電源電圧LVDD(VRG)に降圧する仕様の回路であったとする。ところが、カスタム製品の客が、消費電力を抑えるために、3.3Vではなく2.5Vで内部回路46を動作させたい場合がある。この場合には図2(A)に示すように、制御信号ENXをHレベルにして、レギュレータ回路11の出力端子RQをハイインピーダンス状態に設定する。こうすれば、電源部26からの供給電源LVDDをパッド42を介して内部回路46に直接に供給でき、幅広い客の要望に応えることができる。
また集積回路装置をテストモードに設定して、内部回路46をテストする場合には、レギュレータ回路11により生成された供給電源LVDDの電圧を内部回路46に供給するのは望ましくない。従って、このようなテストモードでは図2(B)に示すように、制御信号ENXをHレベルにして、レギュレータ回路11の出力端子RQをハイインピーダンス状態に設定する。そしてテスタ28(電源部)からの供給電源LVDDをパッド42を介して内部回路46に直接に供給する。こうすれば、レギュレータ回路11で生成される供給電源LVDDの電圧誤差に影響されずに、内部回路46をテストできるようになり、テストの信頼性を高めることができる。
なお制御信号ENXに基づいて、レギュレータ回路11の出力端子RQの状態をLレベル(広義には第1の電源の電圧)に設定するようにしてもよい。例えば制御信号ENXがLレベルである場合には、レギュレータ回路11が通常動作モードになり、供給電源電圧LVDDを内部回路46に供給する。一方、制御信号ENXがHレベルになると、レギュレータ回路11がLレベルの電圧を出力する。
このように信号ENXがHレベルになり、レギュレータ回路11の出力端子RQがLレベルに設定されると、出力端子RQに接続される内部回路46に対して電源が何も供給されない状態になり、内部回路46を低消費力モード(スリープモード)に設定できる。また信号ENXがHレベルになった場合に、レギュレータ回路11に流れる電流が遮断され、レギュレータ回路11も低消費電力モード(スリープモード)に設定される。このようにすれば、信号ENXを制御するだけで、レギュレータ回路11と、そのレギュレータ回路11により電源が供給される内部回路46の両方を低消費電力モードに設定できる。従って、簡素な制御で低消費電力モードを実現できるようになる。
次に制御信号ENXの生成手法について説明する。例えば図3では、集積回路装置の外部端子であるパッド44を介して、レギュレータ回路11の制御端子に制御信号ENXが入力される。そして入力された制御信号ENXに基づいて、レギュレータ回路11の出力端子RQの状態が制御される。
即ちレギュレータ回路11の出力状態がハイインピーダンス状態やLレベルに設定されると、内部回路46には供給電源LVDDが供給されなくなるため、内部回路46が動作停止状態になる。従って内部回路46により制御信号ENXを生成することができなくなる。
この点、図3では、パッド44を介して外部から制御信号ENXが入力される。従って、内部回路46が動作停止状態であっても、この外部からの制御信号ENXに基づいて、レギュレータ回路11の出力状態を制御できる。従って、制御信号ENXの信号状態を制御するだけで、レギュレータ回路11からの供給電源LVDDの供給を停止し内部回路46を低消費電力モード(スリープモード)に設定したり、低消費電力モードから復帰させたりすることが可能になる。
また図4、図5、図6では、調整電圧の供給電源LVDD以外の電源で動作する制御回路24から、レギュレータ回路11の制御端子に制御信号ENXが入力される。そしてこの制御信号ENXに基づいて、レギュレータ回路11の出力端子RQの状態が制御される。
例えば図4では、制御回路24は電源HVDDが供給されて動作する。従って、制御信号ENXがHレベルになり、レギュレータ回路11による供給電源LVDDの供給が停止し、内部回路46が低消費電力モードに設定された場合にも、制御回路24は電源HVDDにより動作できる。従って、電源HVDDで動作する制御回路24が制御信号ENXをLレベルに設定することで、レギュレータ回路11からの供給電源LVDDの供給が再開する。これにより、内部回路46が低消費電力モードから通常動作モードに復帰できるようになる。
また図5では、制御回路24は、電源HVDD、供給電源LVDDとは異なる電源VDDが供給されて動作する。従って、レギュレータ回路11による供給電源LVDDの供給が停止した場合にも、制御回路24は電源VDDにより動作できる。従って、電源VDDにより動作する制御回路24が制御信号ENXをLレベルに設定することで、レギュレータ回路11による供給電源LVDDの供給が再開し、内部回路46が通常動作モードに復帰できるようになる。
また図6では、2つのレギュレータ回路11、12が設けられている。そして制御回路24は、レギュレータ回路12から供給電源LVDD2が供給されて動作する。従って、レギュレータ回路11による供給電源LVDDの供給が停止した場合にも、レギュレータ回路12による制御回路24への供給電源LVDD2の供給は停止せず、制御回路24は供給電源LVDD2により動作できる。従って、供給電源LVDD2により動作する制御回路24が制御信号ENXをLレベルに設定することで、レギュレータ回路11による供給電源LVDDの供給が再開し、内部回路46が通常動作モードに復帰できるようになる。
2.I/O領域へのレギュレータ回路の配置
図7に集積回路装置のレイアウト例を示す。図7の集積回路装置は例えばゲートアレイ、エンベディットアレイなどの製品に適用できる。
図7に集積回路装置のレイアウト例を示す。図7の集積回路装置は例えばゲートアレイ、エンベディットアレイなどの製品に適用できる。
集積回路装置は内部領域(コア領域)とI/O領域を有する。またパッド領域を有する。ここでI/O領域は内部領域の外側に形成される。具体的にはI/O領域は、内部領域の周囲(四辺)を囲むように形成される。またパッド領域はI/O領域の外側に形成される。具体的にはパッド領域はI/O領域の周囲(四辺)を囲むように形成される。なおパッド領域に配置されるパッドをI/O領域等に配置するようにしてもよく、この場合にはパッド領域は不要になる。
内部領域には集積回路装置の内部回路(コア回路)が配置される。I/O領域には複数のI/Oセル(入力バッファ、出力バッファ、入出力兼用バッファ又は電源セル等)が配置される。具体的には例えば内部回路の外周(各辺)を囲むように複数のI/Oセルが並んで配置される。そしてパッド領域には、各I/Oセルに接続される各パッドが配置される。なお内部領域、I/O領域、パッド領域の配置や、I/Oセル、パッドの配置は図7に限定されず、種々の変形実施が可能である。
図7では、レギュレータ回路11(電源回路)が、集積回路装置のI/O領域に配置(形成)される。具体的には、レギュレータ回路11は、I/Oセル用に用意されたトランジスタ(高耐圧トランジスタ)により形成されて、I/O領域に配置される。別の言い方をすれば、レギュレータ回路11は、I/Oセルと同じようにセル化されてI/O領域に配置される。この場合のレギュレータ回路11のセルは、例えばI/Oセル(複数のI/Oセルのうちの少なくとも1つ)と同じ大きさにすることができる。
例えばレギュレータ回路11などの電源回路を集積回路装置に配置する比較例の手法として、電源回路をマクロブロック化し、このマクロブロックを、集積回路装置のコーナ部に配置したり、I/O領域の一部を含む領域に配置する手法が考えられる。
しかしながら、この比較例の配置では、ピン配置に制約が生じてしまい、カスタム製品の客のピン配置の自由度を確保することが難しくなる。
これに対して図7の集積回路装置によれば、レギュレータ回路11をI/O領域の任意の位置に配置できる。従って、カスタム製品の客のピン配置の自由度を確保でき、商品力を向上できる。
図8にI/Oセルのレイアウト例を示す。このI/Oセルには、静電気保護用ダイオードとして機能するツェナ・ダイオードが配置される。またI/Oセルには、パッドに接続される信号線を駆動するためのN型ドライバやP型ドライバが配置される。これらのN型ドライバ、P型ドライバは、I/Oセル内の他のトランジスタに比べてトランジスタサイズが非常に大きなトランジスタになっている。またI/Oセルには、入力バッファ、プリドライバが配置される。ここで入力バッファは、プルアップ抵抗素子(プルアップ用トランジスタ)、プルダウン抵抗素子(プルダウン用トランジスタ)、静電気保護用抵抗素子などを含む。またプリドライバは、N型ドライバ、P型ドライバを駆動するためのトランジスタなどを含む。またI/Oセルには、制御ロジックが配置され、この制御ロジックは、プリドライバや入力バッファを制御するための各種ロジック回路を含む。
また図8では、I/Oセルのツェナ・ダイオード、N型ドライバ用トランジスタ、P型ドライバ用トランジスタ、P型入力バッファ用トランジスタ、N型入力バッファ用トランジスタ、P型プリドライバ用トランジスタ、N型プリドライバ用トランジスタは、高耐圧領域(HVDD領域)に形成される。一方、N型制御ロジック用トランジスタ、P型制御ロジック用トランジスタは、低耐圧領域(LVDD領域)に形成される。このように高耐圧領域、低耐圧領域を順に構成することで、高耐圧領域、低耐圧領域を構成するための構造(例えばゲート酸化膜圧等)の境界を可能な限り減じることが可能なばかりでなく、N型、P型の領域を構成するための構造(ウェル境界等)の境界を可能な限り減じることが可能になり、より簡素な構造で、しかも容易に本発明を具現化できる。
そして本実施形態では図8に示すように、I/Oセル用に高耐圧領域に配置される素子(高耐圧用トランジスタ等)を用いてレギュレータ回路11が形成される。例えば、後述するレギュレータ回路11のP型出力トランジスタ(図14のTQ2)は図8のP型ドライバ(高耐圧トランジスタ)により形成される。またレギュレータ回路が含む抵抗素子(図14のRP)は図8の静電気保護用抵抗素子により形成される。またレギュレータ回路11を構成する他のトランジスタ(図14のTQ1、TA1〜TA9等)は、図8の入力バッファ、プリドライバ等に配置されるトランジスタ(高耐圧トランジスタ)により形成される。なお図9に示すように、ツェナ・ダイオードツェナ・ダイオードを配置しない変形実施も可能である。さらに、集積回路装置内の領域やトランジスタに高耐圧/低耐圧の区別がない、あるいは集積回路装置内の領域やトランジスタに高耐圧/低耐圧の区別があるにもかかわらず、低耐圧の領域やトランジスタを破壊しない電源電圧を外部より供給する場合においては、本発明のレギュレータ回路が高耐圧領域に配置される必要はない。
このように本実施形態では、I/Oセルに配置されるトランジスタ、抵抗等の素子を用いてレギュレータ回路11が形成されるため、図7のように、I/O領域の任意の位置にレギュレータ回路11を配置できるようになる。この結果、ピン配置の自由度等を向上できると共にESD耐圧を高めることができ、信頼性を向上できる。
なおI/O領域に複数のレギュレータ回路を形成し、これらの複数のレギュレータ回路が、内部回路に対して調整電圧を並列に供給するようにしてもよい。また内部回路が複数の回路ブロック(CPU、RTC、メモリ等)を含む場合に、複数の回路ブロックの各回路ブロックに対して、複数のレギュレータ回路のうちの少なくとも1つのレギュレータ回路が調整電圧VRG(供給電源電圧LVDD)を供給するようにしてもよい。また内部領域に複数のウェル領域が形成される場合に、1又は複数のウェル領域毎に分割された各分割領域の回路に対して、複数のレギュレータ回路のうちの少なくとも1つのレギュレータ回路が調整電圧VRG(供給電源電圧LVDD)を供給するようにしてもよい。
3.レギュレータ回路の構成
図10に本実施形態のレギュレータ回路の構成例を示す。このレギュレータ回路は、電源電圧HVDD(広義には第2の電源)を降圧した調整電圧VRG(供給電源電圧LVDD)を生成する回路であり、差動増幅回路30と出力回路40を含む。差動増幅回路30は、その第1の入力端子IT1(非反転入力端子又は反転入力端子の一方)に基準電圧VREFが入力される。また、その第2の入力端子IT2(非反転入力端子又は反転入力端子の他方)にレギュレータ回路が出力する調整電圧VRGが入力される。そして差動増幅回路は、基準電圧VREFと調整電圧VRGの電圧差を増幅し、増幅電圧を出力端子DQに出力する。出力回路40(ドライバ回路)は、差動増幅回路30の出力端子DQが接続され、差動増幅回路30からの増幅電圧に基づいて調整電圧VRGを生成して出力する。
図10に本実施形態のレギュレータ回路の構成例を示す。このレギュレータ回路は、電源電圧HVDD(広義には第2の電源)を降圧した調整電圧VRG(供給電源電圧LVDD)を生成する回路であり、差動増幅回路30と出力回路40を含む。差動増幅回路30は、その第1の入力端子IT1(非反転入力端子又は反転入力端子の一方)に基準電圧VREFが入力される。また、その第2の入力端子IT2(非反転入力端子又は反転入力端子の他方)にレギュレータ回路が出力する調整電圧VRGが入力される。そして差動増幅回路は、基準電圧VREFと調整電圧VRGの電圧差を増幅し、増幅電圧を出力端子DQに出力する。出力回路40(ドライバ回路)は、差動増幅回路30の出力端子DQが接続され、差動増幅回路30からの増幅電圧に基づいて調整電圧VRGを生成して出力する。
そして出力回路40は、レギュレータ回路の出力端子RQと電源VSS(広義には第1の電源)との間に設けられ、そのゲートに差動増幅回路30の出力端子DQが接続されるN型(広義には第1導電型)の第1の出力トランジスタTQ1(駆動トランジスタ)を含む。また電源HVDD(第2の電源)と出力端子RQとの間に設けられ、そのゲートに差動増幅回路30の出力端子DQが接続されるP型(広義には第2導電型)の第2の出力トランジスタTQ2(駆動トランジスタ)を含む。
更に具体的には差動増幅回路30は、第1、第2の入力端子IT1、IT2を有する差動部32と、差動部32の第1の出力端子Q1が接続される第1の出力部34と、差動部32の第2の出力端子Q2が接続される第2の出力部36を含む。これらの出力部34、36は、例えばカレントミラー等により同じバイアス電流が流れるように制御され、出力部36の出力端子DQが出力回路40に接続される。なお差動増幅回路30の構成は図10の構成に限定されるものではなく、種々の変形実施が可能である。
図11に比較例のレギュレータ回路を示す。このレギュレータ回路では、出力端子RQの調整電圧VRGが、抵抗素子RA、RBにより分圧される。そして抵抗素子RA、RBにより調整電圧VRGを分圧した電圧が、演算増幅器900(差動増幅回路)の非反転入力端子に入力され、基準電圧VREFが反転入力端子に入力される。そして演算増幅器900により、出力トランジスタTRのゲートが制御される。
この図11の比較例では、演算増幅器900の差動対トランジスタ(非反転・反転入力端子がそのゲートに接続されるトランジスタ)の特性、及びこれらの特性から得られる応答時間を考慮して、基準電圧VREFを決定し、この基準電圧VREFに基づいて、抵抗素子RA、RBの抵抗値ra、rbによる分圧比を決定する。
ところがこの比較例の構成では、レギュレータ回路の出力端子RQに接続される負荷回路(負荷)の消費電流(動作電流)の大小にかかわらず、抵抗素子RA、RBに常に一定の電流が流れてしまい、無駄な電力を消費してしまう。
この場合に、例えばフルカスタム製品等のように基板構成自体を自由に設計できる製品群であれば、この抵抗素子RA、RBとして単位面積あたりの抵抗値が高い素子を使用することで、RA、RBに流れる電流を減少させることも可能である。
しかしながら、セミカスタム製品、特にゲートアレイ等では、基板に設けることができる素子に限りがあり、RA、RBとして用いることができる抵抗素子の抵抗値には限界がある。この結果、RA、RBでの電流消費が非常に大きくなってしまう。
これに対して図10の本実施形態では、調整電圧VRG(供給電源電圧LVDD)を分圧した電圧を帰還するのではなく、調整電圧VRG自体を差動増幅回路30に帰還している。即ち差動増幅回路30の第2の入力端子IT2に調整電圧VRGを入力している。これにより基準電圧VREFと調整電圧VRGが同じ電圧になるように差動増幅回路30が動作するようになる。
この場合、レギュレータ回路の出力端子RQに接続される負荷回路の消費電流が極めて小さくなると、調整電圧VRGが電源電圧HVDDに引き上げられてしまう。これを防止するために本実施形態では、図11のような抵抗素子RA、RBではなく、可変抵抗素子として機能するN型出力トランジスタTQ1を設け、調整電圧VRGが所定電圧よりも大きくなるのを防止している。またN型出力トランジスタTQ1とP型出力トランジスタTQ2のゲートに対して、差動増幅回路30の出力端子DQを共通接続している。
従って、負荷回路の消費電流が小さくなり、調整電圧VRGが上昇すると、この調整電圧VRGの電圧上昇を防止するために、差動増幅回路30の出力端子DQの電圧が上昇する。これによりP型出力トランジスタTQ2のオン抵抗値が増加すると共にN型出力トランジスタTQ1のオン抵抗値が減少する(TQ1に流れる電流が増加する)。
一方、負荷回路の消費電流が大きくなり、調整電圧VRGが降下すると、この調整電圧VRGの電圧降下を防止するために、差動増幅回路30の出力端子DQの電圧が降下する。これによりP型出力トランジスタTQ2のオン抵抗値が減少すると共にN型出力トランジスタTQ1のオン抵抗値が増加する(TQ1に流れる電流が減少する)。
例えば図11の比較例では、抵抗素子RA、RBに常に一定の電流が流れるため、無駄な電流が消費されてしまう。これに対して本実施形態では、差動増幅回路30の出力端子DQがそのゲートに接続されるN型出力トランジスタTQ1を設け、このTQ1を可変抵抗素子として機能させている。従って、負荷回路の消費電流が大きい場合には、N型出力トランジスタTQ1のオン抵抗値が増加するため、TQ1側に流れる電流が減少し、負荷回路側に多くの電流を供給できるようになり、負荷回路への効率的な電流供給を実現できる。
また図11の比較例では、VRG={(ra+rb)/rb}×VREFになるため、抵抗素子RA、RBの抵抗値ra、rbのバラツキや温度特性が、調整電圧VRGの生成に悪影響を与えてしまう。
これに対して本実施形態では、調整電圧VRGそのものが差動増幅回路30の入力端子IT2に帰還される。即ち基準電圧VREFと調整電圧VRGを差動増幅回路30において直接比較している。従って、抵抗素子のバラツキや温度特性が調整電圧VRGに悪影響を及ぼすことがないという利点がある。
なお図1〜図7等において集積回路装置に配置するレギュレータ回路は、図10の構成の回路であることが望ましいが、図11に示すような比較例の回路等であってもよい。
4.レギュレータ回路の詳細な構成
図12にレギュレータ回路の詳細な構成例を示す。なおレギュレータ回路は図12の構成に限定されず、その接続関係を変更したり、他の回路素子を追加するなどの種々の変形実施が可能である。
図12にレギュレータ回路の詳細な構成例を示す。なおレギュレータ回路は図12の構成に限定されず、その接続関係を変更したり、他の回路素子を追加するなどの種々の変形実施が可能である。
図12において差動部32は、電源HVDDとノードNA1の間に設けられるバイアス電流生成用のP型のトランジスタTA1を含む。またノードNA1とノードNA2の間に設けられ、そのゲートが入力端子IT1になるP型のトランジスタTA2と、ノードNA1とノードNA3の間に設けられ、そのゲートが入力端子IT2になるP型のトランジスタTA3を含む。またノードNA2と電源VSS(GND)の間に設けられ、そのゲート及びドレインがノードNA2に接続されるN型のトランジスタTA4と、ノードNA3と電源VSSの間に設けられ、そのゲート及びドレインがノードNA3に接続されるN型のトランジスタTA5を含む。
また出力部34は、電源HVDDとノードNA4の間に設けられ、そのゲートがノードNA4に接続されるP型のトランジスタTA6と、ノードNA4と電源VSSの間に設けられ、そのゲートがノードNA2に接続されるN型のトランジスタTA7を含む。また出力部36は、電源HVDDとノードNA5の間に設けられ、そのゲートがノードNA4に接続されるP型のトランジスタTA8と、ノードNA5と電源VSSの間に設けられ、そのゲートがノードNA3に接続されるN型のトランジスタTA9を含む。
図12の構成のレギュレータ回路によれば、極を例えば1つというように少なくできるため、外来ノイズ等により回路が発振するのを防止でき、安定動作を実現できる。
図13に、図12のレギュレータ回路のシミュレーション結果を示す。図13では、電源電圧HVDD=5Vであり、期間0〜1μsと期間7〜13μsでは、レギュレータ回路の出力端子RQに接続される負荷回路(例えば4000ゲートの回路)が停止(静止)し、期間1〜7μsでは負荷回路が100MHzで動作している。
期間0〜1μsでは、負荷回路が停止しているため、差動増幅回路30の出力端子DQは、電源電圧HVDDに近い電圧で安定する。従って、N型出力トランジスタTQ1のゲートの電圧が高くなるため、TQ1のオン抵抗値ronは小さな値になっている。
時間=1μsになり、負荷回路が動作を開始すると、負荷回路での急激な電力消費が始まるが、レギュレータ回路はこれに追従できない。そしてレギュレータ回路の出力端子RQに接続される電圧安定化用のキャパシタCSが放電を開始し、調整電圧VRG(供給電源電圧LVDD)の電圧を維持しようとする。
キャパシタCSの電荷が放電され続け、図13のA1に示すように調整電圧VRGが降下すると、この急激な電流消費から少し遅れてA2に示すように差動増幅回路30の出力端子DQの電圧が降下し始める。これにより、P型出力トランジスタTQ2のオン抵抗値が減少すると共に、A3に示すようにN型出力トランジスタTQ1のオン抵抗値ronが増加する。
その後、負荷回路のインピーダンス値とP型出力トランジスタTQ2のオン抵抗値とにより、図13のA4に示すように調整電圧VRGが規定電圧になると、A5に示すように出力端子DQの電圧の変化が終了する。
時間=7μsになり負荷回路が停止状態になると、負荷回路でのインピーダンス値が急激に増加するため、調整電圧VRGがA6に示すように増加する。この時、A7に示すように差動増幅回路30の出力端子DQの電圧が上昇し始める。これにより、P型出力トランジスタTQ2のオン抵抗値が増加すると共に、A8に示すようにN型出力トランジスタTQ1のオン抵抗値ronが減少する。これにより、レギュレータ回路の出力端子RQの電圧の上昇が抑えられる。
このように本実施形態のレギュレータ回路では、負荷回路の動作が開始すると、図13のA3に示すようにN型出力トランジスタTQ1のオン抵抗値ronが上昇する。これにより、N型出力トランジスタTQ1側に流れる電流が減少する一方で電源HVDDから負荷回路側に流れる電流が増加する。従って、より多くの電流を負荷回路側に供給できるようになる。
また負荷回路の動作が停止すると、A7に示すように差動増幅回路30の出力端子DQの電圧が上昇する。これにより、P型出力トランジスタTQ2のオン抵抗値が上昇し、出力回路40における電流消費が抑制される。
なお本実施形態では出力回路40での無駄な電流の消費を防止するために、P型出力トランジスタTQ2のトランジスタサイズ(W/L)を大きくし、N型出力トランジスタTQ1のトランジスタサイズを小さくしている。具体的にはTQ1のトランジスタサイズをTQ2のトランジスタサイズの1/10以下、更に望ましくは1/50以下にしている。例えばTQ2のトランジスタサイズがW/L=1500である場合に、TQ1のトランジスタサイズを例えばW/L=17程度にしている。
5.レギュレータ回路の変形例
(1)第1の変形例
図14にレギュレータ回路の第1の変形例を示す。図14ではレギュレータ回路は、入力端子IT2と出力端子RQとの間に設けられる静電保護用の抵抗素子RPを含む。この抵抗素子RPは例えばウェル抵抗などを用いて実現できる。
(1)第1の変形例
図14にレギュレータ回路の第1の変形例を示す。図14ではレギュレータ回路は、入力端子IT2と出力端子RQとの間に設けられる静電保護用の抵抗素子RPを含む。この抵抗素子RPは例えばウェル抵抗などを用いて実現できる。
また図14では集積回路装置が、本実施形態のレギュレータ回路と、レギュレータ回路からの調整電圧VRGが電源電圧(供給電源電圧LVDD)として供給されて動作する内部回路46(コア回路)を含む。この内部回路46は、例えばCPU、RTC(リアルタイムクロック)、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。また集積回路装置は、レギュレータ回路の出力端子が接続されるパッド42(外部端子)を含む。このパッド42には、レギュレータ回路が生成する調整電圧を安定化するためのキャパシタCSが接続される。またパッド42には、内部回路46の電源線(供給電源LVDD)が接続される。なおキャパシタCSを集積回路装置に内蔵する変形実施も可能である。
図14の構成のレギュレータ回路は、極の数が少なく、発振しにくく、動作が安定しているという利点がある一方で、図14のA1、A4、A6に示すように応答速度が遅いという不利点がある。即ち負荷回路である内部回路46での急激な電流消費に対して即座には反応できず、ゆっくりと応答する。
このため図14では、外部端子であるパッド42を設け、このパッド42に対して調整電圧VRGの安定化用のキャパシタCSを接続できるようにしている。このようなキャパシタCSを接続すれば、内部回路46での急激な電流消費に対して、CSからの電荷放電により対応できるようになる。例えば図15に、様々な容量値のキャパシタCSを用いた時の調整電圧VRGの過渡特性のシミュレーション結果を示す。図15に示すように、キャパシタCSの容量値を大きくすればするほど、調整電圧VRGの過渡特性が安定化する。
そして図14のようなパッド42を設けると、外部からのESDが、パッド42を介してレギュレータ回路の出力端子RQに印加される事態が生じる。この場合、P型出力トランジスタTQ2はトランジスタサイズが大きく、そのドレインサイズも大きいため、ESD耐性が高い。またトランジスタサイズが小さいN型出力トランジスタTQ1についても、出力端子RQと電源VSS(GND)の間に静電気保護用のダイオードを設けることで、ESD耐性を向上できる。
しかしながら本実施形態では、調整電圧VRGを差動増幅回路30の入力端子IT2に直接帰還する構成を採用している。従って、外部からのESDにより、入力端子IT2であるトランジスタTA3のゲートが静電破壊されるおそれがある。
この点、図14では、出力端子RQと入力端子IT2(トランジスタTA3のゲート)の間に静電保護用の抵抗素子RPが設けられているため、このような静電破壊を効果的に防止できる。
(2)第2の変形例
図16にレギュレータ回路の第2の変形例を示す。図16において差動部32は、ノードNA2と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA10を含む。またノードNA3と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA11を含む。なお「X」は負論理を意味する。
図16にレギュレータ回路の第2の変形例を示す。図16において差動部32は、ノードNA2と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA10を含む。またノードNA3と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA11を含む。なお「X」は負論理を意味する。
また出力回路40は、出力トランジスタTQ1と電源VSSとの間に設けられ、制御信号ENX(IEN)に基づいてオン・オフするN型の出力状態制御用トランジスタTQC1を含む。また電源HVDDと差動増幅回路30の出力端子DQとの間に設けられ、制御信号ENX(IEN)に基づいてオン・オフするP型の出力状態制御用トランジスタTQC2を含む。
例えば制御信号ENXがLレベル(アクティブ)になり、レギュレータ回路がイネーブル状態に設定されると、信号IENXがL(ロー)レベル、信号IENがH(ハイ)レベルになるため、トランジスタTA10、TA11、TQC2はオフ状態になり、トランジスタTQC1はオン状態になる。従って図16の回路は図12と同等の回路構成になる。
一方、信号ENXがHレベル(非アクティブ)になり、レギュレータ回路がディスエーブル状態に設定されると、トランジスタTA10、TA11、TQC2がオン状態になり、トランジスタTQC1がオフ状態になる。そしてトランジスタTA10、TA11がオン状態になると、ノードNA2、NA3(Q1、Q2)がLレベルになるため、トランジスタTA4、TA5、TA7、TA9がオフ状態になる。従って、差動部32、出力部34、36において流れる電流を遮断でき、低消費電力化を図れる。
またトランジスタTQC2がオン状態になると、ノードNA5(DQ)がHレベルになり、トランジスタTQ2がオフ状態になる。従って電源HVDDからトランジスタTQ2を介して流れる電流を遮断できる。またトランジスタTQC1がオフ状態になると、出力端子RQから電源VSSに流れる電流を遮断できる。従って、出力回路40において流れる電流を遮断でき、低消費電力化を図れる。
また出力状態制御用のトランジスタTQC1をオフ状態にすることで、レギュレータ回路の出力端子RQをハイインピーダンス状態に設定できるようになる。
(3)第3の変形例
図17にレギュレータ回路の第3の変形例を示す。図17では、図16では設けられていた出力状態制御用トランジスタTQC1が設けられない構成になっている。
図17にレギュレータ回路の第3の変形例を示す。図17では、図16では設けられていた出力状態制御用トランジスタTQC1が設けられない構成になっている。
図17では、制御信号ENXがHレベルになると、出力状態制御用トランジスタTQC2がオン状態になり、ノードNA5がHレベルになる。すると、出力トランジスタTQ2がオフ状態になる一方で、出力トランジスタTQ1はオン状態になる。これにより、レギュレータ回路の出力端子RQの状態(電圧レベル)をLレベルに設定できる。
信号ENXがHレベルになり、レギュレータ回路の出力端子RQがLレベルに設定されると、RQに接続される内部回路に対して電源が何も供給されない状態になり、内部回路を低消費力モード(スリープモード)に設定できる。また信号ENXがHレベルになると、図17のトランジスタTA10、TA11がオン状態になるため、レギュレータ回路も低消費電力モード(スリープモード)に設定できる。従って図17の第3の変形例によれば、信号ENXを制御するだけで、レギュレータ回路と、そのレギュレータ回路により電源が供給される内部回路の両方を低消費電力モードに設定できる。従って、簡素な制御で低消費電力モードを実現できるようになる。
(4)第4の変形例
図18にレギュレータ回路の第4の変形例を示す。図18では、図16の構成に加えて、基準電圧VREFを生成する電圧生成回路50(基準電圧生成回路)の構成が加わっている。
図18にレギュレータ回路の第4の変形例を示す。図18では、図16の構成に加えて、基準電圧VREFを生成する電圧生成回路50(基準電圧生成回路)の構成が加わっている。
図19(A)(B)、図20を用いて、この電圧生成回路50の構成及び動作を説明する。この電圧生成回路50は、電源電圧HVDD、VSS(第1、第2の電源)が供給され、出力端子VFQに基準電圧VREF(広義には生成電圧)を出力する回路である。この電圧生成回路50は、HVDDと出力端子VFQの間に設けられるP型(第2導電型)のトランジスタTB1(広義には第1の抵抗素子)を含む。また出力端子VFQと中間ノードNB1の間に設けられ、そのゲートに中間ノードNB2が接続されるP型(第2導電型)の電圧補正用トランジスタTVCを含む。また中間ノードNB1とNB2の間に設けられるN型(第1導電型)のトランジスタTB2(広義には第2の抵抗素子)と、中間ノードNB2と電源VSSの間に設けられるN型(第1導電型)のトランジスタTB3(広義には第3の抵抗素子)を含む。
ここでTB2、TB3は、そのゲートに電源電圧HVDDが入力されるN型のトランジスタとなっている。またTB1は、そのゲートに電源VSSの電圧が入力されるP型のトランジスタとなっている。なお図18に示すように、TB1は、そのゲートの電圧が制御信号ENX(IENX)により制御されるトランジスタであってもよい。
図19(B)に示すように、電源電圧HVDDが5.00Vである場合には、基準電圧VREF、NB1、NB2の電圧は、各々、例えば3.30V、2.91V、1.46Vになる。従って、電圧補正用トランジスタTVCのドレイン・ソース間電圧(絶対値)は、VDS=3.30−2.91=0.39Vになり、ゲート・ソース間電圧(絶対値)は、VGS=3.30−1.46=1.84Vになる。
そして図19(B)に示すように電源電圧HVDDが5.00Vから4.50Vに降下すると、基準電圧VREF、NB1、NB2の電圧は、各々、例えば3.01V、2.55V、1.27Vになる。従って電圧補正用トランジスタTVCのドレイン・ソース間電圧は、VDS=3.01−2.55=0.46Vになり、ゲート・ソース間電圧は、VGS=3.01−1.27=1.74Vになる。
例えば図20に電圧補正用トランジスタTVCのVDS−IDS特性を示す。電源電圧HVDDが5.00Vから4.50Vに降下すると、トランジスタTVCの動作点がB1からB2に移動する。即ちドレイン・ソース電流IDSが一定であると仮定すると、図19(B)に示すように、VDSが0.39Vから0.46Vに増加し、VGSが1.84Vから1.74Vに減少する。これは動作点が図20のB1からB2に移動したことを意味する。
そしてトランジスタTVCのVGSが1.84Vから1.74Vに減少すると、TVCのオン抵抗値が増加する。すると図19(A)において、トランジスタTVC、TB2、TB2のオン抵抗値の総和である抵抗値rnも増加する。そして、このように抵抗値rnが増加することは、電源電圧HVDDの降下により下がろうとする基準電圧VREFが補正により電源電圧HVDDの降下以前の電圧に戻ることを意味する。即ちトランジスタTVCによる電圧補正により、基準電圧VREFの電圧降下が電源電圧HVDDの電圧降下よりも小さくなる。従って5.00Vから4.50Vへの電源電圧HVDDの電圧変動に対して、基準電圧VREFの電圧変動を3.30Vの−10パーセントの範囲内に収めることができる。
また図19(B)に示すように電源電圧HVDDが5.00Vから5.50Vに上昇すると、基準電圧VREF、NB1、NB2の電圧は、各々、例えば3.60V、3.25V、1.66Vになる。従って、電圧補正用トランジスタTVCのドレイン・ソース間電圧(絶対値)は、VDS=3.60−3.25=0.35Vになり、ゲート・ソース間電圧(絶対値)は、VGS=3.60−1.66=1.94Vになる。
例えば図20において、電源電圧HVDDが5.00Vから5.50Vに上昇すると、トランジスタTVCの動作点がB1からB3に移動する。即ちドレイン・ソース電流IDSが一定であると仮定すると、図19(B)に示すように、VDSが0.39Vから0.35Vに減少し、VGSが1.84Vから1.94Vに上昇する。これは動作点が図20のB1からB3に移動したことを意味する。
そしてトランジスタTVCのVGSが1.84Vから1.94Vに上昇すると、TVCのオン抵抗値が減少する。すると図19(A)において、トランジスタTVC、TB2、TB2のオン抵抗値の総和である抵抗値rnも減少する。そして、このように抵抗値rnが減少することは、電源電圧HVDDの上昇により上がろうとする基準電圧VREFが補正により電源電圧HVDDの上昇以前の電圧に戻ることを意味する。即ちトランジスタTVCによる電圧補正により、基準電圧VREFの電圧上昇が、電源電圧HVDDの電圧上昇よりも小さくなる。従って5.00Vから5.50Vへの電源電圧HVDDの電圧変動に対して、基準電圧VREFの電圧変動を3.30Vの+10パーセントの範囲内に収めることができる。従って、結局、基準電圧VREFの電圧変動を、3.30Vの+/−10パーセントの範囲内に収めることができる。
このように図19(A)によれば、回路素子数が少ない簡素な構成で、ある程度の精度の基準電圧VREFを生成できる電圧生成回路を実現できるようになる。
また図19(A)の電圧生成回路によれば、電源電圧HVDDに近い基準電圧VREFを生成できる。例えば電源電圧HVDDが5.0Vであれば3.3Vの基準電圧VREFを生成できる。従って、図18に示されるように、本実施形態のレギュレータ回路に最適な組み合わせとなる電圧生成回路を実現できる。
即ち図18のレギュレータ回路では、調整電圧VRGとして、基準電圧VREFと同じ電圧が出力される。従って、基準電圧VREFが1.2〜1.4Vというように低いと、レギュレータ回路から出力される調整電圧VRGも1.2〜1.4Vというように低くなってしまう。
これに対して図19(A)の電圧生成回路では例えば3.3Vの基準電圧VREFを生成できる。従って、図19(A)の電圧生成回路を本実施形態のレギュレータ回路に組み合わせれば、レギュレータ回路から出力される調整電圧VRGを例えば3.3Vに設定でき、集積回路装置の内部回路に対して好適な調整電圧VRGを供給できる。
なお図18では、トランジスタTB1のゲートの電圧が、制御信号ENX(IENX)により制御される。即ちトランジスタTB1は、制御信号ENXがLレベルの場合にオン状態になり、ENXがHレベルの場合にオフ状態になる。そしてトランジスタTB1がオフ状態になると、電圧生成回路50に流れる電流を遮断でき、低消費電力モード(スリープモード)を実現できる。即ち制御信号ENXをHレベルにするだけで、電圧生成回路、レギュレータ回路、内部回路の全てを低消費電力モードに設定することが可能になる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1の電源、第2の電源、第1導電型、第2導電型、生成電圧等)と共に記載された用語(VSS、HVDD、N型、P型、基準電圧等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、レギュレータ回路の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また集積回路装置に配置されるレギュレータ回路の構成も本実施形態で説明した構成の回路に限定されない。また本実施形態で説明した変形例を組み合わせた構成も本発明の範囲に含むことができる。
VSS 第1の電源、HVDD 第2の電源、VREF 基準電圧、VRG 調整電圧、
IT1、IT2 第1、第2の入力端子、DQ、RQ 出力端子、ENX 制御信号、
11 レギュレータ回路、20、26 電源部、30 差動増幅回路、
32 差動部、34、36 出力部、40 出力回路、42、43、44 パッド、
46 内部回路、50 電圧生成回路
IT1、IT2 第1、第2の入力端子、DQ、RQ 出力端子、ENX 制御信号、
11 レギュレータ回路、20、26 電源部、30 差動増幅回路、
32 差動部、34、36 出力部、40 出力回路、42、43、44 パッド、
46 内部回路、50 電圧生成回路
Claims (12)
- 集積回路装置の内部領域に配置される内部回路と、
外部から供給される電源電圧を降圧した調整電圧を生成し、前記内部回路に供給する少なくとも1つのレギュレータ回路を含み、
前記レギュレータ回路の出力端子は、集積回路装置の外部端子である第1のパッドに接続されると共に前記内部回路の電源線に接続され、
前記レギュレータ回路は、
制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されることを特徴とする集積回路装置。 - 請求項1において、
集積回路装置の外部から前記第1のパッドを介して前記調整電圧が前記内部回路に直接供給される場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されることを特徴とする集積回路装置。 - 請求項1又は2において、
集積回路装置がテストモードに設定された場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されることを特徴とする集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記第1のパッドには、前記レギュレータ回路の前記調整電圧を安定化するためのキャパシタが接続されることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記レギュレータ回路は、
集積回路装置の外部端子である第2のパッドを介して前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記レギュレータ回路は、
前記調整電圧の電源以外の電源で動作する制御回路から前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されることを特徴とする集積回路装置。 - 請求項1乃至6のいずれかにおいて、
前記レギュレータ回路は、
その第1の入力端子に基準電圧が入力され、その第2の入力端子にレギュレータ回路の前記調整電圧が入力され、前記基準電圧と前記調整電圧の電圧差を増幅する差動増幅回路と、
前記差動増幅回路の出力端子が接続され、前記調整電圧を出力する出力回路とを含み、
前記出力回路は、
レギュレータ回路の出力端子と第1の電源との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第1導電型の第1の出力トランジスタと、
第2の電源とレギュレータ回路の出力端子との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第2導電型の第2の出力トランジスタを含むことを特徴とする集積回路装置。 - 請求項7において、
前記差動増幅回路は、
前記第1、第2の入力端子を有する差動部と、
前記差動部の第1の出力端子が接続される第1の出力部と、
前記差動部の第2の出力端子が接続される第2の出力部を含むことを特徴とする集積回路装置。 - 請求項8において、
前記差動部は、
前記第2の電源と第1のノードの間に設けられるバイアス電流生成用の第2導電型の第1のトランジスタと、
前記第1のノードと第2のノードの間に設けられ、そのゲートが前記第1の入力端子となる第2導電型の第2のトランジスタと、
前記第1のノードと第3のノードの間に設けられ、そのゲートが前記第2の入力端子となる第2導電型の第3のトランジスタと、
前記第2のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第2のノードに接続される第1導電型の第4のトランジスタと、
前記第3のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第3のノードに接続される第1導電型の第5のトランジスタを含み、
前記第1の出力部は、
前記第2の電源と第4のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第6のトランジスタと、
前記第4のノードと前記第1の電源の間に設けられ、そのゲートが前記第2のノードに接続される第1導電型の第7のトランジスタを含み、
前記第2の出力部は、
前記第2の電源と第5のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第8のトランジスタと、
前記第5のノードと前記第1の電源の間に設けられ、そのゲートが前記第3のノードに接続される第1導電型の第9のトランジスタを含むことを特徴とする集積回路装置。 - 請求項9において、
前記差動部は、
前記第2のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第10のトランジスタと、
前記第3のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第11のトランジスタを含むことを特徴とする集積回路装置。 - 請求項7乃至10のいずれかにおいて、
前記出力回路は、
前記第1の出力トランジスタと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第1の出力状態制御用トランジスタを含むことを特徴とする集積回路装置。 - 請求項7乃至11のいずれかにおいて、
前記出力回路は、
前記第2の電源と前記差動増幅回路の出力端子との間に設けられ、制御信号に基づいてオン・オフする第2導電型の第2の出力状態制御用トランジスタを含むことを特徴とする集積回路装置。
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