JP2007180087A - 集積回路装置 - Google Patents

Abstract

【課題】レギュレータ回路の出力端子を制御して低消費電力等を実現できる集積回路装置の提供。
【解決手段】集積回路装置は、内部領域に配置される内部回路４６と、外部から供給される電源電圧を降圧した調整電圧の供給電源ＬＶＤＤを生成し、内部回路４６に供給する少なくとも１つのレギュレータ回路１１を含む。レギュレータ回路１１の出力端子ＲＱは、集積回路装置の外部端子であるパッド４２に接続されると共に内部回路４６の電源線に接続される。レギュレータ回路１１は、制御端子に入力される制御信号ＥＮＸに基づいて、その出力端子ＲＱの状態が制御される。
【選択図】図１

Description

本発明は集積回路装置に関する。

ゲートアレイやエンベディットアレイなどの集積回路装置では、内部回路の集積度を高めるために、高精細のプロセスで製造される。このため、内部回路には低電圧の電源が供給される。従って、外部からは、例えば高電圧の電源と内部回路用の低電圧の電源を供給する必要があり、システム構成が複雑化する。

この場合に、内部回路用の低電圧電源を生成する電源回路を集積回路装置に組み込めば、システム構成が複雑化する事態を解消できる。しかしながら、このような電源回路を組み込む際に、何ら工夫を施さないと、集積回路装置の低消費電力化等を実現できないという課題がある。
特開昭６０−１４３０１２号公報

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、レギュレータ回路の出力端子を制御して低消費電力化等を実現できる集積回路装置を提供することにある。

本発明は、集積回路装置の内部領域に配置される内部回路と、外部から供給される電源電圧を降圧した調整電圧を生成し、前記内部回路に供給する少なくとも１つのレギュレータ回路を含み、前記レギュレータ回路の出力端子は、集積回路装置の外部端子である第１のパッドに接続されると共に前記内部回路の電源線に接続され、前記レギュレータ回路は、制御端子に入力される制御信号に基づいて、その出力端子の状態が制御される集積回路装置に関係する。

本発明によれば、レギュレータ回路の出力端子は第１のパッドと内部回路の電源線に接続される。そしてこの出力端子の状態（信号状態）が制御信号に基づいて制御される。このようにすれば、例えば制御信号に基づきレギュレータ回路の出力端子の状態を制御して、内部回路への電源供給を停止等することにより、低消費電力化等を実現できるようになる。

また本発明では、集積回路装置の外部から前記第１のパッドを介して前記調整電圧が前記内部回路に直接供給される場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されるようにしてもよい。

このようにすれば、外部から調整電圧の電源を直接供給して内部回路を動作させることが可能になる。

また本発明では、集積回路装置がテストモードに設定された場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されるようにしてもよい。

このようにすれば、レギュレータ回路からの調整電圧を使用せずに、外部からの調整電圧の電源により内部回路を動作させて、内部回路をテストすることが可能になる。

また本発明では、前記第１のパッドには、前記レギュレータ回路の前記調整電圧を安定化するためのキャパシタが接続されるようにしてもよい。

このようにすれば、レギュレータ回路の応答速度が低い場合等にも、調整電圧の変動を抑えることが可能になる。

また本発明では、前記レギュレータ回路は、集積回路装置の外部端子である第２のパッドを介して前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されるようにしてもよい。

このようにすれば、内部回路の動作が停止している場合にも、外部からの制御信号に基づいてレギュレータ回路の出力端子の状態を制御できるようになる。

また本発明では、前記レギュレータ回路は、前記調整電圧の電源以外の電源で動作する制御回路から前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されるようにしてもよい。

このようにすれば、内部回路の動作が停止している場合にも、別電源で動作する制御回路からの制御信号に基づいて、レギュレータ回路の出力端子の状態を制御できるようになる。

また本発明では、前記レギュレータ回路は、その第１の入力端子に基準電圧が入力され、その第２の入力端子にレギュレータ回路の前記調整電圧が入力され、前記基準電圧と前記調整電圧の電圧差を増幅する差動増幅回路と、前記差動増幅回路の出力端子が接続され、前記調整電圧を出力する出力回路とを含み、前記出力回路は、レギュレータ回路の出力端子と第１の電源との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第１導電型の第１の出力トランジスタと、第２の電源とレギュレータ回路の出力端子との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第２導電型の第２の出力トランジスタを含むようにしてもよい。

本発明では、レギュレータ回路の差動増幅回路の第１、第２の入力端子には基準電圧、調整電圧が入力される。またレギュレータ回路の出力回路が第１、第２の出力トランジスタを含み、第１、第２の出力トランジスタのゲートには共に差動増幅回路の出力端子が接続される。このようにすれば、調整電圧と基準電圧が同じ電圧になるようにレギュレータ回路が動作するようになる。また第１の出力トランジスタを可変抵抗素子として機能させることができ、レギュレータ回路の出力端子に接続される負荷回路（負荷）への効率的な電流供給を実現できる。

また本発明では、前記差動増幅回路は、前記第１、第２の入力端子を有する差動部と、
前記差動部の第１の出力端子が接続される第１の出力部と、前記差動部の第２の出力端子が接続される第２の出力部を含むようにしてもよい。

なお第１、第２の出力部には、例えばカレントミラーにより同じバイアス電流を流すようにすることができる。

また本発明では、前記差動部は、前記第２の電源と第１のノードの間に設けられるバイアス電流生成用の第２導電型の第１のトランジスタと、前記第１のノードと第２のノードの間に設けられ、そのゲートが前記第１の入力端子となる第２導電型の第２のトランジスタと、前記第１のノードと第３のノードの間に設けられ、そのゲートが前記第２の入力端子となる第２導電型の第３のトランジスタと、前記第２のノードと前記第１の電源の間に設けられ、そのゲート及びドレインが前記第２のノードに接続される第１導電型の第４のトランジスタと、前記第３のノードと前記第１の電源の間に設けられ、そのゲート及びドレインが前記第３のノードに接続される第１導電型の第５のトランジスタを含み、前記第１の出力部は、前記第２の電源と第４のノードの間に設けられ、そのゲートが前記第４のノードに接続される第２導電型の第６のトランジスタと、前記第４のノードと前記第１の電源の間に設けられ、そのゲートが前記第２のノードに接続される第１導電型の第７のトランジスタを含み、前記第２の出力部は、前記第２の電源と第５のノードの間に設けられ、そのゲートが前記第４のノードに接続される第２導電型の第８のトランジスタと、前記第５のノードと前記第１の電源の間に設けられ、そのゲートが前記第３のノードに接続される第１導電型の第９のトランジスタを含むようにしてもよい。

このような構成にすれば、極の数の少ない安定動作が可能なレギュレータ回路を実現できる。

また本発明では、前記差動部は、前記第２のノードと前記第１の電源との間に設けられ、制御信号に基づいてオン・オフする第１導電型の第１０のトランジスタと、前記第３のノードと前記第１の電源との間に設けられ、制御信号に基づいてオン・オフする第１導電型の第１１のトランジスタを含むようにしてもよい。

このようにすれば、第１０、第１１のトランジスタがオン状態になることで、第２、第３のノードを第１の電源の電圧に設定できる。これにより第４、第５のトランジスタがオフ状態になり、差動部等に流れる電流を遮断して低消費電力化を図れるようになる。

また本発明では、前記出力回路は、前記第１の出力トランジスタと前記第１の電源との間に設けられ、制御信号に基づいてオン・オフする第１導電型の第１の出力状態制御用トランジスタを含むようにしてもよい。

このようにすれば、第１の出力状態制御用トランジスタをオフ状態にすることで、出力回路に流れる電流を遮断して低消費電力化を図れる。

また本発明では、前記出力回路は、前記第２の電源と前記差動増幅回路の出力端子との間に設けられ、制御信号に基づいてオン・オフする第２導電型の第２の出力状態制御用トランジスタを含むようにしてもよい。

このようにすれば、第２の出力状態制御用トランジスタをオン状態にすることで、差動増幅回路の出力端子を第２の電源の電圧に設定できる。これにより第２の出力トランジスタがオフ状態になり、出力回路に流れる電流を遮断して低消費電力化を図れる。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．制御信号による出力状態の制御
図１に本実施形態の集積回路装置の例を示す。この集積回路装置は、内部回路４６（コア回路）と、レギュレータ回路１１を含む。ここで内部回路４６は、ＣＰＵ、ＲＴＣ（リアルタイムクロック）、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。またレギュレータ回路１１（降圧回路）は、外部の電源部２０からパッド４３を介して供給される電源電圧ＨＶＤＤ（高電位電源）を降圧して、調整電圧（regulation voltage)を生成し、生成された調整電圧を供給電源ＬＶＤＤ（低電位電源）として内部回路４６に供給する。なお図１は１つのレギュレータ回路１１を設ける例であるが、２つ以上のレギュレータ回路を設けてもよい。

また図１では、レギュレータ回路１１の出力端子ＲＱは、集積回路装置の外部端子であるパッド４２に接続されると共に内部回路４６の電源線に接続される。またレギュレータ回路１１の出力端子ＲＱは、パッド４２を介して外部のキャパシタＣＳに接続される。

更に図１では、レギュレータ回路１１の出力端子ＲＱの状態が、制御端子を介して入力される制御信号ＥＮＸに基づいて制御される。例えば制御信号ＥＮＸがＨレベルになると、出力端子ＲＱがハイインピーダンス状態になる。このようにレギュレータ回路１１の出力端子ＲＱをハイインピーダンス状態にすれば、図２（Ａ）に示すように、外部の電源部２６からの供給電源ＬＶＤＤを直接に内部回路４６に対して供給して、内部回路４６を動作させることが可能になる。

例えば本実施形態の集積回路装置をカスタム製品に適用した場合に、カスタム製品の客が、供給電源ＬＶＤＤを、レギュレータ回路１１により生成せずに、外部の電源部２６から供給することを望む場合がある。具体的には例えばレギュレータ回路１１が、５Ｖの電源電圧ＨＶＤＤを３．３Ｖの供給電源電圧ＬＶＤＤ（ＶＲＧ）に降圧する仕様の回路であったとする。ところが、カスタム製品の客が、消費電力を抑えるために、３．３Ｖではなく２．５Ｖで内部回路４６を動作させたい場合がある。この場合には図２（Ａ）に示すように、制御信号ＥＮＸをＨレベルにして、レギュレータ回路１１の出力端子ＲＱをハイインピーダンス状態に設定する。こうすれば、電源部２６からの供給電源ＬＶＤＤをパッド４２を介して内部回路４６に直接に供給でき、幅広い客の要望に応えることができる。

また集積回路装置をテストモードに設定して、内部回路４６をテストする場合には、レギュレータ回路１１により生成された供給電源ＬＶＤＤの電圧を内部回路４６に供給するのは望ましくない。従って、このようなテストモードでは図２（Ｂ）に示すように、制御信号ＥＮＸをＨレベルにして、レギュレータ回路１１の出力端子ＲＱをハイインピーダンス状態に設定する。そしてテスタ２８（電源部）からの供給電源ＬＶＤＤをパッド４２を介して内部回路４６に直接に供給する。こうすれば、レギュレータ回路１１で生成される供給電源ＬＶＤＤの電圧誤差に影響されずに、内部回路４６をテストできるようになり、テストの信頼性を高めることができる。

なお制御信号ＥＮＸに基づいて、レギュレータ回路１１の出力端子ＲＱの状態をＬレベル（広義には第１の電源の電圧）に設定するようにしてもよい。例えば制御信号ＥＮＸがＬレベルである場合には、レギュレータ回路１１が通常動作モードになり、供給電源電圧ＬＶＤＤを内部回路４６に供給する。一方、制御信号ＥＮＸがＨレベルになると、レギュレータ回路１１がＬレベルの電圧を出力する。

このように信号ＥＮＸがＨレベルになり、レギュレータ回路１１の出力端子ＲＱがＬレベルに設定されると、出力端子ＲＱに接続される内部回路４６に対して電源が何も供給されない状態になり、内部回路４６を低消費力モード（スリープモード）に設定できる。また信号ＥＮＸがＨレベルになった場合に、レギュレータ回路１１に流れる電流が遮断され、レギュレータ回路１１も低消費電力モード（スリープモード）に設定される。このようにすれば、信号ＥＮＸを制御するだけで、レギュレータ回路１１と、そのレギュレータ回路１１により電源が供給される内部回路４６の両方を低消費電力モードに設定できる。従って、簡素な制御で低消費電力モードを実現できるようになる。

次に制御信号ＥＮＸの生成手法について説明する。例えば図３では、集積回路装置の外部端子であるパッド４４を介して、レギュレータ回路１１の制御端子に制御信号ＥＮＸが入力される。そして入力された制御信号ＥＮＸに基づいて、レギュレータ回路１１の出力端子ＲＱの状態が制御される。

即ちレギュレータ回路１１の出力状態がハイインピーダンス状態やＬレベルに設定されると、内部回路４６には供給電源ＬＶＤＤが供給されなくなるため、内部回路４６が動作停止状態になる。従って内部回路４６により制御信号ＥＮＸを生成することができなくなる。

この点、図３では、パッド４４を介して外部から制御信号ＥＮＸが入力される。従って、内部回路４６が動作停止状態であっても、この外部からの制御信号ＥＮＸに基づいて、レギュレータ回路１１の出力状態を制御できる。従って、制御信号ＥＮＸの信号状態を制御するだけで、レギュレータ回路１１からの供給電源ＬＶＤＤの供給を停止し内部回路４６を低消費電力モード（スリープモード）に設定したり、低消費電力モードから復帰させたりすることが可能になる。

また図４、図５、図６では、調整電圧の供給電源ＬＶＤＤ以外の電源で動作する制御回路２４から、レギュレータ回路１１の制御端子に制御信号ＥＮＸが入力される。そしてこの制御信号ＥＮＸに基づいて、レギュレータ回路１１の出力端子ＲＱの状態が制御される。

例えば図４では、制御回路２４は電源ＨＶＤＤが供給されて動作する。従って、制御信号ＥＮＸがＨレベルになり、レギュレータ回路１１による供給電源ＬＶＤＤの供給が停止し、内部回路４６が低消費電力モードに設定された場合にも、制御回路２４は電源ＨＶＤＤにより動作できる。従って、電源ＨＶＤＤで動作する制御回路２４が制御信号ＥＮＸをＬレベルに設定することで、レギュレータ回路１１からの供給電源ＬＶＤＤの供給が再開する。これにより、内部回路４６が低消費電力モードから通常動作モードに復帰できるようになる。

また図５では、制御回路２４は、電源ＨＶＤＤ、供給電源ＬＶＤＤとは異なる電源ＶＤＤが供給されて動作する。従って、レギュレータ回路１１による供給電源ＬＶＤＤの供給が停止した場合にも、制御回路２４は電源ＶＤＤにより動作できる。従って、電源ＶＤＤにより動作する制御回路２４が制御信号ＥＮＸをＬレベルに設定することで、レギュレータ回路１１による供給電源ＬＶＤＤの供給が再開し、内部回路４６が通常動作モードに復帰できるようになる。

また図６では、２つのレギュレータ回路１１、１２が設けられている。そして制御回路２４は、レギュレータ回路１２から供給電源ＬＶＤＤ２が供給されて動作する。従って、レギュレータ回路１１による供給電源ＬＶＤＤの供給が停止した場合にも、レギュレータ回路１２による制御回路２４への供給電源ＬＶＤＤ２の供給は停止せず、制御回路２４は供給電源ＬＶＤＤ２により動作できる。従って、供給電源ＬＶＤＤ２により動作する制御回路２４が制御信号ＥＮＸをＬレベルに設定することで、レギュレータ回路１１による供給電源ＬＶＤＤの供給が再開し、内部回路４６が通常動作モードに復帰できるようになる。

２．Ｉ／Ｏ領域へのレギュレータ回路の配置
図７に集積回路装置のレイアウト例を示す。図７の集積回路装置は例えばゲートアレイ、エンベディットアレイなどの製品に適用できる。

集積回路装置は内部領域（コア領域）とＩ／Ｏ領域を有する。またパッド領域を有する。ここでＩ／Ｏ領域は内部領域の外側に形成される。具体的にはＩ／Ｏ領域は、内部領域の周囲（四辺）を囲むように形成される。またパッド領域はＩ／Ｏ領域の外側に形成される。具体的にはパッド領域はＩ／Ｏ領域の周囲（四辺）を囲むように形成される。なおパッド領域に配置されるパッドをＩ／Ｏ領域等に配置するようにしてもよく、この場合にはパッド領域は不要になる。

内部領域には集積回路装置の内部回路（コア回路）が配置される。Ｉ／Ｏ領域には複数のＩ／Ｏセル（入力バッファ、出力バッファ、入出力兼用バッファ又は電源セル等）が配置される。具体的には例えば内部回路の外周（各辺）を囲むように複数のＩ／Ｏセルが並んで配置される。そしてパッド領域には、各Ｉ／Ｏセルに接続される各パッドが配置される。なお内部領域、Ｉ／Ｏ領域、パッド領域の配置や、Ｉ／Ｏセル、パッドの配置は図７に限定されず、種々の変形実施が可能である。

図７では、レギュレータ回路１１（電源回路）が、集積回路装置のＩ／Ｏ領域に配置（形成）される。具体的には、レギュレータ回路１１は、Ｉ／Ｏセル用に用意されたトランジスタ（高耐圧トランジスタ）により形成されて、Ｉ／Ｏ領域に配置される。別の言い方をすれば、レギュレータ回路１１は、Ｉ／Ｏセルと同じようにセル化されてＩ／Ｏ領域に配置される。この場合のレギュレータ回路１１のセルは、例えばＩ／Ｏセル（複数のＩ／Ｏセルのうちの少なくとも１つ）と同じ大きさにすることができる。

例えばレギュレータ回路１１などの電源回路を集積回路装置に配置する比較例の手法として、電源回路をマクロブロック化し、このマクロブロックを、集積回路装置のコーナ部に配置したり、Ｉ／Ｏ領域の一部を含む領域に配置する手法が考えられる。

しかしながら、この比較例の配置では、ピン配置に制約が生じてしまい、カスタム製品の客のピン配置の自由度を確保することが難しくなる。

これに対して図７の集積回路装置によれば、レギュレータ回路１１をＩ／Ｏ領域の任意の位置に配置できる。従って、カスタム製品の客のピン配置の自由度を確保でき、商品力を向上できる。

図８にＩ／Ｏセルのレイアウト例を示す。このＩ／Ｏセルには、静電気保護用ダイオードとして機能するツェナ・ダイオードが配置される。またＩ／Ｏセルには、パッドに接続される信号線を駆動するためのＮ型ドライバやＰ型ドライバが配置される。これらのＮ型ドライバ、Ｐ型ドライバは、Ｉ／Ｏセル内の他のトランジスタに比べてトランジスタサイズが非常に大きなトランジスタになっている。またＩ／Ｏセルには、入力バッファ、プリドライバが配置される。ここで入力バッファは、プルアップ抵抗素子（プルアップ用トランジスタ）、プルダウン抵抗素子（プルダウン用トランジスタ）、静電気保護用抵抗素子などを含む。またプリドライバは、Ｎ型ドライバ、Ｐ型ドライバを駆動するためのトランジスタなどを含む。またＩ／Ｏセルには、制御ロジックが配置され、この制御ロジックは、プリドライバや入力バッファを制御するための各種ロジック回路を含む。

また図８では、Ｉ／Ｏセルのツェナ・ダイオード、Ｎ型ドライバ用トランジスタ、Ｐ型ドライバ用トランジスタ、Ｐ型入力バッファ用トランジスタ、Ｎ型入力バッファ用トランジスタ、Ｐ型プリドライバ用トランジスタ、Ｎ型プリドライバ用トランジスタは、高耐圧領域（ＨＶＤＤ領域）に形成される。一方、Ｎ型制御ロジック用トランジスタ、Ｐ型制御ロジック用トランジスタは、低耐圧領域（ＬＶＤＤ領域）に形成される。このように高耐圧領域、低耐圧領域を順に構成することで、高耐圧領域、低耐圧領域を構成するための構造（例えばゲート酸化膜圧等）の境界を可能な限り減じることが可能なばかりでなく、Ｎ型、Ｐ型の領域を構成するための構造（ウェル境界等）の境界を可能な限り減じることが可能になり、より簡素な構造で、しかも容易に本発明を具現化できる。

そして本実施形態では図８に示すように、Ｉ／Ｏセル用に高耐圧領域に配置される素子（高耐圧用トランジスタ等）を用いてレギュレータ回路１１が形成される。例えば、後述するレギュレータ回路１１のＰ型出力トランジスタ（図１４のＴＱ２）は図８のＰ型ドライバ（高耐圧トランジスタ）により形成される。またレギュレータ回路が含む抵抗素子（図１４のＲＰ）は図８の静電気保護用抵抗素子により形成される。またレギュレータ回路１１を構成する他のトランジスタ（図１４のＴＱ１、ＴＡ１〜ＴＡ９等）は、図８の入力バッファ、プリドライバ等に配置されるトランジスタ（高耐圧トランジスタ）により形成される。なお図９に示すように、ツェナ・ダイオードツェナ・ダイオードを配置しない変形実施も可能である。さらに、集積回路装置内の領域やトランジスタに高耐圧／低耐圧の区別がない、あるいは集積回路装置内の領域やトランジスタに高耐圧／低耐圧の区別があるにもかかわらず、低耐圧の領域やトランジスタを破壊しない電源電圧を外部より供給する場合においては、本発明のレギュレータ回路が高耐圧領域に配置される必要はない。

このように本実施形態では、Ｉ／Ｏセルに配置されるトランジスタ、抵抗等の素子を用いてレギュレータ回路１１が形成されるため、図７のように、Ｉ／Ｏ領域の任意の位置にレギュレータ回路１１を配置できるようになる。この結果、ピン配置の自由度等を向上できると共にＥＳＤ耐圧を高めることができ、信頼性を向上できる。

なおＩ／Ｏ領域に複数のレギュレータ回路を形成し、これらの複数のレギュレータ回路が、内部回路に対して調整電圧を並列に供給するようにしてもよい。また内部回路が複数の回路ブロック（ＣＰＵ、ＲＴＣ、メモリ等）を含む場合に、複数の回路ブロックの各回路ブロックに対して、複数のレギュレータ回路のうちの少なくとも１つのレギュレータ回路が調整電圧ＶＲＧ（供給電源電圧ＬＶＤＤ）を供給するようにしてもよい。また内部領域に複数のウェル領域が形成される場合に、１又は複数のウェル領域毎に分割された各分割領域の回路に対して、複数のレギュレータ回路のうちの少なくとも１つのレギュレータ回路が調整電圧ＶＲＧ（供給電源電圧ＬＶＤＤ）を供給するようにしてもよい。

３．レギュレータ回路の構成
図１０に本実施形態のレギュレータ回路の構成例を示す。このレギュレータ回路は、電源電圧ＨＶＤＤ（広義には第２の電源）を降圧した調整電圧ＶＲＧ（供給電源電圧ＬＶＤＤ）を生成する回路であり、差動増幅回路３０と出力回路４０を含む。差動増幅回路３０は、その第１の入力端子ＩＴ１（非反転入力端子又は反転入力端子の一方）に基準電圧ＶＲＥＦが入力される。また、その第２の入力端子ＩＴ２（非反転入力端子又は反転入力端子の他方）にレギュレータ回路が出力する調整電圧ＶＲＧが入力される。そして差動増幅回路は、基準電圧ＶＲＥＦと調整電圧ＶＲＧの電圧差を増幅し、増幅電圧を出力端子ＤＱに出力する。出力回路４０（ドライバ回路）は、差動増幅回路３０の出力端子ＤＱが接続され、差動増幅回路３０からの増幅電圧に基づいて調整電圧ＶＲＧを生成して出力する。

そして出力回路４０は、レギュレータ回路の出力端子ＲＱと電源ＶＳＳ（広義には第１の電源）との間に設けられ、そのゲートに差動増幅回路３０の出力端子ＤＱが接続されるＮ型（広義には第１導電型）の第１の出力トランジスタＴＱ１（駆動トランジスタ）を含む。また電源ＨＶＤＤ（第２の電源）と出力端子ＲＱとの間に設けられ、そのゲートに差動増幅回路３０の出力端子ＤＱが接続されるＰ型（広義には第２導電型）の第２の出力トランジスタＴＱ２（駆動トランジスタ）を含む。

更に具体的には差動増幅回路３０は、第１、第２の入力端子ＩＴ１、ＩＴ２を有する差動部３２と、差動部３２の第１の出力端子Ｑ１が接続される第１の出力部３４と、差動部３２の第２の出力端子Ｑ２が接続される第２の出力部３６を含む。これらの出力部３４、３６は、例えばカレントミラー等により同じバイアス電流が流れるように制御され、出力部３６の出力端子ＤＱが出力回路４０に接続される。なお差動増幅回路３０の構成は図１０の構成に限定されるものではなく、種々の変形実施が可能である。

図１１に比較例のレギュレータ回路を示す。このレギュレータ回路では、出力端子ＲＱの調整電圧ＶＲＧが、抵抗素子ＲＡ、ＲＢにより分圧される。そして抵抗素子ＲＡ、ＲＢにより調整電圧ＶＲＧを分圧した電圧が、演算増幅器９００（差動増幅回路）の非反転入力端子に入力され、基準電圧ＶＲＥＦが反転入力端子に入力される。そして演算増幅器９００により、出力トランジスタＴＲのゲートが制御される。

この図１１の比較例では、演算増幅器９００の差動対トランジスタ（非反転・反転入力端子がそのゲートに接続されるトランジスタ）の特性、及びこれらの特性から得られる応答時間を考慮して、基準電圧ＶＲＥＦを決定し、この基準電圧ＶＲＥＦに基づいて、抵抗素子ＲＡ、ＲＢの抵抗値ｒａ、ｒｂによる分圧比を決定する。

ところがこの比較例の構成では、レギュレータ回路の出力端子ＲＱに接続される負荷回路（負荷）の消費電流（動作電流）の大小にかかわらず、抵抗素子ＲＡ、ＲＢに常に一定の電流が流れてしまい、無駄な電力を消費してしまう。

この場合に、例えばフルカスタム製品等のように基板構成自体を自由に設計できる製品群であれば、この抵抗素子ＲＡ、ＲＢとして単位面積あたりの抵抗値が高い素子を使用することで、ＲＡ、ＲＢに流れる電流を減少させることも可能である。

しかしながら、セミカスタム製品、特にゲートアレイ等では、基板に設けることができる素子に限りがあり、ＲＡ、ＲＢとして用いることができる抵抗素子の抵抗値には限界がある。この結果、ＲＡ、ＲＢでの電流消費が非常に大きくなってしまう。

これに対して図１０の本実施形態では、調整電圧ＶＲＧ（供給電源電圧ＬＶＤＤ）を分圧した電圧を帰還するのではなく、調整電圧ＶＲＧ自体を差動増幅回路３０に帰還している。即ち差動増幅回路３０の第２の入力端子ＩＴ２に調整電圧ＶＲＧを入力している。これにより基準電圧ＶＲＥＦと調整電圧ＶＲＧが同じ電圧になるように差動増幅回路３０が動作するようになる。

この場合、レギュレータ回路の出力端子ＲＱに接続される負荷回路の消費電流が極めて小さくなると、調整電圧ＶＲＧが電源電圧ＨＶＤＤに引き上げられてしまう。これを防止するために本実施形態では、図１１のような抵抗素子ＲＡ、ＲＢではなく、可変抵抗素子として機能するＮ型出力トランジスタＴＱ１を設け、調整電圧ＶＲＧが所定電圧よりも大きくなるのを防止している。またＮ型出力トランジスタＴＱ１とＰ型出力トランジスタＴＱ２のゲートに対して、差動増幅回路３０の出力端子ＤＱを共通接続している。

従って、負荷回路の消費電流が小さくなり、調整電圧ＶＲＧが上昇すると、この調整電圧ＶＲＧの電圧上昇を防止するために、差動増幅回路３０の出力端子ＤＱの電圧が上昇する。これによりＰ型出力トランジスタＴＱ２のオン抵抗値が増加すると共にＮ型出力トランジスタＴＱ１のオン抵抗値が減少する（ＴＱ１に流れる電流が増加する）。

一方、負荷回路の消費電流が大きくなり、調整電圧ＶＲＧが降下すると、この調整電圧ＶＲＧの電圧降下を防止するために、差動増幅回路３０の出力端子ＤＱの電圧が降下する。これによりＰ型出力トランジスタＴＱ２のオン抵抗値が減少すると共にＮ型出力トランジスタＴＱ１のオン抵抗値が増加する（ＴＱ１に流れる電流が減少する）。

例えば図１１の比較例では、抵抗素子ＲＡ、ＲＢに常に一定の電流が流れるため、無駄な電流が消費されてしまう。これに対して本実施形態では、差動増幅回路３０の出力端子ＤＱがそのゲートに接続されるＮ型出力トランジスタＴＱ１を設け、このＴＱ１を可変抵抗素子として機能させている。従って、負荷回路の消費電流が大きい場合には、Ｎ型出力トランジスタＴＱ１のオン抵抗値が増加するため、ＴＱ１側に流れる電流が減少し、負荷回路側に多くの電流を供給できるようになり、負荷回路への効率的な電流供給を実現できる。

また図１１の比較例では、ＶＲＧ＝｛（ｒａ＋ｒｂ）／ｒｂ｝×ＶＲＥＦになるため、抵抗素子ＲＡ、ＲＢの抵抗値ｒａ、ｒｂのバラツキや温度特性が、調整電圧ＶＲＧの生成に悪影響を与えてしまう。

これに対して本実施形態では、調整電圧ＶＲＧそのものが差動増幅回路３０の入力端子ＩＴ２に帰還される。即ち基準電圧ＶＲＥＦと調整電圧ＶＲＧを差動増幅回路３０において直接比較している。従って、抵抗素子のバラツキや温度特性が調整電圧ＶＲＧに悪影響を及ぼすことがないという利点がある。

なお図１〜図７等において集積回路装置に配置するレギュレータ回路は、図１０の構成の回路であることが望ましいが、図１１に示すような比較例の回路等であってもよい。

４．レギュレータ回路の詳細な構成
図１２にレギュレータ回路の詳細な構成例を示す。なおレギュレータ回路は図１２の構成に限定されず、その接続関係を変更したり、他の回路素子を追加するなどの種々の変形実施が可能である。

図１２において差動部３２は、電源ＨＶＤＤとノードＮＡ１の間に設けられるバイアス電流生成用のＰ型のトランジスタＴＡ１を含む。またノードＮＡ１とノードＮＡ２の間に設けられ、そのゲートが入力端子ＩＴ１になるＰ型のトランジスタＴＡ２と、ノードＮＡ１とノードＮＡ３の間に設けられ、そのゲートが入力端子ＩＴ２になるＰ型のトランジスタＴＡ３を含む。またノードＮＡ２と電源ＶＳＳ（ＧＮＤ）の間に設けられ、そのゲート及びドレインがノードＮＡ２に接続されるＮ型のトランジスタＴＡ４と、ノードＮＡ３と電源ＶＳＳの間に設けられ、そのゲート及びドレインがノードＮＡ３に接続されるＮ型のトランジスタＴＡ５を含む。

また出力部３４は、電源ＨＶＤＤとノードＮＡ４の間に設けられ、そのゲートがノードＮＡ４に接続されるＰ型のトランジスタＴＡ６と、ノードＮＡ４と電源ＶＳＳの間に設けられ、そのゲートがノードＮＡ２に接続されるＮ型のトランジスタＴＡ７を含む。また出力部３６は、電源ＨＶＤＤとノードＮＡ５の間に設けられ、そのゲートがノードＮＡ４に接続されるＰ型のトランジスタＴＡ８と、ノードＮＡ５と電源ＶＳＳの間に設けられ、そのゲートがノードＮＡ３に接続されるＮ型のトランジスタＴＡ９を含む。

図１２の構成のレギュレータ回路によれば、極を例えば１つというように少なくできるため、外来ノイズ等により回路が発振するのを防止でき、安定動作を実現できる。

図１３に、図１２のレギュレータ回路のシミュレーション結果を示す。図１３では、電源電圧ＨＶＤＤ＝５Ｖであり、期間０〜１μｓと期間７〜１３μｓでは、レギュレータ回路の出力端子ＲＱに接続される負荷回路（例えば４０００ゲートの回路）が停止（静止）し、期間１〜７μｓでは負荷回路が１００ＭＨｚで動作している。

期間０〜１μｓでは、負荷回路が停止しているため、差動増幅回路３０の出力端子ＤＱは、電源電圧ＨＶＤＤに近い電圧で安定する。従って、Ｎ型出力トランジスタＴＱ１のゲートの電圧が高くなるため、ＴＱ１のオン抵抗値ｒｏｎは小さな値になっている。

時間＝１μｓになり、負荷回路が動作を開始すると、負荷回路での急激な電力消費が始まるが、レギュレータ回路はこれに追従できない。そしてレギュレータ回路の出力端子ＲＱに接続される電圧安定化用のキャパシタＣＳが放電を開始し、調整電圧ＶＲＧ（供給電源電圧ＬＶＤＤ）の電圧を維持しようとする。

キャパシタＣＳの電荷が放電され続け、図１３のＡ１に示すように調整電圧ＶＲＧが降下すると、この急激な電流消費から少し遅れてＡ２に示すように差動増幅回路３０の出力端子ＤＱの電圧が降下し始める。これにより、Ｐ型出力トランジスタＴＱ２のオン抵抗値が減少すると共に、Ａ３に示すようにＮ型出力トランジスタＴＱ１のオン抵抗値ｒｏｎが増加する。

その後、負荷回路のインピーダンス値とＰ型出力トランジスタＴＱ２のオン抵抗値とにより、図１３のＡ４に示すように調整電圧ＶＲＧが規定電圧になると、Ａ５に示すように出力端子ＤＱの電圧の変化が終了する。

時間＝７μｓになり負荷回路が停止状態になると、負荷回路でのインピーダンス値が急激に増加するため、調整電圧ＶＲＧがＡ６に示すように増加する。この時、Ａ７に示すように差動増幅回路３０の出力端子ＤＱの電圧が上昇し始める。これにより、Ｐ型出力トランジスタＴＱ２のオン抵抗値が増加すると共に、Ａ８に示すようにＮ型出力トランジスタＴＱ１のオン抵抗値ｒｏｎが減少する。これにより、レギュレータ回路の出力端子ＲＱの電圧の上昇が抑えられる。

このように本実施形態のレギュレータ回路では、負荷回路の動作が開始すると、図１３のＡ３に示すようにＮ型出力トランジスタＴＱ１のオン抵抗値ｒｏｎが上昇する。これにより、Ｎ型出力トランジスタＴＱ１側に流れる電流が減少する一方で電源ＨＶＤＤから負荷回路側に流れる電流が増加する。従って、より多くの電流を負荷回路側に供給できるようになる。

また負荷回路の動作が停止すると、Ａ７に示すように差動増幅回路３０の出力端子ＤＱの電圧が上昇する。これにより、Ｐ型出力トランジスタＴＱ２のオン抵抗値が上昇し、出力回路４０における電流消費が抑制される。

なお本実施形態では出力回路４０での無駄な電流の消費を防止するために、Ｐ型出力トランジスタＴＱ２のトランジスタサイズ（Ｗ／Ｌ）を大きくし、Ｎ型出力トランジスタＴＱ１のトランジスタサイズを小さくしている。具体的にはＴＱ１のトランジスタサイズをＴＱ２のトランジスタサイズの１／１０以下、更に望ましくは１／５０以下にしている。例えばＴＱ２のトランジスタサイズがＷ／Ｌ＝１５００である場合に、ＴＱ１のトランジスタサイズを例えばＷ／Ｌ＝１７程度にしている。

５．レギュレータ回路の変形例
（１）第１の変形例
図１４にレギュレータ回路の第１の変形例を示す。図１４ではレギュレータ回路は、入力端子ＩＴ２と出力端子ＲＱとの間に設けられる静電保護用の抵抗素子ＲＰを含む。この抵抗素子ＲＰは例えばウェル抵抗などを用いて実現できる。

また図１４では集積回路装置が、本実施形態のレギュレータ回路と、レギュレータ回路からの調整電圧ＶＲＧが電源電圧（供給電源電圧ＬＶＤＤ）として供給されて動作する内部回路４６（コア回路）を含む。この内部回路４６は、例えばＣＰＵ、ＲＴＣ（リアルタイムクロック）、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。また集積回路装置は、レギュレータ回路の出力端子が接続されるパッド４２（外部端子）を含む。このパッド４２には、レギュレータ回路が生成する調整電圧を安定化するためのキャパシタＣＳが接続される。またパッド４２には、内部回路４６の電源線（供給電源ＬＶＤＤ）が接続される。なおキャパシタＣＳを集積回路装置に内蔵する変形実施も可能である。

図１４の構成のレギュレータ回路は、極の数が少なく、発振しにくく、動作が安定しているという利点がある一方で、図１４のＡ１、Ａ４、Ａ６に示すように応答速度が遅いという不利点がある。即ち負荷回路である内部回路４６での急激な電流消費に対して即座には反応できず、ゆっくりと応答する。

このため図１４では、外部端子であるパッド４２を設け、このパッド４２に対して調整電圧ＶＲＧの安定化用のキャパシタＣＳを接続できるようにしている。このようなキャパシタＣＳを接続すれば、内部回路４６での急激な電流消費に対して、ＣＳからの電荷放電により対応できるようになる。例えば図１５に、様々な容量値のキャパシタＣＳを用いた時の調整電圧ＶＲＧの過渡特性のシミュレーション結果を示す。図１５に示すように、キャパシタＣＳの容量値を大きくすればするほど、調整電圧ＶＲＧの過渡特性が安定化する。

そして図１４のようなパッド４２を設けると、外部からのＥＳＤが、パッド４２を介してレギュレータ回路の出力端子ＲＱに印加される事態が生じる。この場合、Ｐ型出力トランジスタＴＱ２はトランジスタサイズが大きく、そのドレインサイズも大きいため、ＥＳＤ耐性が高い。またトランジスタサイズが小さいＮ型出力トランジスタＴＱ１についても、出力端子ＲＱと電源ＶＳＳ（ＧＮＤ）の間に静電気保護用のダイオードを設けることで、ＥＳＤ耐性を向上できる。

しかしながら本実施形態では、調整電圧ＶＲＧを差動増幅回路３０の入力端子ＩＴ２に直接帰還する構成を採用している。従って、外部からのＥＳＤにより、入力端子ＩＴ２であるトランジスタＴＡ３のゲートが静電破壊されるおそれがある。

この点、図１４では、出力端子ＲＱと入力端子ＩＴ２（トランジスタＴＡ３のゲート）の間に静電保護用の抵抗素子ＲＰが設けられているため、このような静電破壊を効果的に防止できる。

（２）第２の変形例
図１６にレギュレータ回路の第２の変形例を示す。図１６において差動部３２は、ノードＮＡ２と電源ＶＳＳとの間に設けられ、制御信号ＥＮＸ（ＩＥＮＸ）に基づいてオン・オフするＮ型のトランジスタＴＡ１０を含む。またノードＮＡ３と電源ＶＳＳとの間に設けられ、制御信号ＥＮＸ（ＩＥＮＸ）に基づいてオン・オフするＮ型のトランジスタＴＡ１１を含む。なお「Ｘ」は負論理を意味する。

また出力回路４０は、出力トランジスタＴＱ１と電源ＶＳＳとの間に設けられ、制御信号ＥＮＸ（ＩＥＮ）に基づいてオン・オフするＮ型の出力状態制御用トランジスタＴＱＣ１を含む。また電源ＨＶＤＤと差動増幅回路３０の出力端子ＤＱとの間に設けられ、制御信号ＥＮＸ（ＩＥＮ）に基づいてオン・オフするＰ型の出力状態制御用トランジスタＴＱＣ２を含む。

例えば制御信号ＥＮＸがＬレベル（アクティブ）になり、レギュレータ回路がイネーブル状態に設定されると、信号ＩＥＮＸがＬ（ロー）レベル、信号ＩＥＮがＨ（ハイ）レベルになるため、トランジスタＴＡ１０、ＴＡ１１、ＴＱＣ２はオフ状態になり、トランジスタＴＱＣ１はオン状態になる。従って図１６の回路は図１２と同等の回路構成になる。

一方、信号ＥＮＸがＨレベル（非アクティブ）になり、レギュレータ回路がディスエーブル状態に設定されると、トランジスタＴＡ１０、ＴＡ１１、ＴＱＣ２がオン状態になり、トランジスタＴＱＣ１がオフ状態になる。そしてトランジスタＴＡ１０、ＴＡ１１がオン状態になると、ノードＮＡ２、ＮＡ３（Ｑ１、Ｑ２）がＬレベルになるため、トランジスタＴＡ４、ＴＡ５、ＴＡ７、ＴＡ９がオフ状態になる。従って、差動部３２、出力部３４、３６において流れる電流を遮断でき、低消費電力化を図れる。

またトランジスタＴＱＣ２がオン状態になると、ノードＮＡ５（ＤＱ）がＨレベルになり、トランジスタＴＱ２がオフ状態になる。従って電源ＨＶＤＤからトランジスタＴＱ２を介して流れる電流を遮断できる。またトランジスタＴＱＣ１がオフ状態になると、出力端子ＲＱから電源ＶＳＳに流れる電流を遮断できる。従って、出力回路４０において流れる電流を遮断でき、低消費電力化を図れる。

また出力状態制御用のトランジスタＴＱＣ１をオフ状態にすることで、レギュレータ回路の出力端子ＲＱをハイインピーダンス状態に設定できるようになる。

（３）第３の変形例
図１７にレギュレータ回路の第３の変形例を示す。図１７では、図１６では設けられていた出力状態制御用トランジスタＴＱＣ１が設けられない構成になっている。

図１７では、制御信号ＥＮＸがＨレベルになると、出力状態制御用トランジスタＴＱＣ２がオン状態になり、ノードＮＡ５がＨレベルになる。すると、出力トランジスタＴＱ２がオフ状態になる一方で、出力トランジスタＴＱ１はオン状態になる。これにより、レギュレータ回路の出力端子ＲＱの状態（電圧レベル）をＬレベルに設定できる。

信号ＥＮＸがＨレベルになり、レギュレータ回路の出力端子ＲＱがＬレベルに設定されると、ＲＱに接続される内部回路に対して電源が何も供給されない状態になり、内部回路を低消費力モード（スリープモード）に設定できる。また信号ＥＮＸがＨレベルになると、図１７のトランジスタＴＡ１０、ＴＡ１１がオン状態になるため、レギュレータ回路も低消費電力モード（スリープモード）に設定できる。従って図１７の第３の変形例によれば、信号ＥＮＸを制御するだけで、レギュレータ回路と、そのレギュレータ回路により電源が供給される内部回路の両方を低消費電力モードに設定できる。従って、簡素な制御で低消費電力モードを実現できるようになる。

（４）第４の変形例
図１８にレギュレータ回路の第４の変形例を示す。図１８では、図１６の構成に加えて、基準電圧ＶＲＥＦを生成する電圧生成回路５０（基準電圧生成回路）の構成が加わっている。

図１９（Ａ）（Ｂ）、図２０を用いて、この電圧生成回路５０の構成及び動作を説明する。この電圧生成回路５０は、電源電圧ＨＶＤＤ、ＶＳＳ（第１、第２の電源）が供給され、出力端子ＶＦＱに基準電圧ＶＲＥＦ（広義には生成電圧）を出力する回路である。この電圧生成回路５０は、ＨＶＤＤと出力端子ＶＦＱの間に設けられるＰ型（第２導電型）のトランジスタＴＢ１（広義には第１の抵抗素子）を含む。また出力端子ＶＦＱと中間ノードＮＢ１の間に設けられ、そのゲートに中間ノードＮＢ２が接続されるＰ型（第２導電型）の電圧補正用トランジスタＴＶＣを含む。また中間ノードＮＢ１とＮＢ２の間に設けられるＮ型（第１導電型）のトランジスタＴＢ２（広義には第２の抵抗素子）と、中間ノードＮＢ２と電源ＶＳＳの間に設けられるＮ型（第１導電型）のトランジスタＴＢ３（広義には第３の抵抗素子）を含む。

ここでＴＢ２、ＴＢ３は、そのゲートに電源電圧ＨＶＤＤが入力されるＮ型のトランジスタとなっている。またＴＢ１は、そのゲートに電源ＶＳＳの電圧が入力されるＰ型のトランジスタとなっている。なお図１８に示すように、ＴＢ１は、そのゲートの電圧が制御信号ＥＮＸ（ＩＥＮＸ）により制御されるトランジスタであってもよい。

図１９（Ｂ）に示すように、電源電圧ＨＶＤＤが５．００Ｖである場合には、基準電圧ＶＲＥＦ、ＮＢ１、ＮＢ２の電圧は、各々、例えば３．３０Ｖ、２．９１Ｖ、１．４６Ｖになる。従って、電圧補正用トランジスタＴＶＣのドレイン・ソース間電圧（絶対値）は、ＶＤＳ＝３．３０−２．９１＝０．３９Ｖになり、ゲート・ソース間電圧（絶対値）は、ＶＧＳ＝３．３０−１．４６＝１．８４Ｖになる。

そして図１９（Ｂ）に示すように電源電圧ＨＶＤＤが５．００Ｖから４．５０Ｖに降下すると、基準電圧ＶＲＥＦ、ＮＢ１、ＮＢ２の電圧は、各々、例えば３．０１Ｖ、２．５５Ｖ、１．２７Ｖになる。従って電圧補正用トランジスタＴＶＣのドレイン・ソース間電圧は、ＶＤＳ＝３．０１−２．５５＝０．４６Ｖになり、ゲート・ソース間電圧は、ＶＧＳ＝３．０１−１．２７＝１．７４Ｖになる。

例えば図２０に電圧補正用トランジスタＴＶＣのＶＤＳ−ＩＤＳ特性を示す。電源電圧ＨＶＤＤが５．００Ｖから４．５０Ｖに降下すると、トランジスタＴＶＣの動作点がＢ１からＢ２に移動する。即ちドレイン・ソース電流ＩＤＳが一定であると仮定すると、図１９（Ｂ）に示すように、ＶＤＳが０．３９Ｖから０．４６Ｖに増加し、ＶＧＳが１．８４Ｖから１．７４Ｖに減少する。これは動作点が図２０のＢ１からＢ２に移動したことを意味する。

そしてトランジスタＴＶＣのＶＧＳが１．８４Ｖから１．７４Ｖに減少すると、ＴＶＣのオン抵抗値が増加する。すると図１９（Ａ）において、トランジスタＴＶＣ、ＴＢ２、ＴＢ２のオン抵抗値の総和である抵抗値ｒｎも増加する。そして、このように抵抗値ｒｎが増加することは、電源電圧ＨＶＤＤの降下により下がろうとする基準電圧ＶＲＥＦが補正により電源電圧ＨＶＤＤの降下以前の電圧に戻ることを意味する。即ちトランジスタＴＶＣによる電圧補正により、基準電圧ＶＲＥＦの電圧降下が電源電圧ＨＶＤＤの電圧降下よりも小さくなる。従って５．００Ｖから４．５０Ｖへの電源電圧ＨＶＤＤの電圧変動に対して、基準電圧ＶＲＥＦの電圧変動を３．３０Ｖの−１０パーセントの範囲内に収めることができる。

また図１９（Ｂ）に示すように電源電圧ＨＶＤＤが５．００Ｖから５．５０Ｖに上昇すると、基準電圧ＶＲＥＦ、ＮＢ１、ＮＢ２の電圧は、各々、例えば３．６０Ｖ、３．２５Ｖ、１．６６Ｖになる。従って、電圧補正用トランジスタＴＶＣのドレイン・ソース間電圧（絶対値）は、ＶＤＳ＝３．６０−３．２５＝０．３５Ｖになり、ゲート・ソース間電圧（絶対値）は、ＶＧＳ＝３．６０−１．６６＝１．９４Ｖになる。

例えば図２０において、電源電圧ＨＶＤＤが５．００Ｖから５．５０Ｖに上昇すると、トランジスタＴＶＣの動作点がＢ１からＢ３に移動する。即ちドレイン・ソース電流ＩＤＳが一定であると仮定すると、図１９（Ｂ）に示すように、ＶＤＳが０．３９Ｖから０．３５Ｖに減少し、ＶＧＳが１．８４Ｖから１．９４Ｖに上昇する。これは動作点が図２０のＢ１からＢ３に移動したことを意味する。

そしてトランジスタＴＶＣのＶＧＳが１．８４Ｖから１．９４Ｖに上昇すると、ＴＶＣのオン抵抗値が減少する。すると図１９（Ａ）において、トランジスタＴＶＣ、ＴＢ２、ＴＢ２のオン抵抗値の総和である抵抗値ｒｎも減少する。そして、このように抵抗値ｒｎが減少することは、電源電圧ＨＶＤＤの上昇により上がろうとする基準電圧ＶＲＥＦが補正により電源電圧ＨＶＤＤの上昇以前の電圧に戻ることを意味する。即ちトランジスタＴＶＣによる電圧補正により、基準電圧ＶＲＥＦの電圧上昇が、電源電圧ＨＶＤＤの電圧上昇よりも小さくなる。従って５．００Ｖから５．５０Ｖへの電源電圧ＨＶＤＤの電圧変動に対して、基準電圧ＶＲＥＦの電圧変動を３．３０Ｖの＋１０パーセントの範囲内に収めることができる。従って、結局、基準電圧ＶＲＥＦの電圧変動を、３．３０Ｖの＋／−１０パーセントの範囲内に収めることができる。

このように図１９（Ａ）によれば、回路素子数が少ない簡素な構成で、ある程度の精度の基準電圧ＶＲＥＦを生成できる電圧生成回路を実現できるようになる。

また図１９（Ａ）の電圧生成回路によれば、電源電圧ＨＶＤＤに近い基準電圧ＶＲＥＦを生成できる。例えば電源電圧ＨＶＤＤが５．０Ｖであれば３．３Ｖの基準電圧ＶＲＥＦを生成できる。従って、図１８に示されるように、本実施形態のレギュレータ回路に最適な組み合わせとなる電圧生成回路を実現できる。

即ち図１８のレギュレータ回路では、調整電圧ＶＲＧとして、基準電圧ＶＲＥＦと同じ電圧が出力される。従って、基準電圧ＶＲＥＦが１．２〜１．４Ｖというように低いと、レギュレータ回路から出力される調整電圧ＶＲＧも１．２〜１．４Ｖというように低くなってしまう。

これに対して図１９（Ａ）の電圧生成回路では例えば３．３Ｖの基準電圧ＶＲＥＦを生成できる。従って、図１９（Ａ）の電圧生成回路を本実施形態のレギュレータ回路に組み合わせれば、レギュレータ回路から出力される調整電圧ＶＲＧを例えば３．３Ｖに設定でき、集積回路装置の内部回路に対して好適な調整電圧ＶＲＧを供給できる。

なお図１８では、トランジスタＴＢ１のゲートの電圧が、制御信号ＥＮＸ（ＩＥＮＸ）により制御される。即ちトランジスタＴＢ１は、制御信号ＥＮＸがＬレベルの場合にオン状態になり、ＥＮＸがＨレベルの場合にオフ状態になる。そしてトランジスタＴＢ１がオフ状態になると、電圧生成回路５０に流れる電流を遮断でき、低消費電力モード（スリープモード）を実現できる。即ち制御信号ＥＮＸをＨレベルにするだけで、電圧生成回路、レギュレータ回路、内部回路の全てを低消費電力モードに設定することが可能になる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１導電型、第２導電型、生成電圧等）と共に記載された用語（ＶＳＳ、ＨＶＤＤ、Ｎ型、Ｐ型、基準電圧等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、レギュレータ回路の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また集積回路装置に配置されるレギュレータ回路の構成も本実施形態で説明した構成の回路に限定されない。また本実施形態で説明した変形例を組み合わせた構成も本発明の範囲に含むことができる。

本実施形態の集積回路装置の例。 図２（Ａ）（Ｂ）は出力端子の状態を制御する手法の説明図。 制御信号の生成手法の説明図。 制御信号の生成手法の説明図。 制御信号の生成手法の説明図。 制御信号の生成手法の説明図。 集積回路装置のレイアウト例。 Ｉ／Ｏセルのレイアウト例。 Ｉ／Ｏセルのレイアウト例。 レギュレータ回路の構成例。 比較例のレギュレータ回路の構成例。 レギュレータ回路の詳細な構成例。 レギュレータ回路の各ノードの信号のシミュレーション結果。 レギュレータ回路の第１の変形例。 種々の容量値のキャパシタを用いた時の調整電圧の過渡特性のシミュレーション結果。 レギュレータ回路の第２の変形例。 レギュレータ回路の第３の変形例。 レギュレータ回路の第４の変形例。 図１９（Ａ）（Ｂ）は電圧生成回路の構成、動作の説明図。 電圧生成回路の動作点の説明図。

符号の説明

ＶＳＳ 第１の電源、ＨＶＤＤ 第２の電源、ＶＲＥＦ 基準電圧、ＶＲＧ 調整電圧、
ＩＴ１、ＩＴ２ 第１、第２の入力端子、ＤＱ、ＲＱ 出力端子、ＥＮＸ 制御信号、
１１ レギュレータ回路、２０、２６ 電源部、３０ 差動増幅回路、
３２ 差動部、３４、３６ 出力部、４０ 出力回路、４２、４３、４４ パッド、
４６ 内部回路、５０ 電圧生成回路

Claims (12)

1. 集積回路装置の内部領域に配置される内部回路と、
   外部から供給される電源電圧を降圧した調整電圧を生成し、前記内部回路に供給する少なくとも１つのレギュレータ回路を含み、
   前記レギュレータ回路の出力端子は、集積回路装置の外部端子である第１のパッドに接続されると共に前記内部回路の電源線に接続され、
   前記レギュレータ回路は、
   制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されることを特徴とする集積回路装置。
2. 請求項１において、
   集積回路装置の外部から前記第１のパッドを介して前記調整電圧が前記内部回路に直接供給される場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されることを特徴とする集積回路装置。
3. 請求項１又は２において、
   集積回路装置がテストモードに設定された場合に、前記レギュレータ回路の出力端子の状態がハイインピーダンス状態に設定されることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第１のパッドには、前記レギュレータ回路の前記調整電圧を安定化するためのキャパシタが接続されることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記レギュレータ回路は、
   集積回路装置の外部端子である第２のパッドを介して前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されることを特徴とする集積回路装置。
6. 請求項１乃至４のいずれかにおいて、
   前記レギュレータ回路は、
   前記調整電圧の電源以外の電源で動作する制御回路から前記制御端子に入力される制御信号に基づいて、その出力端子の状態が制御されることを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記レギュレータ回路は、
   その第１の入力端子に基準電圧が入力され、その第２の入力端子にレギュレータ回路の前記調整電圧が入力され、前記基準電圧と前記調整電圧の電圧差を増幅する差動増幅回路と、
   前記差動増幅回路の出力端子が接続され、前記調整電圧を出力する出力回路とを含み、
   前記出力回路は、
   レギュレータ回路の出力端子と第１の電源との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第１導電型の第１の出力トランジスタと、
   第２の電源とレギュレータ回路の出力端子との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第２導電型の第２の出力トランジスタを含むことを特徴とする集積回路装置。
8. 請求項７において、
   前記差動増幅回路は、
   前記第１、第２の入力端子を有する差動部と、
   前記差動部の第１の出力端子が接続される第１の出力部と、
   前記差動部の第２の出力端子が接続される第２の出力部を含むことを特徴とする集積回路装置。
9. 請求項８において、
   前記差動部は、
   前記第２の電源と第１のノードの間に設けられるバイアス電流生成用の第２導電型の第１のトランジスタと、
   前記第１のノードと第２のノードの間に設けられ、そのゲートが前記第１の入力端子となる第２導電型の第２のトランジスタと、
   前記第１のノードと第３のノードの間に設けられ、そのゲートが前記第２の入力端子となる第２導電型の第３のトランジスタと、
   前記第２のノードと前記第１の電源の間に設けられ、そのゲート及びドレインが前記第２のノードに接続される第１導電型の第４のトランジスタと、
   前記第３のノードと前記第１の電源の間に設けられ、そのゲート及びドレインが前記第３のノードに接続される第１導電型の第５のトランジスタを含み、
   前記第１の出力部は、
   前記第２の電源と第４のノードの間に設けられ、そのゲートが前記第４のノードに接続される第２導電型の第６のトランジスタと、
   前記第４のノードと前記第１の電源の間に設けられ、そのゲートが前記第２のノードに接続される第１導電型の第７のトランジスタを含み、
   前記第２の出力部は、
   前記第２の電源と第５のノードの間に設けられ、そのゲートが前記第４のノードに接続される第２導電型の第８のトランジスタと、
   前記第５のノードと前記第１の電源の間に設けられ、そのゲートが前記第３のノードに接続される第１導電型の第９のトランジスタを含むことを特徴とする集積回路装置。
10. 請求項９において、
    前記差動部は、
    前記第２のノードと前記第１の電源との間に設けられ、制御信号に基づいてオン・オフする第１導電型の第１０のトランジスタと、
    前記第３のノードと前記第１の電源との間に設けられ、制御信号に基づいてオン・オフする第１導電型の第１１のトランジスタを含むことを特徴とする集積回路装置。
11. 請求項７乃至１０のいずれかにおいて、
    前記出力回路は、
    前記第１の出力トランジスタと前記第１の電源との間に設けられ、制御信号に基づいてオン・オフする第１導電型の第１の出力状態制御用トランジスタを含むことを特徴とする集積回路装置。
12. 請求項７乃至１１のいずれかにおいて、
    前記出力回路は、
    前記第２の電源と前記差動増幅回路の出力端子との間に設けられ、制御信号に基づいてオン・オフする第２導電型の第２の出力状態制御用トランジスタを含むことを特徴とする集積回路装置。

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