JPH02197163A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02197163A JPH02197163A JP1017098A JP1709889A JPH02197163A JP H02197163 A JPH02197163 A JP H02197163A JP 1017098 A JP1017098 A JP 1017098A JP 1709889 A JP1709889 A JP 1709889A JP H02197163 A JPH02197163 A JP H02197163A
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000001514 detection method Methods 0.000 claims description 13
- 230000006870 function Effects 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 8
- 230000003321 amplification Effects 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000002131 composite material Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は半導体記憶装置に関し、特に、MOS型電界効
果トランジスタ(以下、MOS)ランジスタと称す)に
より構成された半導体記憶装置に関する。
果トランジスタ(以下、MOS)ランジスタと称す)に
より構成された半導体記憶装置に関する。
[従来の技術]
近年、半導体記憶装置においては、半導体加工技術の進
歩により実効チャンネル長が1μm以下の微細なMOS
)ランジスタが使用されはじめている。ところが半導体
記憶装置に供給される電源電位は、周辺の他の半導体装
置と電源を共通化するために他の半導体装置と同じ、例
えば、5vのままである。
歩により実効チャンネル長が1μm以下の微細なMOS
)ランジスタが使用されはじめている。ところが半導体
記憶装置に供給される電源電位は、周辺の他の半導体装
置と電源を共通化するために他の半導体装置と同じ、例
えば、5vのままである。
したがって、最近の半導体記憶装置においては、特にメ
モリセル部において外部から供給される高い電源電圧が
直接@細なMOSLランジスタに印加されることがない
よう定電位発生回路を設ける方式が採用されるようにな
ってきた。以下に具体例を示し説明する。
モリセル部において外部から供給される高い電源電圧が
直接@細なMOSLランジスタに印加されることがない
よう定電位発生回路を設ける方式が採用されるようにな
ってきた。以下に具体例を示し説明する。
第2図は従来用いられている定電位発生回路の構成を示
すブロック図であり、第3図は第2図に示す定電位発生
回路の回路図を示す。各図において、Oにて囲まれたト
ランジスタはPチャンネル型、Oで囲まれていないトラ
ンジスタ24はNチャンネル型である。第2図において
lは作動増幅回路であり、2は基準電位の供給源であり
、3はウェハーテスト時に外部から任意の電位を印加す
るための端子である。1の出力が供給源2からの基準電
位との間で差動増幅されメモリセル部へ電源電位として
供給される。
すブロック図であり、第3図は第2図に示す定電位発生
回路の回路図を示す。各図において、Oにて囲まれたト
ランジスタはPチャンネル型、Oで囲まれていないトラ
ンジスタ24はNチャンネル型である。第2図において
lは作動増幅回路であり、2は基準電位の供給源であり
、3はウェハーテスト時に外部から任意の電位を印加す
るための端子である。1の出力が供給源2からの基準電
位との間で差動増幅されメモリセル部へ電源電位として
供給される。
詳述すると第3図に示すように定電位発生回路はトラン
ジスタQl、Q2.Q3.Q4.Q5で構成されるミラ
ー型差動増幅回路と、トランジスタQ6により構成され
る駆動回路とを含む差動増幅回路を含んでおり、第3図
中2は抵抗R1とゲートとドレインを共通接続したトラ
ンジスタQ7゜QB、Q9.QIOの縦列接続により構
成されたレシオ回路を示している。トランジスタQ7の
ゲート電位は、電源電位によらず概ねトランジスタQ7
.Q8.Q9.QIOのしきい値電圧を合計した電位と
なり基準電位として使用される。
ジスタQl、Q2.Q3.Q4.Q5で構成されるミラ
ー型差動増幅回路と、トランジスタQ6により構成され
る駆動回路とを含む差動増幅回路を含んでおり、第3図
中2は抵抗R1とゲートとドレインを共通接続したトラ
ンジスタQ7゜QB、Q9.QIOの縦列接続により構
成されたレシオ回路を示している。トランジスタQ7の
ゲート電位は、電源電位によらず概ねトランジスタQ7
.Q8.Q9.QIOのしきい値電圧を合計した電位と
なり基準電位として使用される。
またトランジスタQIOのゲート電位は第3図中1に含
まれるトランジスタQ6のゲート電位と共通接続され、
上述のミラー型差動増幅回路を定電流駆動するための供
給電位を兼ねている。第2図に示す定電位発生回路は電
源電圧もしくは負荷電流の変動に対して出力電圧が基準
電位2と常に等しくなるよう動作する。
まれるトランジスタQ6のゲート電位と共通接続され、
上述のミラー型差動増幅回路を定電流駆動するための供
給電位を兼ねている。第2図に示す定電位発生回路は電
源電圧もしくは負荷電流の変動に対して出力電圧が基準
電位2と常に等しくなるよう動作する。
従って従来の半導体記憶装置においては、上述の定電位
発生回路の出力電位をメモリセル部に供給することによ
り、電源電位の変動等よりメモリセル部の微細なトラン
ジスタを保護し、安定した動作の実現を図っていた。
発生回路の出力電位をメモリセル部に供給することによ
り、電源電位の変動等よりメモリセル部の微細なトラン
ジスタを保護し、安定した動作の実現を図っていた。
上述した従来の半導体記憶装置においては、メモリセル
部に供給される電位を変更可能であるのはウェハーテス
ト時のみであり、半導体チップが組み立てられると、外
部より第2図の3に示す端子に電圧を印加してメモリセ
ル部に供給する電位を変動させることができなくなる。
部に供給される電位を変更可能であるのはウェハーテス
ト時のみであり、半導体チップが組み立てられると、外
部より第2図の3に示す端子に電圧を印加してメモリセ
ル部に供給する電位を変動させることができなくなる。
[発明が解決しようとする問題点コ
ところで一般にMOS)ランジスタにより構成される半
導体装置においては実使用時の不良発生を低減させるた
めに、BTテス゛トと呼ばれる高温下での高電圧印加に
よる不良加速試験が実施される。
導体装置においては実使用時の不良発生を低減させるた
めに、BTテス゛トと呼ばれる高温下での高電圧印加に
よる不良加速試験が実施される。
このBTテストは半導体チップの組立後に実施されるの
で、従来の半導体記憶装置においては、メモリセル部の
ように内部の定電圧発生回路により電源電圧を供給され
て機能する回路部分には高電圧を印加することができず
、実使用時の不良発生を低減できないという問題点があ
った。
で、従来の半導体記憶装置においては、メモリセル部の
ように内部の定電圧発生回路により電源電圧を供給され
て機能する回路部分には高電圧を印加することができず
、実使用時の不良発生を低減できないという問題点があ
った。
[発明の従来技術に対する相違点コ
上述した従来の半導体記憶装置に対し、本発明は半導体
チップを組み立てた後でも特定端子に高電位を印加する
ことにより、内部の定電圧回路の発生電位の変更が可能
であるという相違点を有する。
チップを組み立てた後でも特定端子に高電位を印加する
ことにより、内部の定電圧回路の発生電位の変更が可能
であるという相違点を有する。
[問題点を解決するための手段]
本発明の要旨は第1の定電位が供給されて機能するメモ
リセルのアレイを含む半導体記憶装置において、第1の
定電位とは異なる高電位が外部から供給されると検出信
号を出力する検出回路と、第1の定電位と該第1の定電
位とは異なる第2の定電位を出力可能な定電位発生回路
とを有し、上記検出信号が出力されていると定電位発生
回路は第2の定電位を出力し、上記検出信号が出力され
ていないと第1の定電位を出力することである。
リセルのアレイを含む半導体記憶装置において、第1の
定電位とは異なる高電位が外部から供給されると検出信
号を出力する検出回路と、第1の定電位と該第1の定電
位とは異なる第2の定電位を出力可能な定電位発生回路
とを有し、上記検出信号が出力されていると定電位発生
回路は第2の定電位を出力し、上記検出信号が出力され
ていないと第1の定電位を出力することである。
[実施例]
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。一
実施例の構成を説明する。図中Oにて囲まれたトランジ
スタはPチャンネル型、囲まれていないトランジスタは
Nチャンネル型である。第1図において1は差動増幅回
路、2は第1の基準電位発生源、3は第2の基準電位発
生源、4は基準電位の切換手段、5は半導体記憶装置の
特定端子、6は高電位検出回路を示す。6に示す高電位
検出回路はゲート電位が電源電位であるトランジスタQ
6のドレインと、5に示す端子との間に互いにゲートと
ドレインとを共通接続されたトランジスタQ19 Q
21 Q31 Q4. Q5が直列接続されるレ
シオ回路である。ここで6に絶対最大定格を越える電位
が印加され、その電位がトランジスタQl、Q2.Q3
.Q4.Q5のしきい値電圧の合計より高くなるとトラ
ンジスタQ6のドレインの電位が上昇し、インバータ7
のスレッショルド電圧以上となると、信号φ4が高電位
から低電位に変化する。
実施例の構成を説明する。図中Oにて囲まれたトランジ
スタはPチャンネル型、囲まれていないトランジスタは
Nチャンネル型である。第1図において1は差動増幅回
路、2は第1の基準電位発生源、3は第2の基準電位発
生源、4は基準電位の切換手段、5は半導体記憶装置の
特定端子、6は高電位検出回路を示す。6に示す高電位
検出回路はゲート電位が電源電位であるトランジスタQ
6のドレインと、5に示す端子との間に互いにゲートと
ドレインとを共通接続されたトランジスタQ19 Q
21 Q31 Q4. Q5が直列接続されるレ
シオ回路である。ここで6に絶対最大定格を越える電位
が印加され、その電位がトランジスタQl、Q2.Q3
.Q4.Q5のしきい値電圧の合計より高くなるとトラ
ンジスタQ6のドレインの電位が上昇し、インバータ7
のスレッショルド電圧以上となると、信号φ4が高電位
から低電位に変化する。
一実施例の動作を詳細に説明する。
端子Sに絶対最大定格を越えない範囲での高電位もしく
は定電位が印加されると、信号φ4は高電位のままであ
り、差動増幅回路】は切換手段4により選択された第1
の基準電位発生源2と自分自身の出力電位との間の差動
増幅により出力電位を制御する。
は定電位が印加されると、信号φ4は高電位のままであ
り、差動増幅回路】は切換手段4により選択された第1
の基準電位発生源2と自分自身の出力電位との間の差動
増幅により出力電位を制御する。
次に端子5に絶対最大定格を越えて、信号φ4が低電位
になる様な高電位が印加されると、差動増幅回路1は切
換手段4により選択された第2の基準電位発生源3と自
分自身の出力電位との間の差動増幅により出力電位を制
御する。ここで第2の基準電位発生R3としては前述の
第3図の2に示すように内部素子で任意の電位を設定可
能であり、また電源電位を選択することも可能である。
になる様な高電位が印加されると、差動増幅回路1は切
換手段4により選択された第2の基準電位発生源3と自
分自身の出力電位との間の差動増幅により出力電位を制
御する。ここで第2の基準電位発生R3としては前述の
第3図の2に示すように内部素子で任意の電位を設定可
能であり、また電源電位を選択することも可能である。
図中8,9は各々信号φ4を正論理に変更するためのC
MOSインバータ及びその出力信号てあり、9.φ3.
φ2は各々CMOS複合ゲート及び同一半導体記憶装置
内の他の回路部分で生成される制御信号及び9に示す複
合ゲートの出力信号である信号φ2は信号φ3が高電位
である場合には常に低電位であり、信号φ3が低電位で
かつ5に示す端子に絶対最大定格を越えない電位が印加
されている場合には5に印加された電位の反転電位を出
力する。また信号φ3が低電位がかつ5に示す端子に絶
対最大定格を越える高電位が印加され信号φ4が低電位
になると信号φ2は高電位となる。
MOSインバータ及びその出力信号てあり、9.φ3.
φ2は各々CMOS複合ゲート及び同一半導体記憶装置
内の他の回路部分で生成される制御信号及び9に示す複
合ゲートの出力信号である信号φ2は信号φ3が高電位
である場合には常に低電位であり、信号φ3が低電位で
かつ5に示す端子に絶対最大定格を越えない電位が印加
されている場合には5に印加された電位の反転電位を出
力する。また信号φ3が低電位がかつ5に示す端子に絶
対最大定格を越える高電位が印加され信号φ4が低電位
になると信号φ2は高電位となる。
上述の信号φ2の機能は、例えば端子5として汎用MO
SダイナミックランダムアクセスメモリのWπ端子を選
択した場合を考慮したものである。
SダイナミックランダムアクセスメモリのWπ端子を選
択した場合を考慮したものである。
[発明の効果コ
以上説明したように本発明は、高電位検出回路により半
導体チップ内部に構成されている定電位発生回路の出力
電位を制御し、定電位発生回路により制御されるメモリ
セルの書込電位をBTテスト時に通常動作時より高い電
位とすることにより、効果的なスクリーニングを可能と
するものである。
導体チップ内部に構成されている定電位発生回路の出力
電位を制御し、定電位発生回路により制御されるメモリ
セルの書込電位をBTテスト時に通常動作時より高い電
位とすることにより、効果的なスクリーニングを可能と
するものである。
5 ・ ・ ・
6 ・ ・ ・
7、8−
9 ・ ・ ・
端子、・
高電位検出回路、
CMOSインバータ、
CMOS複合ゲート、
第2図において、
1・・・・・・・・・・・・差動増幅回路、2・・・・
・・・・・・・・第1の基準電位、3・・・・・・・・
外部より電位印加可能な端子。
・・・・・・・・第1の基準電位、3・・・・・・・・
外部より電位印加可能な端子。
第1図は本発明の一実施例のブロック図、第2図は従来
の定電位発生回路のブロック図、第3図は第2図に示す
定電位発生回路の回路図である。 第1図において、 1・・・−・・・ 2・・・・・・φ 3・・・・・◆・ 4◆・・幸・◆φ 差動増幅回路、 第1の基準電位、 第2の基準電位、 基準電位の切換手段、 特許出願人 日本電気アイジ−マイコンシステム株式会
社
の定電位発生回路のブロック図、第3図は第2図に示す
定電位発生回路の回路図である。 第1図において、 1・・・−・・・ 2・・・・・・φ 3・・・・・◆・ 4◆・・幸・◆φ 差動増幅回路、 第1の基準電位、 第2の基準電位、 基準電位の切換手段、 特許出願人 日本電気アイジ−マイコンシステム株式会
社
Claims (1)
- 【特許請求の範囲】 第1の定電位が供給されて機能するメモリセルのアレイ
を含む半導体記憶装置において、 第1の定電位とは異なる高電位が外部から供給されると
検出信号を出力する検出回路と、 第1の定電位と該第1の定電位とは異なる第2の定電位
を出力可能な定電位発生回路とを有し、上記検出信号が
出力されていると定電位発生回路は第2の定電位を出力
し、上記検出信号が出力されていないと第1の定電位を
出力することを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1017098A JPH02197163A (ja) | 1989-01-26 | 1989-01-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1017098A JPH02197163A (ja) | 1989-01-26 | 1989-01-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02197163A true JPH02197163A (ja) | 1990-08-03 |
Family
ID=11934535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1017098A Pending JPH02197163A (ja) | 1989-01-26 | 1989-01-26 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02197163A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0415949A (ja) * | 1990-05-09 | 1992-01-21 | Mitsubishi Electric Corp | 半導体装置 |
JPH04209388A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体集積回路 |
US5424629A (en) * | 1991-04-11 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Power circuit for a semiconductor apparatus |
JP2011180891A (ja) * | 2010-03-02 | 2011-09-15 | Kawasaki Microelectronics Inc | 半導体集積回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370451A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1989
- 1989-01-26 JP JP1017098A patent/JPH02197163A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370451A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0415949A (ja) * | 1990-05-09 | 1992-01-21 | Mitsubishi Electric Corp | 半導体装置 |
JPH04209388A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体集積回路 |
US5424629A (en) * | 1991-04-11 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Power circuit for a semiconductor apparatus |
JP2011180891A (ja) * | 2010-03-02 | 2011-09-15 | Kawasaki Microelectronics Inc | 半導体集積回路 |
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