JP5466970B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、Caplessタイプ(外付け容量不要型)のレギュレータを内蔵する半導体集積回路に係り、特にそのレギュレータの出力電圧を測定できるようにした半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit incorporating a regulator of a Capless type (external capacitor unnecessary type), and more particularly to a semiconductor integrated circuit capable of measuring an output voltage of the regulator.
一般のASICに内蔵されるCaplessタイプのレギュレータの出力電圧は、当該ASIC内のアナログ系マクロのように電源ノイズに対してセンシティブな内部回路に供給される。ところが、Caplessタイプのレギュレータには電圧出力ピンが設けられていないので、その出力電圧を確認することができない。 The output voltage of a Capless type regulator built in a general ASIC is supplied to an internal circuit that is sensitive to power supply noise like an analog macro in the ASIC. However, since the voltage output pin is not provided in the Capless type regulator, the output voltage cannot be confirmed.
一方、特許文献1には、常時は内部回路の全部に主電源により電圧供給を行い、その主電源の電圧が降下した場合に、主電源によって常時充電されていた容量からなる補助電源の電圧を内部回路の一部に供給することが記載されている。 On the other hand, in Patent Document 1, the voltage of the auxiliary power source composed of the capacity that is always charged by the main power source is supplied when the voltage of the main power source drops when the voltage of the main power source is constantly supplied to all the internal circuits. It is described that it is supplied to a part of the internal circuit.
そこで、この特許文献1の技術をCaplessタイプのレギュレータに適用した場合、主電源の電圧を補助電源を介して確認することはできる。しかし、Caplessタイプのレギュレータから電源供給を受けるノイズに弱い内部回路と他の内部回路を分けることができないので、ノイズに弱い内部回路に悪影響が及ぶ恐れがある。 Therefore, when the technique of Patent Document 1 is applied to a Capless type regulator, the voltage of the main power supply can be confirmed via the auxiliary power supply. However, since the internal circuit that is sensitive to noise that is supplied with power from the Capless type regulator cannot be separated from other internal circuits, there is a possibility that the internal circuit that is sensitive to noise may be adversely affected.
本発明の目的は、Caplessタイプのレギュレータの出力電圧を確認することができ、しかもノイズに弱い内部回路に悪影響を与えないようにした半導体集積回路を提供することである。 An object of the present invention is to provide a semiconductor integrated circuit in which the output voltage of a Capless type regulator can be confirmed, and an internal circuit that is sensitive to noise is not adversely affected.
上記目的を達成するために、請求項1にかかる発明は、第1および第2の内部回路を有する半導体集積回路であって、第1の外部電源の供給を受ける第1の電源ピンと、前記第1の外部電源から第1の動作電源を生成するレギュレータと、前記第1の動作電源を前記第1の内部回路に供給する第1の電源配線と、前記第1の動作電源の電圧と同一電圧を有する第2の動作電源の供給を受ける第2の電源ピンと、前記第2の動作電源を前記第2の内部回路に供給する第2の電源配線と、オン状態において前記第1の電源配線と前記第2の電源配線とを相互に接続するスイッチ回路と、前記第1の内部回路が前記第1の動作電源の供給を受けて動作する通常動作時に、前記スイッチ回路をオフ状態に制御する制御回路と、を備えることを特徴とする。
請求項2にかかる発明は、請求項1に記載の半導体集積回路において、前記制御回路が、前記第1の動作電源の電圧をモニタする試験状態を示す信号が入力されたときに、前記スイッチ回路をオン状態に制御することを特徴とする。
請求項3にかかる発明は、請求項1又は2に記載の半導体集積回路において、前記第1の動作電源の異常を検知したときに検知信号を生成して前記制御回路に入力する検知回路をさらに備え、前記制御回路が、前記検知信号が入力されたときに、前記スイッチ回路をオン状態に制御することを特徴とする。
請求項4にかかる発明は、請求項1ないし3のいずれかに記載の半導体集積回路において、前記第2の電源ピンに安定化容量が接続されていることを特徴とする。
In order to achieve the above object, a first aspect of the present invention is a semiconductor integrated circuit having first and second internal circuits, the first power supply pin receiving a first external power supply, and the first power supply pin. A regulator that generates a first operating power supply from one external power supply, a first power supply wiring that supplies the first operating power supply to the first internal circuit, and the same voltage as the voltage of the first operating power supply A second power supply pin that receives supply of a second operating power supply, a second power supply wiring that supplies the second operating power supply to the second internal circuit, and the first power supply wiring in an on state. A switch circuit that interconnects the second power supply wiring and a control that controls the switch circuit to an off state during a normal operation in which the first internal circuit operates by receiving the supply of the first operating power. And a circuit. .
According to a second aspect of the present invention, in the semiconductor integrated circuit according to the first aspect, when the control circuit receives a signal indicating a test state for monitoring the voltage of the first operating power supply, the switch circuit Is controlled to be in an on state.
The invention according to
According to a fourth aspect of the present invention, in the semiconductor integrated circuit according to any one of the first to third aspects, a stabilization capacitor is connected to the second power supply pin.
本発明によれば、レギュレータで生成された第1の動作電源が供給される第1の電源配線と第2の電源ピンに接続される第2の電源配線とを相互に接続するスイッチ回路を設けたので、そのスイッチ回路をオンすることにより、レギュレータで生成された第1の動作電源の電圧を第2の電源ピンにおいて確認することができる。また、通常動作時において、第1の動作電源の異常が発生したときにも、スイッチ回路をオンさせることにより、第2の電源ピンに接続された安定化容量でもって第1の動作電源の電圧の大きな変動を抑えることができる。 According to the present invention, there is provided a switch circuit for mutually connecting a first power supply wiring to which a first operating power generated by a regulator is supplied and a second power supply wiring connected to a second power supply pin. Therefore, by turning on the switch circuit, the voltage of the first operating power supply generated by the regulator can be confirmed at the second power supply pin. In addition, when an abnormality occurs in the first operating power supply during the normal operation, the voltage of the first operating power supply is maintained with the stabilization capacitor connected to the second power supply pin by turning on the switch circuit. It is possible to suppress large fluctuations.
図1に本発明の実施例の半導体集積回路を示す。1は第1の外部電源の電圧V1が入力する第1の電源ピン、2は接地ピン、3は第2の外部電源の電圧V2が入力する第2の電源ピンである。10はCaplessタイプのレギュレータであり、電流源I1、定電圧ダイオードZD、演算増幅器11、PMOSトランジスタMP1、分圧抵抗R1,R2からなる。20はノイズに弱いマクロやコア等の第1の内部回路、30はノイズに強いマクロやコア等の第2の内部回路である。40はスイッチ回路であり、レギュレータ10の出力側と第1の内部回路20を接続する第1の電源配線4と、第2の電源ピン3と第2の内部回路30を接続する第2の電源配線5との間をオン/オフして切り替えする。50はそのスイッチ回路40のオン/オフ切り替えを制御する制御回路である。60は第1の外部電源の電圧V1の異常を検知する検知回路である。Cは第2の電源ピン3と接地ピン2との間に外部接続された安定化容量である。
FIG. 1 shows a semiconductor integrated circuit according to an embodiment of the present invention. Reference numeral 1 denotes a first power supply pin to which the voltage V1 of the first external power supply is input, 2 denotes a ground pin, and 3 denotes a second power supply pin to which the voltage V2 of the second external power supply is input.
図2にスイッチ回路40、制御回路50および検知回路60の内部構成を示す。スイッチ回路40は、PMOSトランジスタMP2とNMOSトランジスタMN1を並列接続したアナログスイッチからなる。制御回路50は、論理和否定回路NORとインバータINVからなる。51は制御端子であり、テストモード信号VTが入力する。検知回路60は、排他的論理和否定回路EXNOR、PMOSトランジスタMP3、NMOSトランジスタMN2、抵抗R3,R4からなり、排他的論理和否定回路EXNORから検知信号VSを出力する。61は定電圧ダイオードZDの電圧Vrefが入力する基準電圧端子である。
FIG. 2 shows the internal configuration of the
Caplessタイプのレギュレータ10では、第1の電源ピン1で受けた第1の外部電源の電圧V1を入力して、分圧抵抗R1,R2の共通接続点の電圧Vfが定電圧ダイオードZDの電圧Vrefに一致するように、演算増幅器11によってトランジスタMP1が制御される。これによりレギュレータ10で生成される第1の動作電源の電圧V3は、
V3=Vref ×(1+(R1/R2))
となり、第1の電源配線4に出力される。また、第2の電源ピン3に外部入力する第2の動作電源の電圧V2は、V2=V3であり、第2の電源配線5に供給される。
In the
V3 = Vref × (1+ (R1 / R2))
And output to the first power supply wiring 4. The voltage V2 of the second operating power supply externally input to the second
さて、通常動作時は、制御回路50の論理和否定回路NORの出力がHレベルとなっていて、スイッチ回路40はオフされており、第1の内部回路20にはレギュレータ10が生成する第1の動作電源の電圧V3が印加し、第2の内部回路30には第2の電源ピン3に入力する第2の動作電源の電圧V2が印加する。これにより、第1、第2の内部回路20、30は異なる電源系統で動作する。よって、ノイズに弱い第1の内部回路20が、ノイズに強い第2の内部回路30が発するクロック等のノイズの影響を受けるようなことは無い。
During normal operation, the output of the logical sum negation circuit NOR of the
レギュレータ10が生成する第1の動作電源の電圧V3を確認(モニタ)するときは、制御回路50の制御端子51のテストモード電圧VTをHレベルにする。これにより、論理和否定回路NORの出力がLレベルとなり、スイッチ回路40のPMOSトランジスタMP2,NMOSトランジスタMN1がオンする。すなわち、スイッチ回路40がオンする。よって、第1の電源配線4の電圧V3が第2の電源配線5を経由して、第2の電源ピン3に出力するので、その第2の電源ピン3において、外部からレギュレータ10の生成する電圧V3の確認を行うことができる。なお、このときは、第2の内部回路30はクロックを停止する等により動作させないようにしておく。
When confirming (monitoring) the voltage V3 of the first operating power supply generated by the
第1の電源ピン1に外部からESD等の強い外来ノイズが印加され、レギュレータ10の基準電圧Vrefが一時的(数μsec以上)に異常に高くなったときは、検知回路60の基準電圧端子61の電圧Vrefが高くなり、これによって、トランジスタMP3がオフ、トランジスタMN2がオンとなって、抵抗R3とトランジスタMP3の共通接続点の電圧VaがLレベルに、抵抗R4とトランジスタMN2の共通接続点の電圧VbもLレベルとなり、排他的論理和否定回路EXNORの出力電圧VSがHレベルとなり、これにより制御回路50の論理和否定回路NORの出力がLレベルとなって、スイッチ回路40がオンする。よって、第1の電源配線4が第2の電源ピン3に接続される。この第2の電源ピン3には安定化容量Cが接続されているので、レギュレータ10で生成される第1の動作電源の電圧V3の変動がその安定化容量Cで吸収される。
When strong external noise such as ESD is externally applied to the first power supply pin 1 and the reference voltage Vref of the
また、同様の理由等でレギュレータ10の基準電圧Vrefが一時的(数μsec以上)に異常に低くなったときは、検知回路60の基準電圧端子61の電圧Vrefが低くなり、これによって、トランジスタMP3がオン、トランジスタMN2がオフとなって、電圧VaがHレベルに、電圧VbもHレベルとなり、排他的論理和否定回路EXNORの出力電圧VSがHレベルとなり、スイッチ回路40がオンし、このときも、レギュレータ10の出力電圧V3の変動がその安定化容量Cで吸収される。
Further, when the reference voltage Vref of the
このように、第1の電源ピン1に入力する第1の外部電源電圧V1が正常値から異常に高くなったり低くなったりして、基準電圧Vrefが異常に高く、もしくは低くなると、レギュレータ10が生成する第1の動作電源の電圧V3も変動し、異常値を示す。すなわち、図2に示した検知回路60は、基準電圧Vrefを監視することによって第1の動作電源の異常を検知する。
Thus, when the first external power supply voltage V1 input to the first power supply pin 1 becomes abnormally high or low from the normal value, and the reference voltage Vref becomes abnormally high or low, the
もちろん、第1の動作電源の電圧V3を監視することによって第1の動作電源の異常を検知することも可能である。しかし、基準電圧Vrefを監視することにより、より早いタイミングで第1の動作電源の異常を検知することが可能である。そして、制御回路50が検知回路60による検知結果に基づいてスイッチ回路40を制御することにより、一時的にスイッチ回路40がオンとなって、安定化容量Cが接続される。これによって、レギュレータ10が生成する第1の動作電源の電圧V3の変動を抑制することができる。
Of course, it is also possible to detect an abnormality in the first operating power supply by monitoring the voltage V3 of the first operating power supply. However, by monitoring the reference voltage Vref, it is possible to detect an abnormality in the first operating power supply at an earlier timing. The
図1に示した例では、第2の内部回路30に、電源ピン3を利用して外部から供給した電源をそのまま、第2の動作電源として供給した。しかし、レギュレータ10とは別の第2のレギュレータを半導体集積回路内に設け、第2のレギュレータが生成する電源を、第2の動作電源として第2の内部回路30に供給することも可能である。ただし、第2のレギュレータはCaplessタイプではなく、外付け容量を必要とするタイプであるとする。この場合、第2の電源配線5は、第2のレギュレータの出力と第2の内部回路30とを接続する配線であり、電源ピン3は、第2のレギュレータの出力に外付けの容量を接続するためのピンとして使用される。
In the example shown in FIG. 1, the power supplied from the outside using the
1:第1の電源ピン、2:接地ピン、3:第2の電源ピン、4:第1の電源配線、5:第2の電源配線、V1:第1の外部電源の電圧、V2:第2の動作電源の電圧、V3:第1の動作電源の電圧
10:レギュレータ、11:演算増幅器
20:第1の内部回路
30:第2の内部回路
40:スイッチ回路
50:制御回路、51:制御端子
60:検知回路、61:基準電圧端子
1: first power supply pin, 2: ground pin, 3: second power supply pin, 4: first power supply wiring, 5: second power supply wiring, V1: voltage of first external power supply, V2: first power supply wiring Voltage of operating
Claims (4)
第1の外部電源の供給を受ける第1の電源ピンと、
前記第1の外部電源から第1の動作電源を生成するレギュレータと、
前記第1の動作電源を前記第1の内部回路に供給する第1の電源配線と、
前記第1の動作電源の電圧と同一電圧を有する第2の動作電源の供給を受ける第2の電源ピンと、
前記第2の動作電源を前記第2の内部回路に供給する第2の電源配線と、
オン状態において前記第1の電源配線と前記第2の電源配線とを相互に接続するスイッチ回路と、
前記第1の内部回路が前記第1の動作電源の供給を受けて動作する通常動作時に、前記スイッチ回路をオフ状態に制御する制御回路と、
を備えることを特徴とする半導体集積回路。 A semiconductor integrated circuit having first and second internal circuits,
A first power supply pin receiving a first external power supply;
A regulator that generates a first operating power supply from the first external power supply;
First power supply wiring for supplying the first operating power supply to the first internal circuit;
A second power supply pin for receiving a second operating power supply having the same voltage as that of the first operating power supply;
A second power supply wiring for supplying the second operating power supply to the second internal circuit;
A switch circuit for connecting the first power supply wiring and the second power supply wiring to each other in an on state;
A control circuit for controlling the switch circuit to an off state during a normal operation in which the first internal circuit operates by receiving the supply of the first operating power;
A semiconductor integrated circuit comprising:
前記制御回路が、前記検知信号が入力されたときに、前記スイッチ回路をオン状態に制御することを特徴とする請求項1又は2に記載の半導体集積回路。 A detection circuit for generating a detection signal and inputting the detection signal to the control circuit when an abnormality of the first operating power supply is detected;
3. The semiconductor integrated circuit according to claim 1, wherein the control circuit controls the switch circuit to be in an on state when the detection signal is input.
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