JP5422720B2 - エッジ接続ウエハレベル積層体 - Google Patents
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Description
本国際出願は、2007年4月13日に出願された米国特許出願第11/787,209号、2007年2月9日に出願された米国特許出願第11/704,713号、および2006年10月10日に出願された米国仮特許出願第60/850,850号の優先権を主張するものである。2007年4月13日に出願された前記米国特許出願第11/787,209号は、2007年2月9日に出願された米国特許出願第11/704,713号の一部継続出願であり、前記米国特許出願第11/704,713号は、2006年10月10日に出願された米国仮特許出願第60/850,850号の出願日の利得を主張するものである。前記出願の開示内容を引用することにより、本明細書の一部をなすものとする。
本発明は、一般に、積層超小型電子パッケージ、例えば、ウエハレベルで製造される積層超小型電子パッケージ、およびこのようなパッケージを製造する方法に関する。
Claims (38)
- 積層超小型電子パッケージを製造する方法において、
複数の超小型電子素子を備える第1のサブアセンブリを複数の超小型電子素子を備える第2のサブアセンブリと積層することによって、超小型電子アセンブリを形成するステップであって、各サブアセンブリの前記超小型電子素子は、面を有しており、複数の鋸レーンにおいて互いに接続されており、前記鋸レーンの第1の鋸レーンは、前記超小型電子素子の前記面と平行の第1の方向に延在しており、各サブアセンブリの互いに隣接する第1および第2の超小型電子素子を、前記第1および第2の超小型電子素子の前記面と平行でかつ前記第1の方向と直交する面において互いに分離しており、前記第1および第2のサブアセンブリの互いに隣接する前記第1および第2の超小型電子素子の各々は、前記第1の鋸レーンに向かって延在する複数の電導トレースを有している、ステップと、
前記超小型電子アセンブリの前記第1および第2のサブアセンブリにノッチを形成するステップであって、前記ノッチは、前記第1および第2のサブアセンブリの各々の各第1の超小型電子素子の前記複数のトレースおよび各第2の超小型電子素子の前記複数のトレースを露出させるために、前記第1の鋸レーンに沿って前記第1の方向に延在する側壁を有する第1のノッチを含んでいる、ステップと、
前記第1のノッチの前記側壁にリードを形成するステップであって、前記リードは、前記第1および第2のサブアセンブリの前記第1および第2の超小型電子素子の少なくとも1つのトレースと電気的に導通するようになっている、ステップと
を含んでなる方法。 - 前記超小型電子アセンブリを形成するステップ中に、前記第1のサブアセンブリの前記鋸レーンは、前記第2のサブアセンブリの前記鋸レーンと位置合せされ、前記ノッチは、前記アセンブリのそれぞれの前記鋸レーンに沿って形成されるようになっている請求項1に記載の方法。
- 前記ノッチは、前記第1のサブアセンブリおよび前記第2のサブアセンブリの1つには部分的にしか貫通しないようになっている請求項1に記載の方法。
- 個々の積層パッケージを形成するために、前記第1および第2のサブアセンブリの前記鋸レーンを完全にダイシングするステップをさらに含んでいる請求項1に記載の方法。
- 前記ダイシングステップの後、前記リードの少なくとも1つは、前記第1および第2のサブアセンブリの前記超小型電子素子から延在するトレースに電気的に接続されるようになっている請求項4に記載の方法。
- 前記第1および第2のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、それらの個々の面に露出した接点を備えており、前記トレースの少なくともいくつかは、前記接点の少なくともいくつかに電気的に接続されている請求項1に記載の方法。
- 超小型電子アセンブリを形成する前記ステップ中、前記第1のサブアセンブリの第1の面が、接着剤によって、前記第2のサブアセンブリの第2の面に接着されるようになっている請求項1に記載の方法。
- 前記超小型電子アセンブリにおいて、前記第1のサブアセンブリの前記トレースの少なくともいくつかは、前記第2のサブアセンブリの前記トレースの少なくともいくつかのそれぞれから前記第1の方向において位置ずれしており、リードを形成する前記ステップは、前記第1および第2の超小型電子アセンブリの前記複数のトレースのわずか1つと接触する少なくとも1つのリードを形成するようになっている請求項1に記載の方法。
- 前記第1のサブアセンブリの前記第1および第2の超小型電子素子の前記トレースは、前記超小型電子素子のそれぞれのエッジに延在している請求項1に記載の方法。
- 前記形成ステップ中、前記リードは、前記第1および第2のサブアセンブリの各々の前記第1および第2の超小型電子素子の少なくとも1つのトレースと接触し,かつ電気的に導通するように、形成されている請求項1に記載の方法。
- 積層パッケージを製造する方法において、
第1のウエハの鋸レーンを第2のウエハの鋸レーンに位置合せするステップであって、前記第1のウエハの前記鋸レーンは、前記第2のウエハの前記鋸レーンの上に位置決めされるようになっており、前記第1および第2のウエハの各々は、第1および第2の超小型電子素子を有しており、該第1および第2の超小型電子素子は、互いに隣接しており、前記鋸レーンの第1の鋸レーンによって、前記第1の鋸レーンと直交する方向において互いに分離されており、前記第1および第2の超小型電子素子の各々は、複数の接点、および前記複数の接点から前記第1の鋸レーンに向かって延在するそれぞれの複数のトレースを有している、ステップと、
次いで、個々の積層パッケージを形成するために、互いに位置合せされた前記第1のウエハおよび前記第2のウエハを完全に切断することによって、前記第1および前記第2のウエハの前記第1および第2の超小型電子素子の各々の前記複数のトレースを露出させるステップと、
前記第1および第2のウエハの各々の前記第1および第2の超小型電子素子の少なくとも1つのトレースにリードを接続するステップであって、前記リードは、前記第1および第2のウエハの各々の前記少なくとも1つのトレースに接続し、かつ電気的に導通するようになっている、ステップと
を含んでなる方法。 - 前記第1および第2のウエハの前記鋸レーンが互いに位置合せされた後、前記第1のウエハを前記第2のウエハに取り付けることをさらに含んでいる請求項11に記載の方法。
- 前記リードは、前記ウエハの1つの前面に延在する第1の端を備えている請求項11に記載の方法。
- 付加的な超小型電子デバイスに取り付けるために、前記リードの前記第1の端に接続されたソルダーバンプをさらに備えている請求項13に記載の方法、
- 少なくとも1つの付加的なウエハの鋸レーンを前記第1および第2のウエハの前記鋸レーンに位置合せすることをさらに含んでおり、前記少なくとも1つのトレースを露出させる前記ステップ中に、前記少なくとも1つの付加的なウエハの複数のトレースも露出されるようになっている請求項11に記載の方法。
- 積層超小型電子パッケージを製造する方法において、
複数の超小型電子素子を備える第1のサブアセンブリを複数の超小型電子素子を備える第2のサブアセンブリと積層することによって、超小型電子アセンブリを形成するステップであって、各サブアセンブリの前記超小型電子素子は、面を有しており、複数の鋸レーンにおいて互いに接続されており、前記鋸レーンの第1の鋸レーンは、前記超小型電子素子の前記面と平行の第1の方向に延在しており、各サブアセンブリの互いに隣接する第1および第2の超小型電子素子を、前記第1および第2の超小型電子素子の前記面と平行でかつ前記第1の方向と直交する第2の方向において分離しており、前記第1および第2のサブアセンブリの互いに隣接する前記第1および第2の超小型電子素子の各々は、複数の接点、および前記第1の鋸レーンに向かって延在する複数の電導トレースを有している、ステップと、
前記超小型電子アセンブリの前記第1および第2のサブアセンブリにノッチを形成するステップであって、前記ノッチは、前記第1および第2のサブアセンブリの各々の各第1の超小型電子素子の前記複数のトレースおよび各第2の超小型電子素子の前記複数のトレースを露出させるために、前記第1の鋸レーンに沿って前記第1の方向に延在する側壁を有する第1のノッチを含んでいる、ステップと、
前記第1のノッチの前記側壁にリードを形成するステップであって、前記リードは、前記第1および第2のサブアセンブリの各々の前記第1および第2の超小型電子素子の少なくとも1つのトレースに接続し、かつ電気的に導通するようになっている、ステップと、
個々の積層パッケージを形成するために、前記第1および第2のサブアセンブリの前記鋸レーンを完全にダイシングするステップと
を含んでなる方法。 - 前記第2のサブアセンブリは、前記第2の面から離れた第1の面を備えており、前記第1および第2のサブアセンブリの前記接点および前記トレースは、前記第1の面に配置されている請求項16に記載の方法。
- 積層超小型電子パッケージを製造する方法において、
複数の超小型電子素子を備える第1のサブアセンブリを基板上に積層し、複数の超小型電子素子を備える第2のサブアセンブリを前記第1のサブアセンブリの上に積層することによって、超小型電子アセンブリを形成するステップであって、前記第1のサブアセンブリおよび前記第2のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
前記複数の超小型電子素子の少なくともいくつかの前記トレースを露出させるために、前記超小型電子素子にノッチを形成するステップと、
前記ノッチの前記側壁にリードを形成するステップであって、前記リードは、前記トレースの少なくともいくつかに電気的に導通するようになっている、ステップと
を含んでなる方法。 - 前記基板、前記第1のサブアセンブリ、および前記第2のサブアセンブリは、鋸レーンを備えており、前記超小型電子アセンブリを形成する前記ステップ中に、前記第1のサブアセンブリの前記鋸レーンは、前記基板の前記鋸レーンに位置合せされ、前記第2のサブアセンブリの前記鋸レーンは、前記第1のサブアセンブリの前記鋸レーンに位置合せされ、前記ノッチは、前記サブアセンブリのそれぞれの前記鋸レーンに形成されるようになっている請求項18に記載の方法。
- 前記基板の前記鋸レーンに位置合せされた逃げ溝が、前記基板内に部分的に形成されている請求項19に記載の方法。
- 前記リードは、前記第2のサブアセンブリの上面に延在する第1の端を備えている請求項18に記載の方法。
- 前記リードは、前記基板の上面に延在する第2の端を備えている請求項21に記載の方法。
- ノッチを形成する前記ステップは、前記基板にノッチを形成することを含んでいない請求項20に記載の方法。
- 個々の積層パッケージを形成するために、前記基板の前記鋸レーンをダイシングするステップをさらに含んでいる請求項19に記載の方法。
- 超小型電子アセンブリを形成する前記ステップ中、接着剤によって、前記第1のサブアセンブリの第1の面が前記基板の第2の面に接着されるようになっている請求項18に記載の方法。
- 前記第1のサブアセンブリおよび前記第2のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記第1のサブアセンブリおよび前記第2のサブアセンブリの前記鋸レーンを横切って延在するトレースを有している請求項18に記載の方法。
- ノッチを形成する前記ステップは、前記トレースを露出させるために、少なくとも前記第1のサブアセンブリに初期ノッチを形成し、前記トレースを覆うために、前記初期ノッチを接着剤によって充填し、前記トレースを露出させるために、少なくとも前記第2のサブアセンブリに初期ノッチを形成し、前記トレースを覆うために、前記初期ノッチを接着剤によって充填し、前記複数の超小型電子素子の少なくともいくつかの前記トレースを露出させるために、前記接着剤にノッチを形成する、ことを含んでいる請求項18に記載の方法。
- 超小型電子サブアセンブリを製造する方法であって、
複数の超小型電子素子を備えると共に前記超小型電子素子のそれぞれのエッジに延在するトレースを有する第1のサブアセンブリに、前記トレースを露出させるために、初期ノッチを形成するステップと、
前記トレースを覆うために、前記初期ノッチを接着剤によって充填するステップと、
前記複数の超小型電子素子の少なくともいくつかの前記トレースを露出させるために、前記接着剤にノッチを形成するステップと
を含んでなる方法。 - 前記初期ノッチは、エッチングによって形成されるようになっている請求項28に記載の方法。
- 前記トレースは、前記ノッチをエッチングした後も実質的に健全に保たれるようになっている請求項28に記載の方法。
- 複数の超小型電子素子を備える第1のサブアセンブリを基板の第1の接着層上に積層するステップであって、前記第1のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
前記第1のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第1のサブアセンブリに初期ノッチを形成し、前記第1のサブアセンブリ上に第2の接着層を被覆し、これによって、前記第1のサブアセンブリの前記初期ノッチを前記第2の接着層によって充填し、前記少なくともいくつかのトレースを覆うステップと、
次いで、複数の超小型電子素子を備える第2のサブアセンブリを前記第1のサブアセンブリの前記第2の接着層上に積層するステップであって、前記第2のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
前記第2のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第2のサブアセンブリに初期ノッチを形成し、前記第2のサブアセンブリ上に第3の接着層を被覆し、これによって、前記第2のサブアセンブリの前記初期ノッチを前記第3の接着層によって充填し、前記第2のサブアセンブリの前記少なくともいくつかのトレースを覆うステップと、
前記複数の超小型電子素子の少なくともいくつかの前記トレースの少なくともいくつかを露出させるために、前記第1,第2、および第3の接着層にノッチを形成するステップと、
前記ノッチの前記側壁にリードを形成するステップであって、前記リードは、前記トレースの少なくともいくつかに電気的に導通するようになっている、ステップと
を含んでなる方法。 - ノッチを形成する前記ステップは、前記基板にノッチを形成することを含んでいない請求項31に記載の方法。
- 複数の超小型電子素子を備える第1のサブアセンブリを、鋸レーンを有する基板の第1の接着層上に積層するステップであって、前記第1のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有しており、前記トレースの各々の一部は、前記基板内を部分的に貫通するそれぞれの逃げ溝に位置合せされており、前記第1のサブアセンブリの前記トレースの各々の前記一部は、前記基板および前記それぞれの逃げ溝を覆っている、ステップと、
次いで、前記第1のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第1のサブアセンブリにその鋸レーンに沿って初期ノッチを形成し、前記第1のサブアセンブリ上に第2の接着層を被覆し、これによって、前記第1のサブアセンブリの前記初期ノッチを前記第2の接着層によって充填し、前記第1のサブアセンブリの前記少なくともいくつかのトレースを覆うステップと、
次いで、複数の超小型電子素子を備える第2のサブアセンブリを前記第1のサブアセンブリの前記第2の接着層上に積層するステップであって、前記第2のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
次いで、前記第2のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第2のサブアセンブリにその鋸レーンに沿って初期ノッチを形成し、前記第2のサブアセンブリ上に第3の接着層を被覆し、これによって、前記第2のサブアセンブリの前記初期ノッチを前記第3の接着層によって充填し、前記第2のサブアセンブリの前記少なくともいくつかのトレースを覆う、ステップと、
次いで、各サブアセンブリの前記複数の超小型電子素子の少なくともいくつかの前記トレースの少なくともいくつかを露出させるために、前記第1、第2、および第3の接着層にノッチを形成するステップであって、前記ノッチは、前記逃げ溝内に部分的にしか貫通しないようになっており、かつ複数の側壁を備えている、ステップと、
前記ノッチの前記側壁にリードを形成するステップであって、前記リードは、各サブアセンブリの前記超小型電子素子の前記トレースに接触するようになっている、ステップと
を含んでなる方法。 - 前記基板、前記第1のサブアセンブリ、および前記第2のサブアセンブリは、鋸レーンを備えており、前記第2のサブアセンブリを積層した後、前記基板、前記第1のサブアセンブリ、および前記第2のサブアセンブリの前記鋸レーンは、互いに位置合せされるようになっており、前記ノッチは、前記サブアセンブリのそれぞれの前記鋸レーンに形成されるようになっている請求項33に記載の方法。
- 個々の積層パッケージを形成するために、前記基板の前記鋸レーンをダイシングするステップをさらに含んでいる、ことを特徴とする請求項34に記載の方法。
- 前記第1サブアセンブリに初期ノッチを形成する前記ステップの前に、前記第1のサブアセンブリの前記複数の超小型電子素子の前記少なくともいくつかのトレースは、前記第1のサブアセンブリの鋸レーンを実質的に横切って延在している請求項33に記載の方法。
- 前記接着層にノッチを形成する前記ステップは、前記前記第1および第2のサブアセンブリの各々の前記複数の超小型電子素子の前記少なくともいくつかの前記トレースを露出させるようになっており、
前記ノッチの前記側壁にリードを形成する前記ステップに続いて、少なくともいくつかのリードは、前記第1および第2のサブアセンブリの各々の前記露出したトレースの少なくともいくつかに電気的に導通するようになっている請求項33に記載の方法。 - 前記接着層にノッチを形成する前記ステップは、前記第1および第2のサブアセンブリに前記初期ノッチを形成する前記ステップ中に露出した前記第1および第2のサブアセンブリの各々の前記複数の超小型電子素子の前記少なくともいくつかのトレースの全てを露出させるようになっており、
前記ノッチの前記側壁にリードを形成する前記ステップに続いて、前記リードは、前記第1および第2のサブアセンブリに前記初期ノッチを形成する前記ステップ中に露出した前記第1および第2のサブアセンブリの各々の前記複数の超小型電子素子の前記少なくともいくつかのトレースの全てに電気的に導通するようになっている請求項33に記載の方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US85085006P | 2006-10-10 | 2006-10-10 | |
US60/850,850 | 2006-10-10 | ||
US11/704,713 | 2007-02-09 | ||
US11/704,713 US8513789B2 (en) | 2006-10-10 | 2007-02-09 | Edge connect wafer level stacking with leads extending along edges |
US11/787,209 US7829438B2 (en) | 2006-10-10 | 2007-04-13 | Edge connect wafer level stacking |
US11/787,209 | 2007-04-13 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009532373A Division JP5114490B2 (ja) | 2006-10-10 | 2007-10-09 | エッジ接続ウエハレベル積層体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013058763A JP2013058763A (ja) | 2013-03-28 |
JP5422720B2 true JP5422720B2 (ja) | 2014-02-19 |
Family
ID=38870245
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009532373A Expired - Fee Related JP5114490B2 (ja) | 2006-10-10 | 2007-10-09 | エッジ接続ウエハレベル積層体 |
JP2012225973A Expired - Fee Related JP5422720B2 (ja) | 2006-10-10 | 2012-10-11 | エッジ接続ウエハレベル積層体 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009532373A Expired - Fee Related JP5114490B2 (ja) | 2006-10-10 | 2007-10-09 | エッジ接続ウエハレベル積層体 |
Country Status (5)
Country | Link |
---|---|
US (4) | US7829438B2 (ja) |
JP (2) | JP5114490B2 (ja) |
KR (1) | KR101433777B1 (ja) |
CN (2) | CN101553923B (ja) |
WO (1) | WO2008045422A2 (ja) |
Families Citing this family (80)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215018B2 (en) | 2004-04-13 | 2007-05-08 | Vertical Circuits, Inc. | Stacked die BGA or LGA component assembly |
US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
US8513789B2 (en) | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
US7829438B2 (en) | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
US7759166B2 (en) * | 2006-10-17 | 2010-07-20 | Tessera, Inc. | Microelectronic packages fabricated at the wafer level and methods therefor |
US7691668B2 (en) * | 2006-12-19 | 2010-04-06 | Spansion Llc | Method and apparatus for multi-chip packaging |
US7952195B2 (en) | 2006-12-28 | 2011-05-31 | Tessera, Inc. | Stacked packages with bridging traces |
US8198716B2 (en) * | 2007-03-26 | 2012-06-12 | Intel Corporation | Die backside wire bond technology for single or stacked die package |
US8723332B2 (en) | 2007-06-11 | 2014-05-13 | Invensas Corporation | Electrically interconnected stacked die assemblies |
US8110930B2 (en) * | 2007-06-19 | 2012-02-07 | Intel Corporation | Die backside metallization and surface activated bonding for stacked die packages |
EP2186134A2 (en) * | 2007-07-27 | 2010-05-19 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
US7880309B2 (en) * | 2007-07-30 | 2011-02-01 | Qimonda Ag | Arrangement of stacked integrated circuit dice having a direct electrical connection |
US8551815B2 (en) * | 2007-08-03 | 2013-10-08 | Tessera, Inc. | Stack packages using reconstituted wafers |
US8043895B2 (en) | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
US8044497B2 (en) * | 2007-09-10 | 2011-10-25 | Intel Corporation | Stacked die package |
WO2009035849A2 (en) | 2007-09-10 | 2009-03-19 | Vertical Circuits, Inc. | Semiconductor die mount by conformal die coating |
US8679861B2 (en) | 2007-11-29 | 2014-03-25 | International Business Machines Corporation | Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip |
JP2009193982A (ja) * | 2008-02-12 | 2009-08-27 | Disco Abrasive Syst Ltd | 半導体装置及び半導体装置の製造方法 |
TWI515863B (zh) | 2008-03-12 | 2016-01-01 | 英維瑟斯公司 | 載體安裝式電氣互連晶粒組成件 |
US9153517B2 (en) | 2008-05-20 | 2015-10-06 | Invensas Corporation | Electrical connector between die pad and z-interconnect for stacked die assemblies |
US7863159B2 (en) | 2008-06-19 | 2011-01-04 | Vertical Circuits, Inc. | Semiconductor die separation method |
US8680662B2 (en) | 2008-06-16 | 2014-03-25 | Tessera, Inc. | Wafer level edge stacking |
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US7868442B2 (en) * | 2008-06-30 | 2011-01-11 | Headway Technologies, Inc. | Layered chip package and method of manufacturing same |
TWI446498B (zh) | 2009-03-13 | 2014-07-21 | Tessera Inc | 具有延伸穿越銲墊之通孔的堆疊微電子總成 |
JP5572979B2 (ja) * | 2009-03-30 | 2014-08-20 | ソニー株式会社 | 半導体装置の製造方法 |
JP5963671B2 (ja) | 2009-06-26 | 2016-08-03 | インヴェンサス・コーポレーション | ジグザクの構成でスタックされたダイに関する電気的相互接続 |
KR101026488B1 (ko) * | 2009-08-10 | 2011-04-01 | 주식회사 하이닉스반도체 | 반도체 패키지 |
TWI497658B (zh) * | 2009-10-07 | 2015-08-21 | Xintec Inc | 晶片封裝體及其製造方法 |
TWI520213B (zh) | 2009-10-27 | 2016-02-01 | 英維瑟斯公司 | 加成法製程之選擇性晶粒電絕緣 |
TWI544604B (zh) | 2009-11-04 | 2016-08-01 | 英維瑟斯公司 | 具有降低應力電互連的堆疊晶粒總成 |
US20110221053A1 (en) * | 2010-03-11 | 2011-09-15 | Qualcomm Incorporated | Pre-processing to reduce wafer level warpage |
US8796137B2 (en) | 2010-06-24 | 2014-08-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect |
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US8314501B2 (en) * | 2011-02-14 | 2012-11-20 | United Microelectronics Corp. | Semiconductor chip package structure, semiconductor chip and semiconductor chip group |
JP5289484B2 (ja) | 2011-03-04 | 2013-09-11 | 株式会社東芝 | 積層型半導体装置の製造方法 |
US9432298B1 (en) | 2011-12-09 | 2016-08-30 | P4tents1, LLC | System, method, and computer program product for improving memory systems |
CN102751266B (zh) * | 2011-04-21 | 2016-02-03 | 精材科技股份有限公司 | 芯片封装体及其形成方法 |
US8552518B2 (en) | 2011-06-09 | 2013-10-08 | Optiz, Inc. | 3D integrated microelectronic assembly with stress reducing interconnects |
US8546951B2 (en) | 2011-06-09 | 2013-10-01 | Optiz, Inc. | 3D integration microelectronic assembly for integrated circuit devices |
US8546900B2 (en) | 2011-06-09 | 2013-10-01 | Optiz, Inc. | 3D integration microelectronic assembly for integrated circuit devices |
US8604576B2 (en) | 2011-07-19 | 2013-12-10 | Opitz, Inc. | Low stress cavity package for back side illuminated image sensor, and method of making same |
US9018725B2 (en) | 2011-09-02 | 2015-04-28 | Optiz, Inc. | Stepped package for image sensor and method of making same |
US8796800B2 (en) | 2011-11-21 | 2014-08-05 | Optiz, Inc. | Interposer package for CMOS image sensor and method of making same |
US8432011B1 (en) | 2011-12-06 | 2013-04-30 | Optiz, Inc. | Wire bond interposer package for CMOS image sensor and method of making same |
US20130154106A1 (en) * | 2011-12-14 | 2013-06-20 | Broadcom Corporation | Stacked Packaging Using Reconstituted Wafers |
US8570669B2 (en) | 2012-01-23 | 2013-10-29 | Optiz, Inc | Multi-layer polymer lens and method of making same |
US8692344B2 (en) | 2012-03-16 | 2014-04-08 | Optiz, Inc | Back side illuminated image sensor architecture, and method of making same |
KR20130106634A (ko) * | 2012-03-20 | 2013-09-30 | 에스케이하이닉스 주식회사 | 반도체 패키지 및 제조 방법, 전자 시스템 |
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US8680662B2 (en) | 2008-06-16 | 2014-03-25 | Tessera, Inc. | Wafer level edge stacking |
US20100065949A1 (en) | 2008-09-17 | 2010-03-18 | Andreas Thies | Stacked Semiconductor Chips with Through Substrate Vias |
KR100990943B1 (ko) | 2008-11-07 | 2010-11-01 | 주식회사 하이닉스반도체 | 반도체 패키지 |
TWI446498B (zh) | 2009-03-13 | 2014-07-21 | Tessera Inc | 具有延伸穿越銲墊之通孔的堆疊微電子總成 |
-
2007
- 2007-04-13 US US11/787,209 patent/US7829438B2/en active Active
- 2007-10-09 JP JP2009532373A patent/JP5114490B2/ja not_active Expired - Fee Related
- 2007-10-09 CN CN2007800455429A patent/CN101553923B/zh not_active Expired - Fee Related
- 2007-10-09 CN CN201110370722.2A patent/CN102386173B/zh not_active Expired - Fee Related
- 2007-10-09 WO PCT/US2007/021552 patent/WO2008045422A2/en active Application Filing
- 2007-10-09 KR KR1020097009468A patent/KR101433777B1/ko active IP Right Grant
-
2010
- 2010-10-20 US US12/908,265 patent/US8022527B2/en active Active
-
2011
- 2011-04-14 US US13/086,645 patent/US8426957B2/en active Active
-
2012
- 2012-02-09 US US13/369,846 patent/US8461673B2/en active Active
- 2012-10-11 JP JP2012225973A patent/JP5422720B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP5114490B2 (ja) | 2013-01-09 |
JP2010506426A (ja) | 2010-02-25 |
WO2008045422A2 (en) | 2008-04-17 |
US20120133057A1 (en) | 2012-05-31 |
WO2008045422A3 (en) | 2008-10-02 |
CN102386173B (zh) | 2016-09-28 |
US7829438B2 (en) | 2010-11-09 |
CN102386173A (zh) | 2012-03-21 |
US20110031629A1 (en) | 2011-02-10 |
US8461673B2 (en) | 2013-06-11 |
US8022527B2 (en) | 2011-09-20 |
KR20090079924A (ko) | 2009-07-22 |
US8426957B2 (en) | 2013-04-23 |
CN101553923B (zh) | 2012-01-18 |
US20110187007A1 (en) | 2011-08-04 |
CN101553923A (zh) | 2009-10-07 |
JP2013058763A (ja) | 2013-03-28 |
US20080083977A1 (en) | 2008-04-10 |
KR101433777B1 (ko) | 2014-08-25 |
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Legal Events
Date | Code | Title | Description |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131025 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131125 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |