CN102751266B - 芯片封装体及其形成方法 - Google Patents

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Abstract

本发明提供一种芯片封装体及其形成方法，该芯片封装体包括：一第一芯片；一第二芯片，设置于该第一芯片之上，其中该第二芯片的一侧面为一化学蚀刻表面；以及一连结块体，设置于该第一芯片与该第二芯片之间而使该第一芯片与该第二芯片彼此连结。本发明可使芯片封装体具有较佳的可靠度，并可减轻封装制程中对芯片的损坏风险。

Description

芯片封装体及其形成方法
技术领域
本发明有关于芯片封装体及其形成方法，特别是有关于堆叠有至少两芯片的芯片封装体及其形成方法。
背景技术
芯片封装制程是形成电子产品过程中的一重要步骤。芯片封装体除了将芯片保护于其中以免受外界环境污染外，还提供芯片内部电子元件与外界的电性连接通路。
由于芯片尺寸与厚度的持续缩小化，芯片封装体的制程难度随之提升。避免芯片于封装制程中受到损坏并提高芯片封装体的可靠度与结构稳定性已成为重要课题。
发明内容
本发明提供一种芯片封装体，包括：一第一芯片；一第二芯片，设置于该第一芯片之上，其中该第二芯片的一侧面为一化学蚀刻表面；以及一连结块体，设置于该第一芯片与该第二芯片之间而使该第一芯片与该第二芯片彼此连结。
本发明所述的芯片封装体，该第一芯片的厚度大于该第二芯片的厚度。
本发明所述的芯片封装体，该第一芯片的一侧面为一切割表面。
本发明所述的芯片封装体，该第二芯片的该侧面的粗糙度小于该第一芯片的一侧面的粗糙度。
本发明所述的芯片封装体，该第二芯片的该侧面的粗糙度大于该第一芯片的一侧面的粗糙度。
本发明所述的芯片封装体，该第一芯片的一侧面为一化学蚀刻表面。
本发明所述的芯片封装体，该连结块体的最靠近该第二芯片的该侧面的一侧面与该第二芯片的该侧面共平面。
本发明所述的芯片封装体，该连结块体的最靠近该第二芯片的该侧面的一侧面不与该第二芯片的该侧面共平面。
本发明所述的芯片封装体，该第一芯片的宽度大于该第二芯片的宽度。
本发明所述的芯片封装体，还包括：一保护层，设置于该第二芯片之上；以及一导电凸块，设置于该第二芯片之上，且穿过该保护层而与该第二芯片上的一导电区电性连接。
本发明提供一种芯片封装体的形成方法，包括：提供一第一基底；提供一第二基底；于该第一基底的一上表面及/或该第二基底的一下表面上形成至少一连结块体；通过该连结块体而将该第二基底接合于该第一基底之上；于该第二基底的一上表面上形成一保护层，该保护层具有一开口，该开口露出该第二基底的一预定切割区；以该保护层为掩膜，蚀刻移除该第二基底位于该预定切割区之中的部分以形成露出该第一基底的一穿孔；以及部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体。
本发明所述的芯片封装体的形成方法，部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体的步骤包括使用一切割刀片将该第一基底切穿。
本发明所述的芯片封装体的形成方法，该切割刀片的宽度小于该预定切割区的宽度。
本发明所述的芯片封装体的形成方法，部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体的步骤包括以蚀刻制程移除该第一基底而使该第一基底分离为多个部分。
本发明所述的芯片封装体的形成方法，该连结块体延伸进入该预定切割区之中。
本发明所述的芯片封装体的形成方法，该连结块体不延伸进入该预定切割区。
本发明所述的芯片封装体的形成方法，该连结块体的一侧面与该预定切割区的一边界共平面。
本发明所述的芯片封装体的形成方法，还包括：于该第二基底之上形成一第二保护层，该第二保护层具有一开口，该开口露出该第二基底上的一导电区；以及于露出的该导电区上形成一导电凸块。
本发明所述的芯片封装体的形成方法，该第二保护层及该导电凸块的形成步骤进行于蚀刻移除该第二基底的步骤之后，且进行于部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体的步骤之前。
本发明所述的芯片封装体的形成方法，还包括在形成该穿孔之后，移除该第一保护层。
本发明可使芯片封装体具有较佳的可靠度，并可减轻封装制程中对芯片的损坏风险。
附图说明
图1A-1F显示根据本发明一实施例的芯片封装体制程的剖面图。
图2A-2F显示根据本发明一实施例的芯片封装体制程的剖面图。
图3显示根据本发明一实施例的芯片封装体制程的剖面图。
附图中符号的简单说明如下：
100：基底(芯片)；100a、100b：表面；100E：侧面；102：连结块体；102a：侧面；104：导电区；106：保护层；108：穿孔；110：保护层；112：导电凸块；130：基底(芯片)；130D：侧面；140：切割刀片；R：预定切割区。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间必然具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的芯片封装体可用以封装各种堆叠芯片。例如，在本发明的芯片封装体的实施例中，其可应用于下述芯片的堆叠封装结构，例如包括各种包含有源元件或无源元件(activeorpassiveelements)、数字电路或模拟电路(digitaloranalogcircuits)等集成电路的电子元件(electroniccomponents)，例如是有关于光电元件(optoelectronicdevices)、微机电***(MicroElectroMechanicalSystem；MEMS)、微流体***(microfluidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器(PhysicalSensor)。特别是可选择使用晶片晶片级封装(waferscalepackage；WSP)制程对影像感测元件、发光二极管(light-emittingdiodes；LEDs)、太阳能电池(solarcells)、射频元件(RFcircuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件(surfaceacousticwavedevices)、压力感测器(processsensors)喷墨头(inkprinterheads)、或功率芯片模组(powerICmodule)等半导体芯片进行封装。
其中，上述晶片级封装制程主要指在晶片阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体芯片重新分布在一承载晶片上，再进行封装制程，亦可称的为晶片级封装制程。另外，上述晶片级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layerintegratedcircuitdevices)的芯片封装体。
图1A-1F显示根据本发明一实施例的芯片封装体制程的剖面图。如图1A所示，提供基底100及基底130。基底100及基底130可为两半导体晶片。例如，基底100可为(但不限于)一包含有多个控制集成电路(controlIC)的晶片，其上定义有多个预定切割道或预定切割区而将基底100划分成多个区域。这些区域中可分别形成有控制集成电路，其可包含CMOS元件。如图1A所示，基底100定义有预定切割区R，其将基底100划分成多个区域。这些区域中可分别形成有电子元件，例如是(但不限于)控制集成电路。
基底130可为(但不限于)一包含有多个MEMS元件的晶片，其上定义有多个预定切割道而将基底130划分成多个区域。这些区域中可分别形成有MEMS元件。在基底130中，可形成有多个MEMS元件操作所需的孔洞或凹槽。
如图1A所示，接着将基底100接合于基底130之上。在一实施例中，可于基底130的表面上形成连结块体102。在图1A的实施例中，连结块体102不延伸进入预定切割区R之中。接着，通过连结块体102而将基底100接合于基底130之上。在另一实施例中，可于基底100的表面100b上形成连结块体102。接着，通过连结块体102而将基底100接合于基底130之上。在又一实施例中，可于基底100与基底130的表面上接分别形成连接层。接着，通过两连接层的接合而将基底100接合于基底130之上，其中两连接层共同形成了两基底间的连结块体102。在一实施例中，连结块体102与基底100及/或基底130的接合可包括金属对金属的接合(例如，共晶接合，eutecticbond)、金属对半导体的接合、金属对绝缘层的接合、半导体对绝缘层的接合、半导体对半导体的接合、绝缘层对绝缘层的接合或前述的组合。在一实施例中，连结块体102为两连接层的接合，两连接层的接合可例如包括金属对金属的接合(例如，共晶接合)、金属对半导体的接合、金属对绝缘层的接合、半导体对绝缘层的接合、半导体对半导体的接合、绝缘层对绝缘层的接合或前述的组合。
在一实施例中，连接块体102的材质可为金属材料，例如金、铜、铝或其相似物。或者，连接块体102的材质可为半导体材料，例如硅、锗或其相似物。或者，连接块体102的材质可为氧化物、氮化物或高分子材料。在一实施例中，由于连结块体102设置于基底100与基底130之间，因此基底100与基底130彼此不直接接触而隔有一距离。在一实施例中，连接块体102为导电块体。在此情形下，基底100与基底130中的电子元件可通过连接块体102而彼此传递信号。此外，在一实施例中，基底100的表面100a上可形成有一导电区104。导电区104可电性连接基底100中的电子元件。
接着，如图1B所示，于基底100的表面100a上形成保护层106。保护层106可覆盖表面100a而仅使预定切割区R露出。如图1B所示，保护层106可保护其下的导电区104，且具有露出预定切割区R的开口。在一实施例中，保护层106可为图案化光阻层或其他适合的保护材料。
如图1C所示，接着以保护层106为掩膜，对露出的基底100进行蚀刻制程以移除基底100位于预定切割区R中的部分以形成露出基底130的穿孔108。在一实施例中，穿孔108实质上为一沟槽，其例如沿着晶片上的预定切割道延伸。上述蚀刻制程亦可称为预切割制程。适合的蚀刻制程包括湿式蚀刻、干式蚀刻或前述的组合。由于预先于基底100的表面100a上形成保护层106，因此蚀刻制程大抵不对基底100上的非预定切割区造成伤害。例如，导电区104可受保护层106的保护而不被蚀刻。在蚀刻制程之后，可形成基底100的侧面100E。基底100的侧面100E为一化学蚀刻表面。在一实施例中，可通过表面检测技术观察基底100的侧面100E的微结构或键结而确认基底100的侧面100E为化学蚀刻表面。
在一实施例中，基底100的厚度较薄，且于预定切割区R处悬空。例如，在图1C中，基底100的厚度小于基底130的厚度，且两基底间隔有空腔(cavity)。在此情形下，采用蚀刻制程形成穿孔108可避免基底100破裂。在本发明的发明人所知的另一方法中，是采用切割刀延着晶片的预定切割道而切割基底100。在此情形下，基底100容易因切割制程而造成破裂，影响后续切割所得的芯片的可靠度。
如图1D所示，在一实施例中，在形成穿孔108之后，可选择性移除保护层106。基底100在上述蚀刻制程(或称预切割制程)之后，可被分成多个彼此分离的独立区域，这些区域中可分别形成有电子元件，其例如包括控制集成电路。这些分离的独立区域即为多个芯片。因此，附图标记100亦可用以表示芯片。
接着，如图1E所示，可选择性地于基底100(或芯片100)的表面100a上形成保护层110。保护层110可具有露出导电区104的开口。保护层110的材质例如为防焊材料或绝缘材料等。接着，可于露出的导电区104之上形成导电凸块112。导电凸块112可通过导电区104而与芯片100中的电子元件电性连接。应注意的是，保护层110及导电凸块112的形成步骤不限定于此阶段进行。在其他实施例中，保护层110及导电凸块112亦可于其他制程阶段进行。例如，在其他实施例中，保护层110及导电凸块112可于形成穿孔108之前形成。
如图1F所示，接着完成后续的切割制程以形成多个彼此分离的芯片封装体。在一实施例中，部分移除穿孔108所露出的基底130以将基底130分成多个彼此分离的独立区域，这些区域中可分别形成有电子元件，其例如包括微积电***元件(MEMS)。这些分离的独立区域即为多个芯片。因此，附图标记130亦可用以表示芯片。
在一实施例中，可以蚀刻制程完成基底130的切割。在此情形下，基底130(或芯片130)的侧面130D为一化学蚀刻表面。在另一实施例中，如图1F所示，可使用切割刀片140将基底130切穿。在此情形下，基底130(或芯片130)的侧面130D为一切割表面。在一实施例中，可通过表面检测技术观察基底130(或芯片130)的侧面130D的微结构或键结而确认基底130(或芯片130)的侧面130D为切割表面。在一实施例中，基底100(或芯片100)的侧面100E的粗糙度小于基底130(或芯片130)的侧面130D的粗糙度。在另一实施例中，基底100(或芯片100)的侧面100E的粗糙度大于基底130(或芯片130)的侧面130D的粗糙度。依据不同的蚀刻方式、被蚀刻材质、尺寸大小及/或切割条件，侧面100E及侧面130D可具有不同的粗糙度。然应注意的是，在又一实施例中，基底100(或芯片100)的侧面100E的粗糙度可能大抵等于基底130(或芯片130)的侧面130D的粗糙度。
在一实施例中，在对原本堆叠的晶片进行后续切割制程之后，便可形成出至少一芯片封装体。如图1F所示，在此实施例中，连接块体102的最靠近芯片100的侧面100E的侧面102a不与芯片100的侧面100E共平面。在此实施例中，连接块体102的侧面102a内缩于芯片封装体的内部。此外，在一实施例中，切割刀片140的宽度(或厚度)可小于预定切割区R的宽度。因此，在所得的芯片封装体中，芯片130的宽度大于芯片100的宽度。
本发明实施例还可有许多其他变化。图2A-2F显示根据本发明一实施例的芯片封装体制程的剖面图，其中相同或相似的标号用以标示相同或相似的元件。
如图2A所示，类似于图1A，提供两堆叠的基底100及130，其中连结块体102设置于两基底之间。在图2A的实施例中，连结块体102的一侧面与预定切割区R的一边界大抵共平面。
接着，如图2B所示，于基底100的表面100a上形成保护层106以覆盖其下的导电区104，并露出预定切割区R中的基底100。
如图2C所示，接着以保护层106为掩膜，对露出的基底100进行蚀刻制程以移除基底100位于预定切割区R中的部分以形成露出基底130的穿孔108。在一实施例中，穿孔108实质上为一沟槽，其例如是沿着晶片上的预定切割道延伸。上述蚀刻制程亦可称为预切割制程。适合的蚀刻制程包括湿式蚀刻、干式蚀刻或前述的组合。基底100的侧面100E为一化学蚀刻表面。在一实施例中，由于连结块体102可大抵包围预定切割区R。因此，在蚀刻移除预定切割区R中的基底100以形成穿孔108的制程步骤中，基底130上所形成的结构可获连结块体102的保护而免于被蚀刻移除。
如图2D所示，在一实施例中，在形成穿孔108之后，可选择性地移除保护层106。基底100在上述蚀刻制程(或称预切割制程)之后，可被分成多个彼此分离的独立区域，这些区域中可分别形成有电子元件，其例如包括控制集成电路。这些分离的独立区域即为多个芯片。因此，附图标记100亦可用以表示芯片。
接着，如图2E所示，可选择性地于基底100(或芯片100)的表面100a上形成保护层110及与芯片100中的电子元件电性连接的导电凸块112。
如图2F所示，接着完成后续的切割制程以形成多个彼此分离的芯片封装体。在一实施例中，部分移除穿孔108所露出的基底130以将基底130分成多个彼此分离的独立区域，这些区域中可分别形成有电子元件，其例如包括微积电***元件(MEMS)。这些分离的独立区域即为多个芯片。因此，附图标记130亦可用以表示芯片。
在一实施例中，可以蚀刻制程完成基底130的切割。在此情形下，基底130(或芯片130)的侧面130D为一化学蚀刻表面。在另一实施例中，如图2F所示，可使用切割刀片140将基底130切穿。在此情形下，基底130(或芯片130)的侧面130D为一切割表面。
在一实施例中，在对原本堆叠的晶片进行后续切割制程之后，便可形成出至少一芯片封装体。如图2F所示，在此实施例中，连接块体102的最靠近芯片100的侧面100E的侧面102a大抵与芯片100的侧面100E共平面。在此实施例中，连接块体102的侧面102a与芯片100的侧面100E大抵切齐。
本发明实施例还可有许多其他变化。例如，图3显示根据本发明一实施例的芯片封装体制程的剖面图，其中相同或相似的标号用以标示相同或相似的元件。
如图3所示，此实施例类似于图2的实施例，区别主要在于连结块体102延伸进入预定切割区R之中。因此，在所形成的芯片封装体中，连结块体102的侧面102a将凸出于芯片100的侧面100E。
本发明实施例的芯片封装体可具有较佳的可靠度，可减轻封装制程中对芯片的损坏风险。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (18)

1.一种芯片封装体，其特征在于，包括：
一第一芯片；
一第二芯片，设置于该第一芯片之上，其中该第二芯片的一侧面为一化学蚀刻表面，该化学蚀刻表面是通过一蚀刻制程移除该第二芯片位于一预定切割区中的部分而形成；以及
一连结块体，设置于该第一芯片与该第二芯片之间而使该第一芯片与该第二芯片彼此连结，其中该连结块体的最靠近该第二芯片的该侧面的一侧面与该第二芯片的该侧面共平面，或突出于该第二芯片的该侧面。
2.根据权利要求1所述的芯片封装体，其特征在于，该第一芯片的厚度大于该第二芯片的厚度。
3.根据权利要求1所述的芯片封装体，其特征在于，该第一芯片的一侧面为一切割表面。
4.根据权利要求1所述的芯片封装体，其特征在于，该第二芯片的该侧面的粗糙度小于该第一芯片的一侧面的粗糙度。
5.根据权利要求1所述的芯片封装体，其特征在于，该第二芯片的该侧面的粗糙度大于该第一芯片的一侧面的粗糙度。
6.根据权利要求1所述的芯片封装体，其特征在于，该第一芯片的一侧面为一化学蚀刻表面。
7.根据权利要求1所述的芯片封装体，其特征在于，该第一芯片的宽度大于该第二芯片的宽度。
8.根据权利要求1所述的芯片封装体，其特征在于，还包括：
一保护层，设置于该第二芯片之上；以及
一导电凸块，设置于该第二芯片之上，且穿过该保护层而与该第二芯片上的一导电区电性连接。
9.一种芯片封装体的形成方法，其特征在于，包括：
提供一第一基底；
提供一第二基底；
于该第一基底的一上表面及/或该第二基底的一下表面上形成至少一连结块体；
通过该连结块体而将该第二基底接合于该第一基底之上；
于该第二基底的一上表面上形成一第一保护层，该第一保护层具有一开口，该开口露出该第二基底的一预定切割区；
以该第一保护层为掩膜，蚀刻移除该第二基底位于该预定切割区之中的部分以形成露出该第一基底的一穿孔；以及
部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体。
10.根据权利要求9所述的芯片封装体的形成方法，其特征在于，部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体的步骤包括使用一切割刀片将该第一基底切穿。
11.根据权利要求10所述的芯片封装体的形成方法，其特征在于，该切割刀片的宽度小于该预定切割区的宽度。
12.根据权利要求9所述的芯片封装体的形成方法，其特征在于，部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体的步骤包括以蚀刻制程移除该第一基底而使该第一基底分离为多个部分。
13.根据权利要求9所述的芯片封装体的形成方法，其特征在于，该连结块体延伸进入该预定切割区之中。
14.根据权利要求9所述的芯片封装体的形成方法，其特征在于，该连结块体不延伸进入该预定切割区。
15.根据权利要求9所述的芯片封装体的形成方法，其特征在于，该连结块体的一侧面与该预定切割区的一边界共平面。
16.根据权利要求9所述的芯片封装体的形成方法，其特征在于，还包括：
于该第二基底之上形成一第二保护层，该第二保护层具有一开口，该第二保护层的该开口露出该第二基底上的一导电区；以及
于露出的该导电区上形成一导电凸块。
17.根据权利要求16所述的芯片封装体的形成方法，其特征在于，该第二保护层及该导电凸块的形成步骤进行于蚀刻移除该第二基底的步骤之后，且进行于部分移除该穿孔所露出的该第一基底以形成至少一芯片封装体的步骤之前。
18.根据权利要求9所述的芯片封装体的形成方法，其特征在于，还包括在形成该穿孔之后，移除该第一保护层。
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