JP5399480B2 - 高速低電力ラッチ - Google Patents
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Description
ラッチは一般に、種々の回路及びアプリケーションに用いられる。例えば、ラッチは周波数分周器(frequency divider)に用いられ、それはたびたび受信機(receiver)及び送信機(transmitter)に用いられる。周波数分周器は、電圧制御発振器(voltage controlled oscillator)(VCO)からのVCO信号を受け取り、VCO信号を周波数においてNのファクタ(factor of N)で分周し、VCO信号の周波数の1/Nの周波数を有する分周器信号を供給し、ここでNは整数又は非整数値である。VCO信号は高い周波数であるため、低電力を消費する高速ラッチが強く望まれている。
【先行技術文献】
【特許文献】
【特許文献1】 国際公開第01/29965号
【特許文献2】 欧州特許出願公開第1679796号明細書
【特許文献3】 米国特許第6166571号明細書
・ スイッチングトランジスタM6からM9の第2のセット、
・ ラッチングトランジスタM2からM5の第3のセット。
・ スイッチングトランジスタM6及びM8の第2のセット、
・ ラッチングトランジスタM2からM5の第3のセット。
・ スイッチングトランジスタM7及びM9の第2のセット、
・ ラッチングトランジスタM2からM5の第3のセット。
・ スイッチングトランジスタM6及びM8の第2のセット、
・ ラッチングトランジスタM2及びM4の第3のセット。
・ スイッチングトランジスタM6及びM8の第2のセット、
・ ラッチングトランジスタM3及びM5の第3のセット。
・ プルアップトランジスタM1、M1A及びM1Bに対するVDDサプライ電圧を変える、
・ ラッチングトランジスタM3及びM5に対するVDDサプライ電圧を変える、
・ ラッチングトランジスタM2及びM4に対するVSSサプライ電圧を変える、
・ プルダウントランジスタM0、M0A及びM0Bに対するVSSサプライ電圧を変える。
クロック信号は、少なくとも1つのラッチで周波数において(in frequency)分周され、出力信号は、クロック信号の周波数の数分の1(a fraction of)の周波数を有している(ブロック620)。LO信号及びフィードバック信号は、出力信号に基づいて生成される(ブロック622)。
以下、本願出願時の発明を付記する。
[付記1]
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するように動作するトランジスタの第1のセットと、
前記トランジスタの第1のセットに結合され、入力信号に基づいてデータ値を捕捉し且つ前記トラッキングモード中に出力信号を供給するように動作するトランジスタの第2のセットであって、前記入力及び出力信号がレールトゥレール電圧スウィングを有するトランジスタの第2のセットと、
前記トランジスタの第2のセットに結合され、前記データ値を記憶し且つ前記ホールディングモード中に前記出力信号を供給するように動作するトランジスタの第3のセットと、
を備えた装置。
[付記2]
前記トランジスタの第1のセットは、反転及び非反転クロック信号を備えた差動クロック信号を受け取るように動作し、前記トランジスタの第2のセットは、反転及び非反転入力信号を備えた差動入力信号を受け取るように動作し、前記トランジスタの第2及び第3のセットは、反転及び非反転出力信号を備えた差動出力信号を供給するように動作する
付記1の装置。
[付記3]
前記トランジスタの第1のセットは、前記非反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも1つのプルダウントランジスタを備える
付記2の装置。
[付記4]
前記トランジスタの第1のセットは、前記反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも1つのプルアップトランジスタを備える
付記2の装置。
[付記5]
前記トランジスタの第2のセットは、
前記非反転入力信号を受け取り且つ前記反転出力信号を供給するように動作する第1のトランジスタと、
前記反転入力信号を受け取り且つ前記非反転出力信号を供給するように動作する第2のトランジスタと、
を備える付記2の装置。
[付記6]
前記トランジスタの第2のセットは、
前記非反転入力信号を受け取り且つ前記反転出力信号を供給するように動作する第3のトランジスタと、
前記反転入力信号を受け取り且つ前記非反転出力信号を供給するように動作する第4のトランジスタと、
をさらに備え、
前記第1及び第2のトランジスタはN−チャネル金属酸化物半導体(NMOS)トランジスタを備え、前記第3及び第4のトランジスタはP−チャネル金属酸化物半導体(PMOS)トランジスタを備える
付記6の装置。
[付記7]
前記トランジスタの第3のセットは、
前記非反転出力信号を受け取り且つ前記反転出力信号を供給するように動作する第1のトランジスタと、
前記反転出力信号を受け取り且つ前記非反転出力信号を供給するように動作する第2のトランジスタと、
を備える付記2の装置。
[付記8]
前記トランジスタの第3のセットは、
前記非反転出力信号を受け取り且つ前記反転出力信号を供給するように動作する第3のトランジスタと、
前記反転出力信号を受け取り且つ前記非反転出力信号を供給するように動作する第4のトランジスタと、
をさらに備え、
前記第1及び第2のトランジスタはN−チャネル金属酸化物半導体(NMOS)トランジスタを備え、前記第3及び第4のトランジスタはP−チャネル金属酸化物半導体(PMOS)トランジスタを備える
付記7の装置。
[付記9]
前記第1及び第3のトランジスタは第1のインバータを形成し、前記第2及び第4のトランジスタは第2のインバータを形成し、前記第1及び第2のインバータはクロス結合している
付記8の装置。
[付記10]
前記第1のセット中の前記トランジスタは、イネーブルのときに、前記第3のセット中の前記トランジスタよりも強いドライブ力を有している
付記1の装置。
[付記11]
前記第3のセットのトランジスタは、前記トラッキングモード中に増幅を与えるように動作する
付記1の装置。
[付記12]
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するように動作するトランジスタの第1のセットと、
前記トランジスタの第1のセットに結合され、入力信号に基づいてデータ値を捕捉し且つ前記トラッキングモード中に出力信号を供給するように動作するトランジスタの第2のセットであって、前記入力及び出力信号がレールトゥレール電圧スウィングを有するトランジスタの第2のセットと、
前記トランジスタの第2のセットに結合され、前記データ値を記憶し且つ前記ホールディングモード中に前記出力信号を供給するように動作するトランジスタの第3のセットと、
を備えた集積回路。
[付記13]
前記クロック信号は反転及び非反転クロック信号を備え、前記トランジスタの第1のセットは、
前記非反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも1つのプルダウントランジスタと、
前記反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも1つのプルアップトランジスタと、
を備える付記12の集積回路。
[付記14]
前記入力信号は反転及び非反転入力信号を備え、前記出力信号は反転及び非反転出力信号を備え、前記トランジスタの第2のセットは、
前記非反転入力信号を受け取り且つ前記反転出力信号を供給するように動作する第1のトランジスタと、
前記反転入力信号を受け取り且つ前記非反転出力信号を供給するように動作する第2のトランジスタと、
を備える付記12の集積回路。
[付記15]
前記入力信号は反転及び非反転入力信号を備え、前記出力信号は反転及び非反転出力信号を備え、前記トランジスタの第3のセットは、
前記非反転出力信号を受け取り、前記反転出力信号を供給するように動作する第1のN−チャネル金属酸化物半導体(NMOS)トランジスタと、
前記非反転出力信号を受け取り、前記反転出力信号を供給するように動作する第1のP−チャネル金属酸化物半導体(PMOS)トランジスタと、
前記反転出力信号を受け取り、前記非反転出力信号を供給するように動作する第2のNMOSトランジスタと、
前記反転出力信号を受け取り、前記非反転出力信号を供給するように動作する第2のPMOSトランジスタと、
を備える付記12の集積回路。
[付記16]
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号によって制御されるトランジスタの第1のセットで、ラッチのためのトラッキングモード又はホールディングモードを選択することと、
レールトゥレール電圧スウィングを有する入力信号によって制御されるトランジスタの第2のセットで、前記トラッキングモード中に前記ラッチのためのデータ値を捕捉することと、
トランジスタの第3のセットで、前記ホールディングモード中に前記データ値を記憶することと、
前記トラッキングモード中に前記トランジスタの第2のセットで、及び前記ホールディングモード中に前記トランジスタの第3のセットで、レールトゥレール電圧スウィングを有する出力信号を供給することと、
を備えた方法。
[付記17]
前記トラッキングモード又は前記ホールディングモードを選択することは、
前記クロック信号に基づいて前記第1のセット内の少なくとも1つのプルダウントランジスタ及び少なくとも1つのプルアップトランジスタをイネーブル又はディセーブルにすることを備える
付記16の方法。
[付記18]
前記データを捕捉することは、
前記入力信号で前記第2のセット内の前記トランジスタをスイッチして出力信号を得ることと、
前記第3のセット内の前記トランジスタで前記出力信号を増幅することと、
を備える
付記16の方法。
[付記19]
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するための手段と、
レールトゥレール電圧スウィングを有する入力信号に基づいて前記トラッキングモード中に前記ラッチのためのデータ値を捕捉するための手段と、
前記ホールディングモード中に前記データ値を記憶するための手段と、
レールトゥレール電圧スウィングを有する出力信号を供給するための手段と、
を備えた装置。
[付記20]
直列に結合された複数のラッチを備え、各ラッチが非レールトゥレール電圧スウィングを有するクロック信号を受け取ってレールトゥレール電圧スウィングを有する出力信号を供給し、前記複数のラッチが周波数において前記クロック信号を分周して前記クロック信号の前記周波数の数分の1の周波数を有する分周器信号を供給する、装置。
[付記21]
前記複数のラッチは、直列に結合された2つのラッチを備え、周波数において2のファクタで前記クロック信号を分周し、前記クロック信号の前記周波数の2分の1の周波数を有する前記分周器信号を供給するように動作する
付記20の装置。
[付記22]
前記複数のラッチのそれぞれは、差動クロック信号及び差動入力信号を受け取り、差動出力信号を供給するように動作する
付記20の装置。
[付記23]
クロック信号を受け取って出力信号を生成するように動作する少なくとも1つのラッチと、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスし、前記少なくとも1つのラッチの動作を調整して前記フィードバック信号のための50%デューティサイクルを得るために制御信号を生成するように動作する制御回路と、
を備えた装置。
[付記24]
発振器信号を受け取って前記少なくとも1つのラッチのための前記クロック信号を供給するように動作するバイアス回路をさらに備え、前記制御信号はバイアス電圧を備え、前記クロック信号は前記バイアス電圧によって決まるDCレベルを有する
付記23の装置。
[付記25]
前記制御回路は、前記フィードバック信号の第1のロジックレベルの間に充電され且つ第2のロジックレベルの間に放電されるキャパシタを備え、前記キャパシタは前記フィードバック信号の前記ディーティサイクルによって決まる電圧を有し、前記バイアス電圧は前記キャパシにまたがる前記電圧に基づいて生成される
付記25の装置。
[付記26]
前記少なくとも1つのラッチのそれぞれは、前記クロック信号を受け取り、前記クロック信号に基づいてターンオン及びオフし、前記クロック信号の前記DCレベルに基づいてより強く又はより弱くターンオンするように動作する少なくとも1つのトランジスタを備える
付記24の装置。
[付記27]
前記制御信号は、前記少なくとも1つのラッチ内の少なくとも1つのトランジスタの上供給電圧又は下供給電圧を調整する
付記23の装置。
[付記28]
前記少なくとも1つのラッチは、直列に結合された複数のラッチを備え、周波数において前記クロック信号を分周するように動作し、前記装置は、
前記複数のラッチから前記出力信号を受け取り、局部発振器(LO)信号及び前記フィードバック信号を供給するように動作するドライバをさらに備える
付記23の装置。
[付記29]
クロック信号を受け取って出力信号を生成するように動作する少なくとも1つのラッチと、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスし、前記少なくとも1つのラッチの動作を調整して前記フィードバック信号のための50%デューティサイクルを得るために制御信号を生成するように動作する制御回路と、
を備えた集積回路。
[付記30]
発振器信号を受け取って前記少なくとも1つのラッチのための前記クロック信号を供給するように動作するバイアス回路をさらに備え、前記制御信号はバイアス電圧を備え、前記クロック信号は前記バイアス電圧によって決まるDCレベルを有する
付記29の集積回路。
[付記31]
前記制御回路は、前記フィードバック信号の第1のロジックレベルの間に充電され且つ第2のロジックレベルの間に放電されるキャパシタを備え、前記キャパシタは前記フィードバック信号の前記ディーティサイクルによって決まる電圧を有し、前記バイアス電圧は前記キャパシにまたがる前記電圧に基づいて生成される
付記30の集積回路。
[付記32]
前記少なくとも1つのラッチのそれぞれは、前記クロック信号を受け取り、前記クロック信号に基づいてターンオン及びオフし、前記クロック信号の前記DCレベルに基づいてより強く又はより弱くターンオンするように動作する少なくとも1つのトランジスタを備える
付記30の集積回路。
[付記33]
クロック信号に基づいて動作する少なくとも1つのラッチで出力信号を生成することと、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスすることと、
前記少なくとも1つのラッチの動作を調整して前記フィードバック信号のための50%デューティサイクルを得るために制御信号を生成することと、
を備えた方法。
[付記34]
前記制御信号からのバイアス電圧に基づいて前記クロック信号のDCレベルを調整することをさらに備える
付記33の方法。
[付記35]
前記制御信号を生成することは、
前記フィードバック信号の第1のロジックレベルの間にキャパシタを充電することと、
前記フィードバック信号の第2のロジックレベルの間に前記キャパシタを放電することと、
前記キャパシにまたがる電圧に基づいて前記バイアス電圧を生成することと、
を備える付記34の方法。
[付記36]
前記少なくとも1つのラッチで周波数において前記クロック信号を分周して、前記クロック信号の前記周波数の数分の1の周波数を有する前記出力信号を得ることと、
前記出力信号に基づいて局部発振器(LO)信号及び前記フィードバック信号を生成することと、
をさらに備える付記33の方法。
[付記37]
クロック信号に基づいて出力信号を生成する手段と、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスする手段と、
前記出力信号を生成する手段の動作を調整して前記フィードバック信号のための50%デューティサイクルを得るために制御信号を生成する手段と、
を備えた装置。
[付記38]
前記制御信号からのバイアス電圧に基づいて前記クロック信号のDCレベルを調整する手段をさらに備える
付記37の方法。
[付記39]
前記制御信号を生成する手段は、
前記フィードバック信号の第1のロジックレベルの間にキャパシタを充電する手段と、
前記フィードバック信号の第2のロジックレベルの間に前記キャパシタを放電する手段と、
前記キャパシにまたがる電圧に基づいて前記バイアス電圧を生成する手段と、
を備える付記38の方法。
Claims (47)
- 非反転クロック入力と、
反転クロック入力と、
非反転データ信号入力と、
反転データ信号入力と、
非反転出力と、
反転出力と、
前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第1のプルアップトランジスタ及び第1のプルダウントランジスタを備えたトランジスタの第1のセットと、
前記トランジスタの第1のセットに結合されたトランジスタの第2のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記反転出力で反転出力信号を前記非反転出力で非反転出力信号をそれぞれ供給するように構成され、前記トランジスタの第1のセットの第1のドレイン及び前記反転出力に直接結合された第1のトランジスタドレインを有する第1のトランジスタを備えるトランジスタの第2のセットと、
前記トランジスタの第2のセットに結合され、ラッチを形成するように構成されたトランジスタの第3のセットと、
を備えた装置。 - 前記第1のプルアップトランジスタは、第1のプルアップトランジスタソース、第1のプルアップトランジスタゲート及び第1のプルアップトランジスタドレインを備えるPMOSトランジスタであり、
前記第1のプルアップトランジスタは、前記第1のプルアップトランジスタソースをV DD 電源に結合し、前記第1のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第1のプルアップトランジスタドレインを前記トランジスタの第2のセットに結合するように構成され、
前記第1のプルダウントランジスタは、第1のプルダウントランジスタソース、第1のプルダウントランジスタゲート及び第1のプルダウントランジスタドレインを備えるNMOSトランジスタであり、
前記第1のプルダウントランジスタは、前記第1のプルアップトランジスタソースをグラウンドに結合し、前記第1のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第1のプルダウントランジスタドレインを前記トランジスタの第2のセットに結合するように構成される
請求項1の装置。 - 前記トランジスタの第1のセットは、第2のプルアップトランジスタを備え、
前記第2のプルアップトランジスタは、第2のプルアップトランジスタソース、第2のプルアップトランジスタゲート及び第2のプルアップトランジスタドレインを備えるPMOSトランジスタであり、
前記第2のプルアップトランジスタは、前記第2のプルアップトランジスタソースをV DD 電源に結合し、前記第2のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第2のプルアップトランジスタドレインを前記トランジスタの第2のセットに結合するように構成される
請求項2の装置。 - 前記トランジスタの第1のセットは、第2のプルダウントランジスタを備え、
前記第2のプルダウントランジスタは、第2のプルダウントランジスタソース、第2のプルダウントランジスタゲート及び第2のプルダウントランジスタドレインを備えるNMOSトランジスタであり、
前記第2のプルダウントランジスタは、前記第2のプルダウントランジスタソースをグラウンドに結合し、前記第2のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第2のプルダウントランジスタドレインを前記トランジスタの第2のセットに結合するように構成される
請求項2の装置。 - 前記トランジスタの第2のセットは、
第1のトランジスタソース及び第1のトランジスタゲートを有する前記第1のトランジスタであって、前記第1のトランジスタゲートを前記非反転データ信号入力に結合し、前記第1のトランジスタソースを前記トランジスタの第1のセットの第2のドレインに結合するように構成された前記第1のトランジスタと、
第2のトランジスタソース、第2のトランジスタゲート及び第2のトランジスタドレインを有する第2のトランジスタであって、前記第2のトランジスタゲートを前記反転データ信号入力に結合し、前記第2のトランジスタソースを前記トランジスタの第1のセットの第2のドレインに結合し、前記第2のトランジスタドレインを前記トランジスタの第1のセットの第3のドレイン及び前記非反転出力に結合するように構成された第2のトランジスタと、
をさらに備える請求項2の装置。 - 前記第1のトランジスタは、第1のPMOSトランジスタゲート、第1のPMOSトランジスタソース及び第1のPMOSトランジスタドレインを有する第1のPMOSトランジスタを備え、前記第1のプルアップトランジスタドレインは前記第1のPMOSトランジスタソースに結合され、前記第1のPMOSトランジスタゲートは前記非反転データ信号入力に結合され、前記第1のPMOSトランジスタドレインは前記反転出力に結合され、
前記第2のトランジスタは、第2のPMOSトランジスタゲート、第2のPMOSトランジスタソース及び第2のPMOSトランジスタドレインを有する第2のPMOSトランジスタを備え、前記第1のプルアップトランジスタドレインは前記第2のPMOSトランジスタソースに結合され、前記第2のPMOSトランジスタゲートは前記反転データ信号入力に結合され、前記第2のPMOSトランジスタドレインは前記非反転出力に結合される
請求項5の装置。 - 前記ラッチは、
第3のNMOSトランジスタゲート、第3のNMOSトランジスタソース及び第3のNMOSトランジスタドレインを有する第3のNMOSトランジスタであって、前記第3のNMOSトランジスタゲートが前記非反転出力に結合され、前記第3のNMOSトランジスタドレインが前記反転出力に結合され、前記第3のNMOSトランジスタソースがグラウンドに結合された第3のNMOSトランジスタと、
第4のNMOSトランジスタゲート、第4のNMOSトランジスタソース及び第4のNMOSトランジスタドレインを有する第4のNMOSトランジスタであって、前記第4のNMOSトランジスタゲートが前記反転出力に結合され、前記第4のNMOSトランジスタドレインが前記非反転出力に結合され、前記第4のNMOSトランジスタソースがグラウンドに結合された第4のNMOSトランジスタと、
を備える請求項2の装置。 - 前記ラッチは、
第3のPMOSトランジスタゲート、第3のPMOSトランジスタソース及び第3のPMOSトランジスタドレインを有する第3のPMOSトランジスタであって、前記第3のPMOSトランジスタゲートが前記非反転出力に結合され、前記第3のPMOSトランジスタドレインが前記反転出力に結合され、前記第3のPMOSトランジスタソースがV DD 電源に結合された第3のPMOSトランジスタと、
第4のPMOSトランジスタゲート、第4のPMOSトランジスタソース及び第4のPMOSトランジスタドレインを有する第4のPMOSトランジスタであって、前記第4のPMOSトランジスタゲートが前記反転出力に結合され、前記第4のPMOSトランジスタドレインが前記非反転出力に結合され、前記第4のPMOSトランジスタソースがV DD 電源に結合された第4のPMOSトランジスタと、
を備える請求項2の装置。 - 前記第1のセット中の前記トランジスタは、イネーブルのときに、前記第3のセット中の前記トランジスタよりも強いドライブ力を有している
請求項1の装置。 - 前記トランジスタの第3のセットは、トラッキングモード中に増幅を与えるように構成される
請求項1の装置。 - 非反転クロック入力と、
反転クロック入力と、
非反転データ信号入力と、
反転データ信号入力と、
非反転出力と、
反転出力と、
前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第1のプルアップトランジスタ及び第1のプルダウントランジスタを備えたトランジスタの第1のセットと、
前記トランジスタの第1のセットに結合されたトランジスタの第2のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記反転出力で反転出力信号を前記非反転出力で非反転出力信号をそれぞれ供給するように構成され、前記トランジスタの第1のセットの第1のドレイン及び前記反転出力に直接結合された第1のトランジスタドレインを有する第1のトランジスタを備えるトランジスタの第2のセットと、
前記トランジスタの第2のセットに結合され、ラッチを形成するように構成されたトランジスタの第3のセットと、
を備えた集積回路。 - 前記第1のプルアップトランジスタは、第1のプルアップトランジスタソース、第1のプルアップトランジスタゲート及び第1のプルアップトランジスタドレインを備えるPMOSトランジスタであり、
前記第1のプルアップトランジスタは、前記第1のプルアップトランジスタソースをV DD 電源に結合し、前記第1のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第1のプルアップトランジスタドレインを前記トランジスタの第2のセットに結合するように構成され、
前記第1のプルダウントランジスタは、第1のプルダウントランジスタソース、第1のプルダウントランジスタゲート及び第1のプルダウントランジスタドレインを備えるNMOSトランジスタであり、
前記第1のプルダウントランジスタは、前記第1のプルダウントランジスタソースをグラウンドに結合し、前記第1のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第1のプルダウントランジスタドレインを前記トランジスタの第2のセットに結合するように構成される
を備える請求項11の集積回路。 - 前記トランジスタの第2のセットは、
第1のトランジスタソース及び第1のトランジスタゲートを有する前記第1のトランジスタであって、前記第1のトランジスタゲートを前記非反転データ信号入力に結合し、前記第1のトランジスタソースを前記トランジスタの第1のセットの第2のドレインに結合するように構成された前記第1のトランジスタと、
第2のトランジスタソース、第2のトランジスタゲート及び第2のトランジスタドレインを有する第2のトランジスタであって、前記第2のトランジスタゲートを前記反転データ信号入力に結合し、前記第2のトランジスタソースを前記トランジスタの第1のセットの第2のドレインに結合し、前記第2のトランジスタドレインを前記トランジスタの第1のセットの第3のドレイン及び前記非反転出力に結合するように構成された第2のトランジスタと、
をさらに備える請求項12の集積回路。 - 前記第1のトランジスタは、第1のPMOSトランジスタゲート、第1のPMOSトランジスタソース及び第1のPMOSトランジスタドレインを有する第1のPMOSトランジスタを備え、前記第1のプルアップトランジスタドレインは前記第1のPMOSトランジスタソースに結合され、前記第1のPMOSトランジスタゲートは前記非反転データ信号入力に結合され、前記第1のPMOSトランジスタドレインは前記反転出力に結合され、
前記第2のトランジスタは、第2のPMOSトランジスタゲート、第2のPMOSトランジスタソース及び第2のPMOSトランジスタドレインを有する第2のPMOSトランジスタを備え、前記第1のプルアップトランジスタドレインは前記第2のPMOSトランジスタソースに結合され、前記第2のPMOSトランジスタゲートは前記反転データ信号入力に結合され、前記第2のPMOSトランジスタドレインは前記非反転出力に結合される
請求項13の集積回路。 - 非レールトゥレール電圧スウィングを有するクロック信号によって制御されるトランジスタの第1のセット内で、ラッチのためのトラッキングモード又はホールディングモードを選択することであって、前記非レールトゥレール電圧スウィングは、高供給電圧及び低供給電圧間のレンジのフラクションにわたる電圧スイングを備えることと、
レールトゥレール電圧スウィングを有する入力信号によって制御されるトランジスタの第2のセットで、前記トラッキングモード中に前記ラッチのためのデータ値を捕捉することであって、前記トランジスタの第2のセットは、前記トランジスタの第1のセットの第1のドレイン及び反転出力に直接結合された第1のトランジスタドレインを有する第1のトランジスタを備えることと、
トランジスタの第3のセットで、前記ホールディングモード中に前記データ値を記憶することと、
前記トラッキングモード中に前記トランジスタの第2のセットで、及び前記ホールディングモード中に前記トランジスタの第3のセットで、レールトゥレール電圧スウィングを有する出力信号を供給することと、
を備えた方法。 - 前記トラッキングモード又は前記ホールディングモードを選択することは、
前記クロック信号に基づいて前記第1のセット内の少なくとも1つのプルダウントランジスタ及び少なくとも1つのプルアップトランジスタをそれぞれイネーブル又はディセーブルにすることを備える
請求項15の方法。 - 前記データを捕捉することは、
前記入力信号で前記第2のセット内の前記トランジスタをスイッチして出力信号を得ることと、
前記第3のセット内の前記トランジスタで前記出力信号を増幅することと、
を備える
請求項15の方法。 - 非レールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するための手段であって、前記非レールトゥレール電圧スウィングは、高供給電圧及び低供給電圧間のレンジのフラクションにわたる電圧スイングを備える、手段と、
レールトゥレール電圧スウィングを有する入力信号に基づいて前記トラッキングモード中に前記ラッチのためのデータ値を捕捉するための手段であって、入力信号でトランジスタの第2のセット内のトランジスタをスイッチングして出力信号を得るための手段と、トランジスタの第3のセット内のトランジスタで前記出力信号を増幅するための手段とを備え、前記トランジスタの第2のセットが、トランジスタの第1のセットの第1のドレイン及び反転出力に直接結合された第1のトランジスタドレインを有する第1のトランジスタを備える、手段と、
前記ホールディングモード中に前記データ値を記憶するための手段と、
レールトゥレール電圧スウィングを有する出力信号を供給するための手段と、
を備えた装置。 - 直列に結合された複数のラッチであって、前記複数のラッチのそれぞれは、
非反転クロック入力と、
反転クロック入力と、
非反転データ信号入力と、
反転データ信号入力と、
非反転出力と、
反転出力と、
前記非反転クロック入力及び前記反転クロック入力を受け取るように構成された第1のプルアップトランジスタ及び第1のプルダウントランジスタを備えたトランジスタの第1のセットと、
前記トランジスタの第1のセットに結合されたトランジスタの第2のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記非反転出力及び前記反転出力を供給するように構成され、前記トランジスタの第1のセットの第1のドレイン及び前記反転出力に直接結合された第1のトランジスタドレインを有する第1のトランジスタを備えるトランジスタの第2のセットと、
前記トランジスタの第2のセットに結合され、クロス結合されたラッチを形成するように構成されたトランジスタの第3のセットと、
を備えた装置であって、
前記複数のラッチのそれぞれが、非反転クロック入力及び反転クロック入力からそれぞれが非レールトゥレール電圧スウィング及び周波数を有する非反転及び反転クロック信号を受け取り、前記反転出力及び非反転出力にそれぞれがレールトゥレール電圧スウィングを有する出力信号を供給するように構成され、前記装置が、前記非反転及び反転クロック信号の周波数を分周し、前記非反転及び反転クロック信号の周波数のフラクションである周波数を有する分周器信号を供給するように構成され、前記非レールトゥレール電圧スウィングが高供給電圧及び低供給電圧間のレンジのフラクションにわたる電圧スウィングを備える
装置。 - 前記複数のラッチは、直列に結合された2つのラッチを備え、周波数において2のファクタで前記非反転及び反転クロック信号を分周し、前記非反転及び反転クロック信号の前記周波数の2分の1の周波数を有する前記分周器信号を供給するように構成される
請求項19の装置。 - 前記複数のラッチのそれぞれは、差動クロック信号及び差動入力信号を受け取り、差動出力信号を供給するように構成される
請求項19の装置。 - 前記第1のトランジスタは、第1のNMOSトランジスタゲート、第1のNMOSトランジスタソース及び第1のNMOSトランジスタドレインを有する第1のNMOSトランジスタを備え、前記第1のプルダウントランジスタドレインは前記第1のNMOSトランジスタソースに結合され、前記第1のNMOSトランジスタゲートは前記非反転データ信号入力に結合され、前記第1のNMOSトランジスタドレインは前記反転出力に結合され、
前記第2のトランジスタは、第2のNMOSトランジスタゲート、第2のNMOSトランジスタソース及び第2のNMOSトランジスタドレインを有する第2のNMOSトランジスタを備え、前記第1のプルダウントランジスタドレインは前記第2のNMOSトランジスタソースに結合され、前記第2のNMOSトランジスタゲートは前記反転データ信号入力に結合され、前記第2のNMOSトランジスタドレインは前記非反転出力に結合される
請求項5の装置。 - 前記ラッチは、
第3のPMOSトランジスタゲート、第3のPMOSトランジスタソース及び第3のPMOSトランジスタドレインを有する第3のPMOSトランジスタであって、前記第3のPMOSトランジスタゲートが前記非反転出力に結合され、前記第3のPMOSトランジスタドレインが前記反転出力に結合され、前記第3のPMOSトランジスタソースがV DD 電源に結合された第3のPMOSトランジスタと、
第4のPMOSトランジスタゲート、第4のPMOSトランジスタソース及び第4のPMOSトランジスタドレインを有する第4のPMOSトランジスタであって、前記第4のPMOSトランジスタゲートが前記反転出力に結合され、前記第4のPMOSトランジスタドレインが前記非反転出力に結合され、前記第4のPMOSトランジスタソースがV DD 電源に結合された第4のPMOSトランジスタと、
をさらに備える請求項7の装置。 - 前記ラッチは、第1のインバータ出力が第2のインバータ入力に結合されて反転出力に反転出力信号を供給し、第2のインバータ出力が第1のインバータ入力に結合されて非反転出力に非反転出力信号を供給するように、互いにクロス結合された第1のインバータ及び第2のインバータを備える
請求項2の装置。 - 第4のNMOSトランジスタ及び第4のPMOSトランジスタが前記第1のインバータを形成し、第3のNMOSトランジスタ及び第3のPMOSトランジスタが前記第2のインバータを形成する
請求項24の装置。 - 前記トランジスタの第2のセットは、トラッキングモード中に前記装置に対するデータ値を決定するように構成される
請求項1の装置。 - 前記反転及び前記非反転クロック入力は、非レールトゥレール電圧スウィングを有する
請求項2の装置。 - 前記反転及び前記非反転クロック入力は、レールトゥレール電圧スウィングを有する
請求項2の装置。 - 前記反転データ信号入力及び非反転データ信号入力、及び前記反転出力及び前記非反転出力は、それぞれレールトゥレール電圧スウィングを有する
請求項1の装置。 - 前記第1のトランジスタは、第1のNMOSトランジスタゲート、第1のNMOSトランジスタソース及び第1のNMOSトランジスタドレインを有する第1のNMOSトランジスタを備え、前記第1のプルダウントランジスタドレインは前記第1のNMOSトランジスタソースに結合され、前記第1のNMOSトランジスタゲートは前記非反転データ信号入力に結合され、前記第1のNMOSトランジスタドレインは前記反転出力に結合され、
前記第2のトランジスタは、第2のNMOSトランジスタゲート、第2のNMOSトランジスタソース及び第2のNMOSトランジスタドレインを有する第2のNMOSトランジスタを備え、前記第1のプルダウントランジスタドレインは前記第2のNMOSトランジスタソースに結合され、前記第2のNMOSトランジスタゲートは前記反転データ信号入力に結合され、前記第2のNMOSトランジスタドレインは前記非反転出力に結合される、
請求項13の集積回路。 - 前記トランジスタの第3のセットは、
第3のNMOSトランジスタゲート、第3のNMOSトランジスタソース及び第3のNMOSトランジスタドレインを有する第3のNMOSトランジスタであって、前記第3のNMOSトランジスタゲートが前記非反転出力に結合され、前記第3のNMOSトランジスタドレインが前記反転出力に結合され、前記第3のNMOSトランジスタソースがグラウンドに結合された第3のNMOSトランジスタと、
第4のNMOSトランジスタゲート、第4のNMOSトランジスタソース及び第4のNMOSトランジスタドレインを有する第4のNMOSトランジスタであって、前記第4のNMOSトランジスタゲートが前記反転出力に結合され、前記第4のNMOSトランジスタドレインが前記非反転出力に結合され、前記第4のNMOSトランジスタソースがグラウンドに結合された第4のNMOSトランジスタと、
を備える請求項13の集積回路。 - 前記トランジスタの第3のセットは、
第3のPMOSトランジスタゲート、第3のPMOSトランジスタソース及び第3のPMOSトランジスタドレインを有する第3のPMOSトランジスタであって、前記第3のPMOSトランジスタゲートが前記非反転出力に結合され、前記第3のPMOSトランジスタドレインが前記反転出力に結合され、前記第3のPMOSトランジスタソースがV DD 電源に結合された第3のPMOSトランジスタと、
第4のPMOSトランジスタゲート、第4のPMOSトランジスタソース及び第4のPMOSトランジスタドレインを有する第4のPMOSトランジスタであって、前記第4のPMOSトランジスタゲートが前記反転出力に結合され、前記第4のPMOSトランジスタドレインが前記非反転出力に結合され、前記第4のPMOSトランジスタソースがV DD 電源に結合された第4のPMOSトランジスタと、
を備える請求項31の集積回路。 - 前記ラッチは、第1のインバータ出力が第2のインバータ入力に結合されて前記反転出力に反転出力信号を供給し、第2のインバータ出力が第1のインバータ入力に結合されて前記非反転出力に非反転出力信号を供給するように、互いにクロス結合された第1のインバータ及び第2のインバータを備える
請求項12の装置。 - 前記トラッキング又はホールディングモードを選択するための手段は、前記クロック信号に基づいて前記第1のセット内の少なくとも1つのプルダウントランジスタ及び少なくとも1つのプルアップトランジスタをそれぞれイネーブル又はディセーブルにするための手段を備える
請求項18の装置。 - 非反転クロック入力と、
反転クロック入力と、
非反転データ信号入力と、
反転データ信号入力と、
非反転出力と、
反転出力と、
非レールトゥレール又はレールトゥレール電圧スウィングを有する非反転クロック入力及び反転クロック入力に基づいて、ラッチのためのトラッキングモード又はホールディングモードを選択するための手段を備えたトランジスタの第1のセットと、
前記トランジスタの第1のセットに結合され、前記非反転データ信号入力及び反転データ信号入力に基づいてデータ値を捕捉するための手段を備え、前記トラッキングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給するトランジスタの第2のセットであって、前記非反転データ信号入力及び反転データ信号入力及び前記非反転出力及び反転出力がレールトゥレール電圧スウィングを有し、前記トランジスタの第1のセットの第1のドレイン及び前記反転出力に直接結合された第1のトランジスタドレインを有する第1のトランジスタを備えるトランジスタの第2のセットと、
前記トランジスタの第2のセットに結合され、前記データ値を記憶するための手段を備え、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給するトランジスタの第3のセットと、
を備えた装置。 - 前記ラッチのためのトラッキングモード又はホールディングモードを選択するための手段は、前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第1のプルアップトランジスタ及び第1のプルダウントランジスタを備える
請求項35の装置。 - 前記第1のプルアップトランジスタは、第1のプルアップトランジスタソース、第1のプルアップトランジスタゲート及び第1のプルアップトランジスタドレインを備えるPMOSトランジスタであり、
前記第1のプルアップトランジスタは、前記第1のプルアップトランジスタソースをV DD 電源に結合し、前記第1のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第1のプルアップトランジスタドレインを前記トランジスタの第2のセットに結合するように構成され、
前記第1のプルダウントランジスタは、第1のプルダウントランジスタソース、第1のプルダウントランジスタゲート及び第1のプルダウントランジスタドレインを備えるNMOSトランジスタであり、
前記第1のプルダウントランジスタは、前記第1のプルダウントランジスタソースをグラウンドに結合し、前記第1のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第1のプルダウントランジスタドレインを前記トランジスタの第2のセットに結合するように構成される
請求項36の装置。 - 前記ラッチのためのトラッキングモード又はホールディングモードを選択するための手段は、第2のプルアップトランジスタをさらに備え、
前記第2のプルアップトランジスタは、第2のプルアップトランジスタソース、第2のプルアップトランジスタゲート及び第2のプルアップトランジスタドレインを備えるPMOSトランジスタであり、
前記第2のプルアップトランジスタは、前記第2のプルアップトランジスタソースをV DD 電源に結合し、前記第2のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第2のプルアップトランジスタドレインを前記トランジスタの第2のセットに結合するように構成される
請求項37の装置。 - 前記ラッチのためのトラッキングモード又はホールディングモードを選択するための手段は、第2のプルダウントランジスタをさらに備え、
前記第2のプルダウントランジスタは、第2のプルダウントランジスタソース、第2のプルダウントランジスタゲート及び第2のプルダウントランジスタドレインを備えるNMOSトランジスタであり、
前記第2のプルダウントランジスタは、前記第2のプルアップトランジスタソースをグラウンドに結合し、前記第2のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第2のプルダウントランジスタドレインを前記トランジスタの第2のセットに結合するように構成される
請求項37の装置。 - 前記トランジスタの第2のセットは、
第1のトランジスタソース及び第1のトランジスタゲートを有する前記第1のトランジスタであって、前記第1のトランジスタゲートを前記非反転データ信号入力に結合し、前記第1のトランジスタソースを前記トランジスタの第1のセットの第2のドレインに結合するように構成された前記第1のトランジスタと、
第2のトランジスタソース、第2のトランジスタゲート及び第2のトランジスタドレインを有する第2のトランジスタであって、前記第2のトランジスタゲートを前記反転データ信号入力に結合し、前記第2のトランジスタソースを前記トランジスタの第1のセットの第2のドレインに結合し、前記第2のトランジスタドレインを前記トランジスタの第1のセットの第3のドレイン及び前記非反転出力に結合するように構成された第2のトランジスタと、
をさらに備える請求項37の装置。 - 前記非反転データ信号入力及び反転データ信号入力に基づいてデータ値を捕捉し、前記トラッキングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段において、
前記第1のトランジスタは、第1のPMOSトランジスタゲート、第1のPMOSトランジスタソース及び第1のPMOSトランジスタドレインを有する第1のPMOSトランジスタを備え、前記第1のプルアップトランジスタドレインは前記第1のPMOSトランジスタソースに結合され、前記第1のPMOSトランジスタゲートは前記非反転データ信号入力に結合され、前記第1のPMOSトランジスタドレインは前記反転出力に結合され、
前記第2のトランジスタは、第2のPMOSトランジスタゲート、第2のPMOSトランジスタソース及び第2のPMOSトランジスタドレインを有する第2のPMOSトランジスタを備え、前記第1のプルアップトランジスタドレインは前記第2のPMOSトランジスタソースに結合され、前記第2のPMOSトランジスタゲートは前記反転データ信号入力に結合され、前記第2のPMOSトランジスタドレインは前記非反転出力に結合される
請求項40の装置。 - 前記非反転データ信号入力及び反転データ信号入力に基づいてデータ値を捕捉し、前記トラッキングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段において、
前記第1のトランジスタは、第1のNMOSトランジスタゲート、第1のNMOSトランジスタソース及び第1のNMOSトランジスタドレインを有する第1のNMOSトランジスタを備え、前記第1のプルダウントランジスタドレインは前記第1のNMOSトランジスタソースに結合され、前記第1のNMOSトランジスタゲートは前記非反転データ信号入力に結合され、前記第1のNMOSトランジスタドレインは前記反転出力に結合され、
前記第2のトランジスタは、第2のNMOSトランジスタゲート、第2のNMOSトランジスタソース及び第2のNMOSトランジスタドレインを有する第2のNMOSトランジスタを備え、前記第1のプルダウントランジスタドレインは前記第2のNMOSトランジスタソースに結合され、前記第2のNMOSトランジスタゲートは前記反転データ信号入力に結合され、前記第2のNMOSトランジスタドレインは前記非反転出力に結合される
請求項40の装置。 - 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
第1のインバータ出力が第2のインバータ入力に結合されて反転出力に反転出力信号を供給し、第2のインバータ出力が第1のインバータ入力に結合されて非反転出力に非反転出力信号を供給するように、互いにクロス結合された第1のインバータ及び第2のインバータを備える
請求項37の装置。 - 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
第3のNMOSトランジスタゲート、第3のNMOSトランジスタソース及び第3のNMOSトランジスタドレインを有する第3のNMOSトランジスタであって、前記第3のNMOSトランジスタゲートが前記非反転出力に結合され、前記第3のNMOSトランジスタドレインが前記反転出力に結合され、前記第3のNMOSトランジスタソースがグラウンドに結合された第3のNMOSトランジスタと、
第4のNMOSトランジスタゲート、第4のNMOSトランジスタソース及び第4のNMOSトランジスタドレインを有する第4のNMOSトランジスタであって、前記第4のNMOSトランジスタゲートが前記反転出力に結合され、前記第4のNMOSトランジスタドレインが前記非反転出力に結合され、前記第4のNMOSトランジスタソースがグラウンドに結合された第4のNMOSトランジスタと、
を備える請求項37の装置。 - 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
第3のPMOSトランジスタゲート、第3のPMOSトランジスタソース及び第3のPMOSトランジスタドレインを有する第3のPMOSトランジスタであって、前記第3のPMOSトランジスタゲートが前記非反転出力に結合され、前記第3のPMOSトランジスタドレインが前記反転出力に結合され、前記第3のPMOSトランジスタソースがV DD 電源に結合された第3のPMOSトランジスタと、
第4のPMOSトランジスタゲート、第4のPMOSトランジスタソース及び第4のPMOSトランジスタドレインを有する第4のPMOSトランジスタであって、前記第4のPMOSトランジスタゲートが前記反転出力に結合され、前記第4のPMOSトランジスタドレインが前記非反転出力に結合され、前記第4のPMOSトランジスタソースがV DD 電源に結合された第4のPMOSトランジスタと、
を備える請求項37の装置。 - 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
第3のPMOSトランジスタゲート、第3のPMOSトランジスタソース及び第3のPMOSトランジスタドレインを有する第3のPMOSトランジスタであって、前記第3のPMOSトランジスタゲートが前記非反転出力に結合され、前記第3のPMOSトランジスタドレインが前記反転出力に結合され、前記第3のPMOSトランジスタソースがV DD 電源に結合された第3のPMOSトランジスタと、
第4のPMOSトランジスタゲート、第4のPMOSトランジスタソース及び第4のPMOSトランジスタドレインを有する第4のPMOSトランジスタであって、前記第4のPMOSトランジスタゲートが前記反転出力に結合され、前記第4のPMOSトランジスタドレインが前記非反転出力に結合され、前記第4のPMOSトランジスタソースがV DD 電源に結合された第4のPMOSトランジスタと、
を備える請求項44の装置。 - 非反転クロック入力と、
反転クロック入力と、
非反転データ信号入力と、
反転データ信号入力と、
非反転出力と、
反転出力と、
を備え
前記反転クロック入力、前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第1のプルアップトランジスタ、第2のプルアップトランジスタ及び第1のプルダウントランジスタを備え、
前記第1のプルアップトランジスタは、第1のプルアップトランジスタソース、第1のプルアップトランジスタゲート及び第1のプルアップトランジスタドレインを備えるPMOSトランジスタであり、
前記第2のプルアップトランジスタは、第2のプルアップトランジスタソース、第2のプルアップトランジスタゲート及び第2のプルアップトランジスタドレインを備えるPMOSトランジスタであり、
前記第1のプルアップトランジスタは、前記第1のプルアップトランジスタソースをV DD 電源に結合し、前記第1のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第1のプルアップトランジスタドレインを前記トランジスタの第2のセットに結合するように構成され、
前記第2のプルアップトランジスタは、前記第2のプルアップトランジスタソースをV DD 電源に結合し、前記第2のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第2のプルアップトランジスタドレインを前記トランジスタの第2のセットに結合するように構成され、
前記第1のプルダウントランジスタは、第1のプルダウントランジスタソース、第1のプルダウントランジスタゲート及び第1のプルダウントランジスタドレインを備えるNMOSトランジスタであり、
前記第1のプルダウントランジスタは、前記第1のプルダウントランジスタソースをグラウンドに結合し、前記第1のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第1のプルダウントランジスタドレインを前記トランジスタの第2のセットに結合するように構成され、
前記トランジスタの第1のセットに結合されたトランジスタの第2のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記反転出力で反転出力信号を前記非反転出力で非反転出力信号を供給するように構成されたトランジスタの第2のセットを備え、
前記トランジスタの第2のセットは、
第1のトランジスタソース、第1のトランジスタゲート及び第1のトランジスタを有する第1のトランジスタであって、前記第1のトランジスタゲートを前記非反転データ信号入力に直接結合し、前記第1のトランジスタソースを前記第1のプルダウントランジスタドレインに結合し、前記第1のトランジスタドレインを前記第1のプルアップトランジスタドレイン及び前記反転出力に結合するように構成された前記第1のトランジスタと、
第2のトランジスタソース、第2のトランジスタゲート及び第2のトランジスタドレインを有する第2のトランジスタであって、前記第2のトランジスタゲートを前記反転データ信号入力に結合し、前記第2のトランジスタソースを前記第1のプルダウントランジスタドレインに結合し、前記第2のトランジスタドレインを前記第2のプルアップトランジスタドレイン及び前記非反転出力に結合するように構成された第2のトランジスタと、
を備え、
前記トランジスタの第2のセットに結合されたトランジスタの第3セットであって、第1のインバータ出力が第2のインバータ入力に結合されて前記反転出力に反転出力信号を供給し、第2のインバータ出力が第1のインバータ入力に結合されて前記非反転出力に非反転出力信号を供給するように、互いにクロス結合された第1のインバータ及び第2のインバータを形成するように構成されたトランジスタの第3セットを備え、
前記トランジスタの第3のセットは、
第3のNMOSトランジスタゲート、第3のNMOSトランジスタソース及び第3のNMOSトランジスタドレインを有する第3のNMOSトランジスタであって、前記第3のNMOSトランジスタゲートが前記非反転出力に結合され、前記第3のNMOSトランジスタドレインが前記反転出力に結合され、前記第3のNMOSトランジスタソースがいかなるトランジスタも介さずにグラウンドに結合された第3のNMOSトランジスタと、
第4のNMOSトランジスタゲート、第4のNMOSトランジスタソース及び第4のNMOSトランジスタドレインを有する第4のNMOSトランジスタであって、前記第4のNMOSトランジスタゲートが前記反転出力に結合され、前記第4のNMOSトランジスタドレインが前記非反転出力に結合され、前記第4のNMOSトランジスタソースがグラウンドに結合された第4のNMOSトランジスタと、
第3のPMOSトランジスタゲート、第3のPMOSトランジスタソース及び第3のPMOSトランジスタドレインを有する第3のPMOSトランジスタであって、前記第3のPMOSトランジスタゲートが前記非反転出力に結合され、前記第3のPMOSトランジスタドレインが前記反転出力に結合され、前記第3のPMOSトランジスタソースがV DD 電源に結合された第3のPMOSトランジスタと、
第4のPMOSトランジスタゲート、第4のPMOSトランジスタソース及び第4のPMOSトランジスタドレインを有する第4のPMOSトランジスタであって、前記第4のPMOSトランジスタゲートが前記反転出力に結合され、前記第4のPMOSトランジスタドレインが前記非反転出力に結合され、前記第4のPMOSトランジスタソースがV DD 電源に結合され、前記第4のNMOSトランジスタゲート及び前記第4のPMOSトランジスタゲートがいかなるトランジスタも介さずに互いに結合されている、第4のPMOSトランジスタと、
を備える、集積回路。
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