JP3114649B2 - ラッチ回路 - Google Patents
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ラッチ回路に関
し、特に、情報の安定性と動作の高速度性を有すると共
に、消費電力の低減を図り、半導体装置として構成して
好適なラッチ回路に関する。
し、特に、情報の安定性と動作の高速度性を有すると共
に、消費電力の低減を図り、半導体装置として構成して
好適なラッチ回路に関する。
【０００２】
【従来の技術】従来、この種のラッチ回路は、例えば特
開平５−２６８０００号公報に記載されるように、情報
を安定に保持し、且つ動作速度を向上させる目的として
用いられている。図１０は、従来のラッチ回路の回路構
成の一例を示す図である。
開平５−２６８０００号公報に記載されるように、情報
を安定に保持し、且つ動作速度を向上させる目的として
用いられている。図１０は、従来のラッチ回路の回路構
成の一例を示す図である。
【０００３】図１０を参照して、一方のデータ信号入力
端子Ｄ９１１か伝送ゲート（トランスファゲート）９６
１Ｔを介してＣＭＯＳインバータ１３１の入力端子に接
続され、他方の反転データ信号入力端子９１２が伝送ゲ
ート９６２Ｔを介してＣＭＯＳインバータ１３２の入力
端子に接続され、ＣＭＯＳインバータ１３２の出力端子
が伝送ゲート９７１Ｔを介してＣＭＯＳインバータ１３
１の入力端子に接続され、ＣＭＯＳインバータ１３１の
出力端子が伝送ゲート９７２Ｔを介してＣＭＯＳインバ
ータ１３２の入力端子に接続されている。
端子Ｄ９１１か伝送ゲート（トランスファゲート）９６
１Ｔを介してＣＭＯＳインバータ１３１の入力端子に接
続され、他方の反転データ信号入力端子９１２が伝送ゲ
ート９６２Ｔを介してＣＭＯＳインバータ１３２の入力
端子に接続され、ＣＭＯＳインバータ１３２の出力端子
が伝送ゲート９７１Ｔを介してＣＭＯＳインバータ１３
１の入力端子に接続され、ＣＭＯＳインバータ１３１の
出力端子が伝送ゲート９７２Ｔを介してＣＭＯＳインバ
ータ１３２の入力端子に接続されている。
【０００４】伝送ゲート９６１Ｔ、９６２Ｔ、９７１Ｔ
及び９７２Ｔは、いずれも、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタとを並列接続し、各トランジスタの
ゲートに相補信号を入力する構成とされている。
及び９７２Ｔは、いずれも、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタとを並列接続し、各トランジスタの
ゲートに相補信号を入力する構成とされている。
【０００５】伝送ゲート９６１Ｔ及び９６２ＴのＮＭＯ
Ｓトランジスタのゲート、並びに、伝送ゲート９７１Ｔ
及び９７２ＴのＰＭＯＳトランジスタのゲートが互いに
共通のクロック信号入力端子４１に接続され、これにク
ロック信号φが供給される。同様に、伝送ゲート９６１
Ｔ及び９６２ＴのＰＭＯＳトランジスタのゲート、並び
に、伝送ゲート９７１Ｔ及び９７２ＴのＮＭＯＳトラン
ジスタのゲートが互いに共通の反転クロック信号入力端
子５１に接続され、これに反転クロック信号＊φが供給
される。なお、ここでは、ある信号の反転（相補）信号
を記号＊で示す。
Ｓトランジスタのゲート、並びに、伝送ゲート９７１Ｔ
及び９７２ＴのＰＭＯＳトランジスタのゲートが互いに
共通のクロック信号入力端子４１に接続され、これにク
ロック信号φが供給される。同様に、伝送ゲート９６１
Ｔ及び９６２ＴのＰＭＯＳトランジスタのゲート、並び
に、伝送ゲート９７１Ｔ及び９７２ＴのＮＭＯＳトラン
ジスタのゲートが互いに共通の反転クロック信号入力端
子５１に接続され、これに反転クロック信号＊φが供給
される。なお、ここでは、ある信号の反転（相補）信号
を記号＊で示す。
【０００６】次に、上記構成のラッチ回路の動作につい
て、図１１を参照して説明する。
て、図１１を参照して説明する。
【０００７】最初にクロック信号φが“０”、且つ、反
転クロック信号＊φが“１”で、伝送ゲート９６１Ｔ及
び９６２ＴがＯＦＦ状態、伝送ゲート９７１Ｔ及び９７
２ＴがＯＮ状態になっており、また入力データ信号Ｄ及
び反転出力データ信号＊Ｑが“１”、反転入力データ信
号＊Ｄ及び出力データ信号Ｑが“０”になっているとす
る。
転クロック信号＊φが“１”で、伝送ゲート９６１Ｔ及
び９６２ＴがＯＦＦ状態、伝送ゲート９７１Ｔ及び９７
２ＴがＯＮ状態になっており、また入力データ信号Ｄ及
び反転出力データ信号＊Ｑが“１”、反転入力データ信
号＊Ｄ及び出力データ信号Ｑが“０”になっているとす
る。
【０００８】この状態で、クロック信号φが“１”、且
つ、反転クロック信号＊φが“０”に遷移すると、伝送
ゲート９６１Ｔ及び９６２ＴがＯＮ状態に遷移し、伝送
ゲート９７１Ｔ及び９７２ＴがＯＦＦ状態に遷移する。
つ、反転クロック信号＊φが“０”に遷移すると、伝送
ゲート９６１Ｔ及び９６２ＴがＯＮ状態に遷移し、伝送
ゲート９７１Ｔ及び９７２ＴがＯＦＦ状態に遷移する。
【０００９】これにより、ＣＭＯＳインバータ１３１と
１３２との環状接続（襷掛け接続）が遮断状態となり、
すなわち入力データ信号Ｄと反転出力データ信号＊Ｑと
が、反転スルー状態となるので、入力データ信号Ｄの電
流が伝送ゲート９６１Ｔ及び９７１Ｔを通ってＣＭＯＳ
インバータ１３２に流れ込むことが無く、ＣＭＯＳイン
バータ１３１及び１３２の反転出力データ信号＊Ｑ及び
出力データ信号Ｑは高速に反転する。
１３２との環状接続（襷掛け接続）が遮断状態となり、
すなわち入力データ信号Ｄと反転出力データ信号＊Ｑと
が、反転スルー状態となるので、入力データ信号Ｄの電
流が伝送ゲート９６１Ｔ及び９７１Ｔを通ってＣＭＯＳ
インバータ１３２に流れ込むことが無く、ＣＭＯＳイン
バータ１３１及び１３２の反転出力データ信号＊Ｑ及び
出力データ信号Ｑは高速に反転する。
【００１０】すなわち、クロック信号φ及び反転クロッ
ク信号＊φが能動状態になってから、ＣＭＯＳインバー
タ１３１及び１３２の出力データ信号が反転する迄の遅
延時間は、伝送ゲート９６１Ｔ及び９６２ＴがＯＦＦ状
態からＯＮ状態に遷移する時間と、ＣＭＯＳインバータ
１３１及び１３２の信号伝搬遅延時間と、の和となり、
遅延時間が低減する。
ク信号＊φが能動状態になってから、ＣＭＯＳインバー
タ１３１及び１３２の出力データ信号が反転する迄の遅
延時間は、伝送ゲート９６１Ｔ及び９６２ＴがＯＦＦ状
態からＯＮ状態に遷移する時間と、ＣＭＯＳインバータ
１３１及び１３２の信号伝搬遅延時間と、の和となり、
遅延時間が低減する。
【００１１】次に、クロック信号φが“０”、且つ、反
転クロック信号＊φが“１”に遷移すると、伝送ゲート
９６１Ｔ及び９６２ＴがＯＦＦ状態、伝送ゲート９７１
Ｔ及び９７２Ｔとで双安定回路が構成されて、反転出力
データ信号＊Ｑ、及び出力データ信号Ｑが保持される。
このいわゆるラッチ状態では、ＣＭＯＳインバータ１３
１と１３２とが、低抵抗で接続されているために、保持
情報は安定している。
転クロック信号＊φが“１”に遷移すると、伝送ゲート
９６１Ｔ及び９６２ＴがＯＦＦ状態、伝送ゲート９７１
Ｔ及び９７２Ｔとで双安定回路が構成されて、反転出力
データ信号＊Ｑ、及び出力データ信号Ｑが保持される。
このいわゆるラッチ状態では、ＣＭＯＳインバータ１３
１と１３２とが、低抵抗で接続されているために、保持
情報は安定している。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のラッチ回路においては、クロック信号の周波数
が上昇すると、その周波数に比例して消費電力が増加す
るという問題点を有している。
た従来のラッチ回路においては、クロック信号の周波数
が上昇すると、その周波数に比例して消費電力が増加す
るという問題点を有している。
【００１３】その理由は、従来のラッチ回路の構成要素
であるＣＭＯＳインバータ１３１及び１３２が、原理的
には、トーテムポール型のプッシュプル回路構成を採用
していることによる。これについては、例えば文献『１
９８８年、ニュー・ジャージー、プレンティス・ホール
社、「シーモス・ディジタル・サーキット・テクノロジ
ー」、ジョージ・マサカズ著、１５７〜１５９頁（Ｍas
akazu Ｓhoji“ＣＭＯＳ Ｄigital Ｃircuit Ｔech
nology”, Ｐrentice-Ｈall, Ｉnc., Ｎew-Ｊersey,
1988, pp.157-159）』に記載されているように、Ｃ
ＭＯＳインバータ１３１の場合は、ゲート及びドレイン
の各々を共通に接続されたＰＭＯＳトランジスタ９８１
とＮＭＯＳトランジスタ９８２からなり、且つ、ゲート
共通端を入力端子にドレイン共通端を出力端子にすると
共に、ＰＭＯＳトランジスタのソースを高電位電源端子
９１に、ＮＭＯＳトランジスタ９８２のソースを低電位
電源端子９２に接続したトーテムポール型プッシュプル
回路構成を有する。
であるＣＭＯＳインバータ１３１及び１３２が、原理的
には、トーテムポール型のプッシュプル回路構成を採用
していることによる。これについては、例えば文献『１
９８８年、ニュー・ジャージー、プレンティス・ホール
社、「シーモス・ディジタル・サーキット・テクノロジ
ー」、ジョージ・マサカズ著、１５７〜１５９頁（Ｍas
akazu Ｓhoji“ＣＭＯＳ Ｄigital Ｃircuit Ｔech
nology”, Ｐrentice-Ｈall, Ｉnc., Ｎew-Ｊersey,
1988, pp.157-159）』に記載されているように、Ｃ
ＭＯＳインバータ１３１の場合は、ゲート及びドレイン
の各々を共通に接続されたＰＭＯＳトランジスタ９８１
とＮＭＯＳトランジスタ９８２からなり、且つ、ゲート
共通端を入力端子にドレイン共通端を出力端子にすると
共に、ＰＭＯＳトランジスタのソースを高電位電源端子
９１に、ＮＭＯＳトランジスタ９８２のソースを低電位
電源端子９２に接続したトーテムポール型プッシュプル
回路構成を有する。
【００１４】従って、ＣＭＯＳインバータ１３１の場合
には、入力端に供給された信号が遷移する過度過程にお
いて、ＰＭＯＳトランジスタ９８１及びＮＭＯＳトラン
ジスタ９８２が共に飽和状態に、すなわちＯＮ状態にあ
る時間帯が存在するため、高電位電源端子９１と低電位
電源端子９２との間で貫通電流が流れ、無駄な電力を消
費してしまうことになる。
には、入力端に供給された信号が遷移する過度過程にお
いて、ＰＭＯＳトランジスタ９８１及びＮＭＯＳトラン
ジスタ９８２が共に飽和状態に、すなわちＯＮ状態にあ
る時間帯が存在するため、高電位電源端子９１と低電位
電源端子９２との間で貫通電流が流れ、無駄な電力を消
費してしまうことになる。
【００１５】さらには、前記動作説明でも述べたよう
に、クロック信号φが“０”から“１”に、反転クロッ
ク信号＊φが“１”から“０”に遷移すると、伝送ゲー
ト９６１Ｔ及び９６２ＴがＯＦＦ状態からＯＮ状態に、
伝送ゲート９７１Ｔ及び９７２ＴがＯＮ状態からＯＦＦ
状態に遷移し、ＣＭＯＳインバータ１３１と１３２との
環状状態が遮断状態となると共に、入力データ信号Ｄと
反転出力データ信号＊Ｑとが反転スルー状態となり、Ｃ
ＭＯＳインバータ１３１及び１３２の各々反転出力デー
タ信号＊Ｑ及び出力データ信号Ｑは高速に反転する。
に、クロック信号φが“０”から“１”に、反転クロッ
ク信号＊φが“１”から“０”に遷移すると、伝送ゲー
ト９６１Ｔ及び９６２ＴがＯＦＦ状態からＯＮ状態に、
伝送ゲート９７１Ｔ及び９７２ＴがＯＮ状態からＯＦＦ
状態に遷移し、ＣＭＯＳインバータ１３１と１３２との
環状状態が遮断状態となると共に、入力データ信号Ｄと
反転出力データ信号＊Ｑとが反転スルー状態となり、Ｃ
ＭＯＳインバータ１３１及び１３２の各々反転出力デー
タ信号＊Ｑ及び出力データ信号Ｑは高速に反転する。
【００１６】従って、クロック信号φが“０”から
“１”へ、反転クロック信号＊φが“１”から“０”へ
と遷移する度ごとに、ＣＭＯＳインバータ１３１及び１
３２において貫通電流を消費する機会があるため、クロ
ック信号の周波数が上昇するに従い該周波数に比例し
て、消費電力が増加してしまうことになる。
“１”へ、反転クロック信号＊φが“１”から“０”へ
と遷移する度ごとに、ＣＭＯＳインバータ１３１及び１
３２において貫通電流を消費する機会があるため、クロ
ック信号の周波数が上昇するに従い該周波数に比例し
て、消費電力が増加してしまうことになる。
【００１７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、情報の安定性と
動作の高速度性を有するラッチ回路において消費電力を
低減するラッチ回路を提供することにある。より詳細に
は、本発明は、特にラッチ回路がサンプリング演算の最
中において電源間を流れる貫通電流を削減するようにし
たラッチ回路を提供することをその目的としている。
てなされたものであって、その目的は、情報の安定性と
動作の高速度性を有するラッチ回路において消費電力を
低減するラッチ回路を提供することにある。より詳細に
は、本発明は、特にラッチ回路がサンプリング演算の最
中において電源間を流れる貫通電流を削減するようにし
たラッチ回路を提供することをその目的としている。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のラッチ回路は、一対のクロックド・ＣＭＯ
Ｓインバータのデータ出力端とデータ入力端を交差接続
して構成した双安定な回路の各クロックド・ＣＭＯＳイ
ンバータのデータ入力端にサンプリング用スイッチ素子
対を接続してサンプリング信号の入力端とし、一対の前
記クロックド・ＣＭＯＳインバータにおいて、電源終端
側に隣接するＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタの各ドレイン端子をホールディング信号の出力端
とし、前記出力端側に隣接してホールディング用スイッ
チ素子対を備え、前記サンプリング用スイッチ素子対と
前記ホールディング用スイッチ素子対が相補的にオン・
オフ制御される。
め、本発明のラッチ回路は、一対のクロックド・ＣＭＯ
Ｓインバータのデータ出力端とデータ入力端を交差接続
して構成した双安定な回路の各クロックド・ＣＭＯＳイ
ンバータのデータ入力端にサンプリング用スイッチ素子
対を接続してサンプリング信号の入力端とし、一対の前
記クロックド・ＣＭＯＳインバータにおいて、電源終端
側に隣接するＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタの各ドレイン端子をホールディング信号の出力端
とし、前記出力端側に隣接してホールディング用スイッ
チ素子対を備え、前記サンプリング用スイッチ素子対と
前記ホールディング用スイッチ素子対が相補的にオン・
オフ制御される。
【００１９】また、本発明は、一対のクロックド・ＣＭ
ＯＳインバータのデータ出力端とデータ入力端を交差接
続して構成した双安定な回路の各クロックド・ＣＭＯＳ
インバータのデータ入力端に伝送ゲートを接続してサン
プリング信号の入力端とし、一対の前記クロックド・Ｃ
ＭＯＳインバータにおいて、電源終端側に隣接するＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタの各ドレイ
ン端子をホールディング信号の出力端とし、前記出力端
側に隣接するＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタのゲート端子をラッチ回路の制御信号の入力端と
し、サンプリング期間中は、電源間に直列接続されたＭ
ＯＳトランジスタの少なくとも一つがオフ状態となる、
ようにしている。
ＯＳインバータのデータ出力端とデータ入力端を交差接
続して構成した双安定な回路の各クロックド・ＣＭＯＳ
インバータのデータ入力端に伝送ゲートを接続してサン
プリング信号の入力端とし、一対の前記クロックド・Ｃ
ＭＯＳインバータにおいて、電源終端側に隣接するＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタの各ドレイ
ン端子をホールディング信号の出力端とし、前記出力端
側に隣接するＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタのゲート端子をラッチ回路の制御信号の入力端と
し、サンプリング期間中は、電源間に直列接続されたＭ
ＯＳトランジスタの少なくとも一つがオフ状態となる、
ようにしている。
【００２０】本発明のラッチ回路は、好ましくは、第一
のデータ信号入力端子対（図１の１１及び１２）が第一
のサンプリング用スイッチ素子対の各々を介して第一の
相補対称な一対のＰＭＯＳトランジスタ（図１の８１）
及びＮＭＯＳトランジスタ（図１の８２）のゲートに共
通に接続され、第二のデータ信号入力端子対（図１の１
３及び１４）が第二のサンプリング用スイッチ素子対
（図１の６３及び６４）の各々を介して第二の相補対称
な一対のＰＭＯＳトランジスタ（図１の８３）及びＮＭ
ＯＳトランジスタ（図１の８４）のゲートに共通に接続
され、前記第一の相補対称な一対のＰＭＯＳトランジス
タ（図１の８１）及びＮＭＯＳトランジスタ（図１の８
２）のソースは各々が高電位電源端子（図１の９１）及
び低電位電源端子（図１の９２）に接続され、ドレイン
は各々が第一のデータ信号出力端子対（図１の２１及び
２２）の各々に接続され、前記第二の相補対称な一対の
ＰＭＯＳトランジスタ（図１の８３）及びＮＭＯＳトラ
ンジスタ（図１の８４）のソースは各々が前記高電位電
源端子（図１の９１）及び低電位電源端子（図１の９
２）に接続され、ドレインは各々が第二のデータ信号出
力端子対（図１の２３及び２４）の各々に接続され、前
記第一のデータ信号出力端子対（図１の２１及び２２）
が第一のホールディング用スイッチ素子対（図１の７１
及び７２）の各々を介して前記第二の相補対称な一対の
ＰＭＯＳトランジスタ（図１の８３）及びＮＭＯＳトラ
ンジスタ（図１の８４）のゲートに共通に接続され、前
記第二のデータ信号出力端子対（図１の２３及び２４）
が第二のホールディング用スイッチ素子対（図１の７３
及び７４）の各々を介して前記第一の相補対称な一対の
ＰＭＯＳトランジスタ（図１の８１）及びＮＭＯＳトラ
ンジスタ（図１の８２）のゲートに共通に接続されてお
り、前記第一のデータ信号入力端子対（図１の１１及び
１２）と第二のデータ信号入力端子対（図１の１３及び
１４）とを相補的に制御し、前記第一のデータ信号入力
端子対（図１の１１及び１２）を互いに補完的に制御
し、前記第二のデータ信号入力端子対（図１の１３及び
１４）を互いに補完的に制御し、前記第一のサンプリン
グ用スイッチ素子対（図１の６１及び６２）及び第二の
サンプリング用スイッチ素子対（図１の６３及び６４）
と前記第一のホールディング用スイッチ素子群（図１の
７１及び７２）及び第二のホールディング用スイッチ素
子群（図１の７３及び７４）とを互いに相補的に制御す
る、ことを特徴とする。
のデータ信号入力端子対（図１の１１及び１２）が第一
のサンプリング用スイッチ素子対の各々を介して第一の
相補対称な一対のＰＭＯＳトランジスタ（図１の８１）
及びＮＭＯＳトランジスタ（図１の８２）のゲートに共
通に接続され、第二のデータ信号入力端子対（図１の１
３及び１４）が第二のサンプリング用スイッチ素子対
（図１の６３及び６４）の各々を介して第二の相補対称
な一対のＰＭＯＳトランジスタ（図１の８３）及びＮＭ
ＯＳトランジスタ（図１の８４）のゲートに共通に接続
され、前記第一の相補対称な一対のＰＭＯＳトランジス
タ（図１の８１）及びＮＭＯＳトランジスタ（図１の８
２）のソースは各々が高電位電源端子（図１の９１）及
び低電位電源端子（図１の９２）に接続され、ドレイン
は各々が第一のデータ信号出力端子対（図１の２１及び
２２）の各々に接続され、前記第二の相補対称な一対の
ＰＭＯＳトランジスタ（図１の８３）及びＮＭＯＳトラ
ンジスタ（図１の８４）のソースは各々が前記高電位電
源端子（図１の９１）及び低電位電源端子（図１の９
２）に接続され、ドレインは各々が第二のデータ信号出
力端子対（図１の２３及び２４）の各々に接続され、前
記第一のデータ信号出力端子対（図１の２１及び２２）
が第一のホールディング用スイッチ素子対（図１の７１
及び７２）の各々を介して前記第二の相補対称な一対の
ＰＭＯＳトランジスタ（図１の８３）及びＮＭＯＳトラ
ンジスタ（図１の８４）のゲートに共通に接続され、前
記第二のデータ信号出力端子対（図１の２３及び２４）
が第二のホールディング用スイッチ素子対（図１の７３
及び７４）の各々を介して前記第一の相補対称な一対の
ＰＭＯＳトランジスタ（図１の８１）及びＮＭＯＳトラ
ンジスタ（図１の８２）のゲートに共通に接続されてお
り、前記第一のデータ信号入力端子対（図１の１１及び
１２）と第二のデータ信号入力端子対（図１の１３及び
１４）とを相補的に制御し、前記第一のデータ信号入力
端子対（図１の１１及び１２）を互いに補完的に制御
し、前記第二のデータ信号入力端子対（図１の１３及び
１４）を互いに補完的に制御し、前記第一のサンプリン
グ用スイッチ素子対（図１の６１及び６２）及び第二の
サンプリング用スイッチ素子対（図１の６３及び６４）
と前記第一のホールディング用スイッチ素子群（図１の
７１及び７２）及び第二のホールディング用スイッチ素
子群（図１の７３及び７４）とを互いに相補的に制御す
る、ことを特徴とする。
【００２１】また 本発明のラッチ回路は、好ましく
は、前記第一の相補対称な一対のＰＭＯＳトランジスタ
（図１の８１）及びＮＭＯＳトランジスタ（図１の８
２）が共通に接続されたゲートが第三のデータ信号出力
端子（図１の３２）に接続され、前記第二の相補対象な
一対のＰＭＯＳトランジスタ（図１の８３）及びＮＭＯ
Ｓトランジスタ（図１の８４）が共通に接続されたゲー
トが第四のデータ信号出力端子（図１の３１）に接続さ
れている。
は、前記第一の相補対称な一対のＰＭＯＳトランジスタ
（図１の８１）及びＮＭＯＳトランジスタ（図１の８
２）が共通に接続されたゲートが第三のデータ信号出力
端子（図１の３２）に接続され、前記第二の相補対象な
一対のＰＭＯＳトランジスタ（図１の８３）及びＮＭＯ
Ｓトランジスタ（図１の８４）が共通に接続されたゲー
トが第四のデータ信号出力端子（図１の３１）に接続さ
れている。
【００２２】本発明のラッチ回路は、好ましくは、前記
第一のサンプリング用スイッチ素子対（図１の６１及び
６２）、第二のサンプリング用スイッチ素子対（図１の
６３及び６４）、第一のホールディング用スイッチ素子
群（図１の７１及び７２）、及び第二のホールディング
用スイッチ素子群（図１の７３及び７４）が、ＭＯＳト
ランジスタで構成されている。
第一のサンプリング用スイッチ素子対（図１の６１及び
６２）、第二のサンプリング用スイッチ素子対（図１の
６３及び６４）、第一のホールディング用スイッチ素子
群（図１の７１及び７２）、及び第二のホールディング
用スイッチ素子群（図１の７３及び７４）が、ＭＯＳト
ランジスタで構成されている。
【００２３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のラッチ回路は、その好ましい実施
の形態において、第１のデータ信号入力端子対（図１の
１１及び１２）が、第１のサンプリング用スイッチ素子
対（図１の６１及び６２）の各々を介して、第２のデー
タ信号出力端子（図１の３２）と、第１の相補対称な一
対のＰＭＯＳトランジスタ（図１の８１）及びＮＭＯＳ
トランジスタ（図１の８２）のゲートに共通に接続さ
れ、また第２のデータ信号入力端子対（図１の１３及び
１４）が、第２のサンプリング用スイッチ素子対（図１
の６３及び６４）の各々を介して、第１のデータ信号出
力端子（図１の３１）と、第２の相補対称な一対のＰＭ
ＯＳトランジスタ（図１の８３）及びＮＭＯＳトランジ
スタ（図１の８４）のゲートに共通に接続される。
に説明する。本発明のラッチ回路は、その好ましい実施
の形態において、第１のデータ信号入力端子対（図１の
１１及び１２）が、第１のサンプリング用スイッチ素子
対（図１の６１及び６２）の各々を介して、第２のデー
タ信号出力端子（図１の３２）と、第１の相補対称な一
対のＰＭＯＳトランジスタ（図１の８１）及びＮＭＯＳ
トランジスタ（図１の８２）のゲートに共通に接続さ
れ、また第２のデータ信号入力端子対（図１の１３及び
１４）が、第２のサンプリング用スイッチ素子対（図１
の６３及び６４）の各々を介して、第１のデータ信号出
力端子（図１の３１）と、第２の相補対称な一対のＰＭ
ＯＳトランジスタ（図１の８３）及びＮＭＯＳトランジ
スタ（図１の８４）のゲートに共通に接続される。
【００２４】また、第２のデータ信号出力端子（図１の
３２）が、第２のホールディング用スイッチ素子対（図
１の７３及び７４）を介して、第２の異なるデータ信号
出力端子対（図１の２３及び２４）と、第２の相補対称
な一対のＰＭＯＳトランジスタ（図１の８３）及びＮＭ
ＯＳトランジスタ（図１の８４）のドレインの各々に接
続され、第１のデータ信号出力端子（図１の３１）が第
１のホールディング用スイッチ素子対（図１の７１及び
７２）を介して、第１の異なるデータ信号出力端子対
（図１の２１及び２２）と、第１の相補対称な一対のＰ
ＭＯＳトランジスタ（図１の８１）及びＮＭＯＳトラン
ジスタ（図１の８２）のドレインの各々に接続される。
３２）が、第２のホールディング用スイッチ素子対（図
１の７３及び７４）を介して、第２の異なるデータ信号
出力端子対（図１の２３及び２４）と、第２の相補対称
な一対のＰＭＯＳトランジスタ（図１の８３）及びＮＭ
ＯＳトランジスタ（図１の８４）のドレインの各々に接
続され、第１のデータ信号出力端子（図１の３１）が第
１のホールディング用スイッチ素子対（図１の７１及び
７２）を介して、第１の異なるデータ信号出力端子対
（図１の２１及び２２）と、第１の相補対称な一対のＰ
ＭＯＳトランジスタ（図１の８１）及びＮＭＯＳトラン
ジスタ（図１の８２）のドレインの各々に接続される。
【００２５】なお、ＰＭＯＳトランジスタ（図１の８１
及び８３）のソースは高電位電源端子（図１の９１）に
接続して高電位電源電圧（図１のＶＤＤ）を供給し、Ｎ
ＭＯＳトランジスタ（図１の８２及び８４）のソースは
低電位電源端子（図１の９２）に接続し低電位電源電圧
（図１のＶＳＳ）を供給させたソース終端型の構成であ
る。
及び８３）のソースは高電位電源端子（図１の９１）に
接続して高電位電源電圧（図１のＶＤＤ）を供給し、Ｎ
ＭＯＳトランジスタ（図１の８２及び８４）のソースは
低電位電源端子（図１の９２）に接続し低電位電源電圧
（図１のＶＳＳ）を供給させたソース終端型の構成であ
る。
【００２６】さらに、第１、第２のサンプリング用スイ
ッチ素子対（図１の６１、６２、６３、及び６４）と、
第１、第２のホールディング用スイッチ素子対（図１の
７１、７２、７３、及び７４）は、各々が、制御入力端
子一対（図１の４１及び５１）の各々に接続させること
により相補的に動作させる。
ッチ素子対（図１の６１、６２、６３、及び６４）と、
第１、第２のホールディング用スイッチ素子対（図１の
７１、７２、７３、及び７４）は、各々が、制御入力端
子一対（図１の４１及び５１）の各々に接続させること
により相補的に動作させる。
【００２７】以上説明した構成によって、ラッチ回路の
消費電力を低減し、特にクロック信号などが能動状態に
遷移する過程において電源間を流れる貫通電流を削減す
ることかできる。
消費電力を低減し、特にクロック信号などが能動状態に
遷移する過程において電源間を流れる貫通電流を削減す
ることかできる。
【００２８】第１、第２のサンプリング用スイッチ素子
対（図１の６１、６２、６３、及び６４）と、第１、第
２のホールディング用スイッチ素子対（図１の７１、７
２、７３、及び７４）とを相補的に動作させることによ
り、サンプリング用スイッチ素子対（図１の６１、６
２、６３、及び６４）がＯＮ状態に在るとき、ホールデ
ィング用スイッチ素子対（図１の７１、７２、７３、及
び７４）を必ずＯＦＦ状態に置くことができる。
対（図１の６１、６２、６３、及び６４）と、第１、第
２のホールディング用スイッチ素子対（図１の７１、７
２、７３、及び７４）とを相補的に動作させることによ
り、サンプリング用スイッチ素子対（図１の６１、６
２、６３、及び６４）がＯＮ状態に在るとき、ホールデ
ィング用スイッチ素子対（図１の７１、７２、７３、及
び７４）を必ずＯＦＦ状態に置くことができる。
【００２９】このため、データ信号入力端子群（図１の
１１、１２、１３、及び１４）から供給された入力デー
タ信号が既にＯＮ状態に在るサンプリング用スイッチ素
子群（図１の６１、６２、６３、及び６４）を介して、
相補対称な一対のＰＭＯＳトランジスタ（図１の８１又
は８３）及びＮＭＯＳトランジスタ（図１の８２及び８
４）のゲートを制御し、すなわち相補対称的に、ＯＮ状
態またはＯＦＦ状態を遷移させた場合に、たとえＰＭＯ
Ｓトランジスタ（図１の８１又は８３）及びＮＭＯＳト
ランジスタ（図１の８２及び８４）とが共にＯＮ状態に
在る遷移期間が生じたとしても、ホールディング用スイ
ッチ素子群（図１の７１、７２、７３、及び７４）が必
ずＯＦＦ状態に在るために、高電位電源電圧（図１のＶ
ＤＤ）を供給する高電位電源端子（図１の９１）と低電
位電源電圧（図１のＶＳＳ）を供給する低電位電源端子
（図１の９２）との間で、貫通電流が流れることは無
く、消費電力を消費することも無い。
１１、１２、１３、及び１４）から供給された入力デー
タ信号が既にＯＮ状態に在るサンプリング用スイッチ素
子群（図１の６１、６２、６３、及び６４）を介して、
相補対称な一対のＰＭＯＳトランジスタ（図１の８１又
は８３）及びＮＭＯＳトランジスタ（図１の８２及び８
４）のゲートを制御し、すなわち相補対称的に、ＯＮ状
態またはＯＦＦ状態を遷移させた場合に、たとえＰＭＯ
Ｓトランジスタ（図１の８１又は８３）及びＮＭＯＳト
ランジスタ（図１の８２及び８４）とが共にＯＮ状態に
在る遷移期間が生じたとしても、ホールディング用スイ
ッチ素子群（図１の７１、７２、７３、及び７４）が必
ずＯＦＦ状態に在るために、高電位電源電圧（図１のＶ
ＤＤ）を供給する高電位電源端子（図１の９１）と低電
位電源電圧（図１のＶＳＳ）を供給する低電位電源端子
（図１の９２）との間で、貫通電流が流れることは無
く、消費電力を消費することも無い。
【００３０】さらに、ＰＭＯＳトランジスタ（図１の８
１又は８３）及びＮＭＯＳトランジスタ（図１の８２又
は８４）とが、共にＯＮ状態に在る遷移期間を経過し、
且つ相補対称にＯＮ状態またはＯＦＦ状態へ静的に安定
化し切った後に、サンプリング用スイッチ素子群（図１
の６１、６２、６３、及び６４）とホールディング用ス
イッチ素子群（図１の７１、７２、７３、及び７４）を
また相補的に動作させて、今度はサンプリング用スイッ
チ素子群（図１の６１、６２、６３、及び６４）をＯＦ
Ｆ状態に置けば、ホールディング用スイッチ素子群（図
１の７１、７２、７３、及び７４）は必ずＯＮ状態とな
るが、しかし、既に、ＰＭＯＳトランジスタ（図１の８
１又は８３）及びＮＭＯＳトランジスタ（図１の８２又
は８４）とが共にＯＮ状態に在る遷移期間は過ぎ去って
いるために、高電位電源電圧（図１のＶＤＤ）を供給す
る高電位電源端子（図１の９１）と低電位電源電圧（図
１のＶＳＳ）を供給する低電位電源端子（図１の９２）
との間で貫通電流が流れることは無く、すなわち消費電
力を消費することも無い。
１又は８３）及びＮＭＯＳトランジスタ（図１の８２又
は８４）とが、共にＯＮ状態に在る遷移期間を経過し、
且つ相補対称にＯＮ状態またはＯＦＦ状態へ静的に安定
化し切った後に、サンプリング用スイッチ素子群（図１
の６１、６２、６３、及び６４）とホールディング用ス
イッチ素子群（図１の７１、７２、７３、及び７４）を
また相補的に動作させて、今度はサンプリング用スイッ
チ素子群（図１の６１、６２、６３、及び６４）をＯＦ
Ｆ状態に置けば、ホールディング用スイッチ素子群（図
１の７１、７２、７３、及び７４）は必ずＯＮ状態とな
るが、しかし、既に、ＰＭＯＳトランジスタ（図１の８
１又は８３）及びＮＭＯＳトランジスタ（図１の８２又
は８４）とが共にＯＮ状態に在る遷移期間は過ぎ去って
いるために、高電位電源電圧（図１のＶＤＤ）を供給す
る高電位電源端子（図１の９１）と低電位電源電圧（図
１のＶＳＳ）を供給する低電位電源端子（図１の９２）
との間で貫通電流が流れることは無く、すなわち消費電
力を消費することも無い。
【００３１】
【実施例】上記した実施の形態について更に詳細に説明
すべく、本発明の実施例について以下に図面を参照して
説明する。
すべく、本発明の実施例について以下に図面を参照して
説明する。
【００３２】図１は、本発明の実施例の構成原理を示す
ラッチ回路の構成図である。
ラッチ回路の構成図である。
【００３３】図１を参照して、一方のデータ信号入力端
子１１及び１２が各々スイッチ素子６１及び６２を介し
てデータ信号出力端子３２に共通接続され、他方のデー
タ信号入力端子１３及び１４が各々スイッチ素子６３及
び６４を介してデータ信号出力端子３１に共通接続され
る。
子１１及び１２が各々スイッチ素子６１及び６２を介し
てデータ信号出力端子３２に共通接続され、他方のデー
タ信号入力端子１３及び１４が各々スイッチ素子６３及
び６４を介してデータ信号出力端子３１に共通接続され
る。
【００３４】また、一方のデータ信号出力端子３２がス
イッチ素子７３及び７４を介して各々データ信号出力端
子２３及び２４に接続され、他方のデータ信号出力端子
３１がスイッチ素子７１及び７２を介して各々データ信
号出力端子２１及び２２に接続される。
イッチ素子７３及び７４を介して各々データ信号出力端
子２３及び２４に接続され、他方のデータ信号出力端子
３１がスイッチ素子７１及び７２を介して各々データ信
号出力端子２１及び２２に接続される。
【００３５】さらに、ＰＭＯＳトランジスタ８１及び８
３のゲートは各々データ信号出力端子３２及び３１に、
ドレインは各々データ信号出力端子２１及び２３に接続
され、ソースは高電位電源端子９１に共通接続されると
共に高電位電源電位ＶＤＤを供給し、ＮＭＯＳトランジ
スタ８２及び８４のゲートは各々データ信号出力端子３
２及び３１に、ドレインは各々データ信号出力端子２２
及び２４に接続され、ソースは低電位電源端子９２に共
通接続されると共に低電位電源電圧ＶＳＳを供給する。
３のゲートは各々データ信号出力端子３２及び３１に、
ドレインは各々データ信号出力端子２１及び２３に接続
され、ソースは高電位電源端子９１に共通接続されると
共に高電位電源電位ＶＤＤを供給し、ＮＭＯＳトランジ
スタ８２及び８４のゲートは各々データ信号出力端子３
２及び３１に、ドレインは各々データ信号出力端子２２
及び２４に接続され、ソースは低電位電源端子９２に共
通接続されると共に低電位電源電圧ＶＳＳを供給する。
【００３６】スイッチ素子６１、６２、６３、及び６４
は共通の制御入力端子４１に接続し、スイッチ素子７
１、７２、７３、及び７４は共通の制御入力端子５１に
接続することによりスイッチ素子６１、６２、６３、及
び６４とスイッチ素子７１、７２、７３、及び７４とが
相補的に動作する。
は共通の制御入力端子４１に接続し、スイッチ素子７
１、７２、７３、及び７４は共通の制御入力端子５１に
接続することによりスイッチ素子６１、６２、６３、及
び６４とスイッチ素子７１、７２、７３、及び７４とが
相補的に動作する。
【００３７】なお、図１に示したスイッチ素子６１、６
２、６３、６４、７１、７２、７３、及び７４は、メイ
クスイッチ素子、すなわちＮＭＯＳトランジスタの如
く、制御信号が“１”のときにＯＮ状態となる属性のス
イッチ素子であって、スイッチ素子６１、６２、６３、
及び６４の制御入力端子４１にクロック信号φを供給
し、スイッチ素子７１、７２、７３、及び７４の制御入
力端子５１にクロック信号＊φを供給する場合を示して
いる。
２、６３、６４、７１、７２、７３、及び７４は、メイ
クスイッチ素子、すなわちＮＭＯＳトランジスタの如
く、制御信号が“１”のときにＯＮ状態となる属性のス
イッチ素子であって、スイッチ素子６１、６２、６３、
及び６４の制御入力端子４１にクロック信号φを供給
し、スイッチ素子７１、７２、７３、及び７４の制御入
力端子５１にクロック信号＊φを供給する場合を示して
いる。
【００３８】他方、これらスイッチ素子としてはブレー
クスイッチ素子、すなわちＰＭＯＳトランジスタの如く
制御信号が“０”のときにＯＮ状態となる属性のスイッ
チ素子としてもよく、例えば図３に示されたＰＭＯＳト
ランジスタ６１Ｐ、６３Ｐ、７１Ｐ、及び７３Ｐは、図
１に示されるスイッチ素子６１、６３、７１、及び７３
の各々に対応させてブレークスイッチ素子の属性を有す
る他のスイッチ素子、すなわちＰＭＯＳトランジスタに
置き換えた場合であり、ＰＭＯＳトランジスタ６１Ｐ及
び６３Ｐのゲートは制御入力端子５１に接続させて反転
クロック信号＊φを供給し、ＰＭＯＳトランジスタ７１
Ｐ及び７３Ｐのゲートは制御入力端子４１に接続させて
クロック信号φを供給する。
クスイッチ素子、すなわちＰＭＯＳトランジスタの如く
制御信号が“０”のときにＯＮ状態となる属性のスイッ
チ素子としてもよく、例えば図３に示されたＰＭＯＳト
ランジスタ６１Ｐ、６３Ｐ、７１Ｐ、及び７３Ｐは、図
１に示されるスイッチ素子６１、６３、７１、及び７３
の各々に対応させてブレークスイッチ素子の属性を有す
る他のスイッチ素子、すなわちＰＭＯＳトランジスタに
置き換えた場合であり、ＰＭＯＳトランジスタ６１Ｐ及
び６３Ｐのゲートは制御入力端子５１に接続させて反転
クロック信号＊φを供給し、ＰＭＯＳトランジスタ７１
Ｐ及び７３Ｐのゲートは制御入力端子４１に接続させて
クロック信号φを供給する。
【００３９】図２は、図１に示した本実施例の動作を説
明するためのタイミングチャートである。図１及び図２
を参照して、本実施例の動作について説明する。
明するためのタイミングチャートである。図１及び図２
を参照して、本実施例の動作について説明する。
【００４０】最初のクロック信号φが“０”、且つ、反
転クロック信号＊φが“１”で、スイッチ素子６１、６
２、６３、及び６４がＯＦＦ状態に、スイッチ素子７
１、７２、７３、及び７４がＯＮ状態になっており、ま
た入力データ信号ＤＨ、反転出力データ信号＊Ｎ、反転
出力データ＊ＱＨ及び＊ＱＬが“１”に、反転入力デー
タ信号＊ＤＬ、出力データ信号Ｎ、出力データ信号Ｑ
Ｌ、及びＱＨが“０”になっているとする。
転クロック信号＊φが“１”で、スイッチ素子６１、６
２、６３、及び６４がＯＦＦ状態に、スイッチ素子７
１、７２、７３、及び７４がＯＮ状態になっており、ま
た入力データ信号ＤＨ、反転出力データ信号＊Ｎ、反転
出力データ＊ＱＨ及び＊ＱＬが“１”に、反転入力デー
タ信号＊ＤＬ、出力データ信号Ｎ、出力データ信号Ｑ
Ｌ、及びＱＨが“０”になっているとする。
【００４１】この状態では、ＰＭＯＳトランジスタ８１
とＮＭＯＳトランジスタ８４がＯＮ状態に、ＮＭＯＳト
ランジスタ８２とＰＭＯＳトランジスタ８３がＯＦＦ状
態になっており、ＰＭＯＳトランジスタ８１とＮＭＯＳ
トランジスタ８４とが各々スイッチ素子７１と７４を介
して、環状接続されて静的な安定状態にある。なお、入
力データ信号ＤＬは、入力データ信号ＤＨに対して相互
補完する信号として、“Ｚ”又は“１”に、反転入力信
号データ＊ＤＨは、入力データ信号＊ＤＬに対して相互
補完する信号として“Ｚ”又は“０”になっているとす
る。
とＮＭＯＳトランジスタ８４がＯＮ状態に、ＮＭＯＳト
ランジスタ８２とＰＭＯＳトランジスタ８３がＯＦＦ状
態になっており、ＰＭＯＳトランジスタ８１とＮＭＯＳ
トランジスタ８４とが各々スイッチ素子７１と７４を介
して、環状接続されて静的な安定状態にある。なお、入
力データ信号ＤＬは、入力データ信号ＤＨに対して相互
補完する信号として、“Ｚ”又は“１”に、反転入力信
号データ＊ＤＨは、入力データ信号＊ＤＬに対して相互
補完する信号として“Ｚ”又は“０”になっているとす
る。
【００４２】この状態で、クロック信号φを“１”に、
且つ、反転クロック信号＊φを“０”に遷移させると、
スイッチ素子６１、６２、６３、及び６４がＯＮに遷移
し、スイッチ素子７１、７２、７３、及び７４がＯＦＦ
状態に遷移する。これにより、ＰＭＯＳトランジスタ８
１のドレインがスイッチ素子７１を介してＮＭＯＳトラ
ンジスタ８４のゲートを制御する経路と、ＮＭＯＳトラ
ンジスタ８４のドレインがスイッチ素子７４を介してＰ
ＭＯＳトランジスタ８１のゲートを制御する経路と、が
遮断状態となり、入力データ信号ＤＨと出力データ信号
Ｎとがスルー状態に、入力データ信号ＤＨと反転出力デ
ータ信号＊ＱＬとが反転スルー状態になり、同様に、入
力データ信号＊ＤＬと反転出力データ信号＊Ｎとがスル
ー状態に、入力データ信号＊ＤＬと出力データ信号ＱＨ
とが反転スルー状態になる。
且つ、反転クロック信号＊φを“０”に遷移させると、
スイッチ素子６１、６２、６３、及び６４がＯＮに遷移
し、スイッチ素子７１、７２、７３、及び７４がＯＦＦ
状態に遷移する。これにより、ＰＭＯＳトランジスタ８
１のドレインがスイッチ素子７１を介してＮＭＯＳトラ
ンジスタ８４のゲートを制御する経路と、ＮＭＯＳトラ
ンジスタ８４のドレインがスイッチ素子７４を介してＰ
ＭＯＳトランジスタ８１のゲートを制御する経路と、が
遮断状態となり、入力データ信号ＤＨと出力データ信号
Ｎとがスルー状態に、入力データ信号ＤＨと反転出力デ
ータ信号＊ＱＬとが反転スルー状態になり、同様に、入
力データ信号＊ＤＬと反転出力データ信号＊Ｎとがスル
ー状態に、入力データ信号＊ＤＬと出力データ信号ＱＨ
とが反転スルー状態になる。
【００４３】そして、入力データ信号ＤＨの電流がスイ
ッチ素子６１及び７４を通ってＮＭＯＳトランジスタ８
４に流れ込むことが無く、同様に、入力データ信号＊Ｄ
Ｌの電流がスイッチ素子６４及び７１を通ってＰＭＯＳ
トランジスタ８１に流れ込むことが無いために、ＮＭＯ
Ｓトランジスタ８２及びＰＭＯＳトランジスタ８３を介
して各々反転出力データ信号＊ＱＬ及び出力データ信号
ＱＨが高速に反転する。
ッチ素子６１及び７４を通ってＮＭＯＳトランジスタ８
４に流れ込むことが無く、同様に、入力データ信号＊Ｄ
Ｌの電流がスイッチ素子６４及び７１を通ってＰＭＯＳ
トランジスタ８１に流れ込むことが無いために、ＮＭＯ
Ｓトランジスタ８２及びＰＭＯＳトランジスタ８３を介
して各々反転出力データ信号＊ＱＬ及び出力データ信号
ＱＨが高速に反転する。
【００４４】しかも、ＮＭＯＳトランジスタ８２とＰＭ
ＯＳトランジスタ８３がＯＮ状態に、ＰＭＯＳトランジ
スタ８１とＮＭＯＳトランジスタ８４がＯＦＦ状態に遷
移する過渡過程において、既に、スイッチ素子７１〜７
４は全て完全にＯＦＦ状態に至っているために、高電位
電源端子９１と低電位電源端子９２との間で貫通電流が
流れることは無く、従って、無駄な電力を消費すること
も無い。
ＯＳトランジスタ８３がＯＮ状態に、ＰＭＯＳトランジ
スタ８１とＮＭＯＳトランジスタ８４がＯＦＦ状態に遷
移する過渡過程において、既に、スイッチ素子７１〜７
４は全て完全にＯＦＦ状態に至っているために、高電位
電源端子９１と低電位電源端子９２との間で貫通電流が
流れることは無く、従って、無駄な電力を消費すること
も無い。
【００４５】なお、クロック信号φが能動状態になって
から反転出力データ信号＊ＱＬ及び出力データ信号ＱＨ
が反転する迄の遅延時間は、スイッチ素子６１〜６４が
ＯＦＦ状態からＯＮ状態に遷移する時間、すなわちクロ
ック信号φが能動状態になってから、反転出力データ信
号＊Ｎ及び出力データ信号Ｎが反転する遅延時間、とＮ
ＭＯＳトランジスタ８２とＰＭＯＳトランジスタ８３が
ＯＦＦ状態からＯＮ状態に遷移する時間と、の和にな
る。
から反転出力データ信号＊ＱＬ及び出力データ信号ＱＨ
が反転する迄の遅延時間は、スイッチ素子６１〜６４が
ＯＦＦ状態からＯＮ状態に遷移する時間、すなわちクロ
ック信号φが能動状態になってから、反転出力データ信
号＊Ｎ及び出力データ信号Ｎが反転する遅延時間、とＮ
ＭＯＳトランジスタ８２とＰＭＯＳトランジスタ８３が
ＯＦＦ状態からＯＮ状態に遷移する時間と、の和にな
る。
【００４６】次に、クロック信号φを“０”に、且つ、
反転クロック信号＊φを“１”に遷移させると、スイッ
チ素子６１、６２、６３、及び６４がＯＦＦ状態に遷移
し、スイッチ素子７１、７２、７３、及び７４がＯＮ状
態に遷移する。これにより、ＮＭＯＳトランジスタ８２
のドレインがスイッチ素子７２を介してＮＭＯＳトラン
ジスタ８４のゲートを制御する経路と、ＰＭＯＳトラン
ジスタ８３のドレインがスイッチ素子７３を介してＮＭ
ＯＳトランジスタ８２のゲートを制御する経路と、で双
安定な循環経路が構成され、いわゆるラッチ状態にあ
り、出力データ信号Ｎと反転出力データ信号＊ＱＬ及び
反転出力データ信号＊Ｎと出力データ信号ＱＨが、低抵
抗なスイッチ素子７２及び７３を介して接続されるため
に保持情報は安定している。
反転クロック信号＊φを“１”に遷移させると、スイッ
チ素子６１、６２、６３、及び６４がＯＦＦ状態に遷移
し、スイッチ素子７１、７２、７３、及び７４がＯＮ状
態に遷移する。これにより、ＮＭＯＳトランジスタ８２
のドレインがスイッチ素子７２を介してＮＭＯＳトラン
ジスタ８４のゲートを制御する経路と、ＰＭＯＳトラン
ジスタ８３のドレインがスイッチ素子７３を介してＮＭ
ＯＳトランジスタ８２のゲートを制御する経路と、で双
安定な循環経路が構成され、いわゆるラッチ状態にあ
り、出力データ信号Ｎと反転出力データ信号＊ＱＬ及び
反転出力データ信号＊Ｎと出力データ信号ＱＨが、低抵
抗なスイッチ素子７２及び７３を介して接続されるため
に保持情報は安定している。
【００４７】また、同時にスイッチ素子７１及び７３が
ＯＮ状態に在るために反転出力データ信号＊ＱＨ及び出
力データ信号ＱＬも各々スイッチ素子７１及び７４を介
して各々反転出力データ信号＊ＱＬ及び出力データ信号
ＱＨと同一の保持情報へと確定する。
ＯＮ状態に在るために反転出力データ信号＊ＱＨ及び出
力データ信号ＱＬも各々スイッチ素子７１及び７４を介
して各々反転出力データ信号＊ＱＬ及び出力データ信号
ＱＨと同一の保持情報へと確定する。
【００４８】なお、図１の回路動作を示す図２のタイミ
ングチャートには、続けてクロック信号φが“０”、且
つ、反転クロック信号＊φが“１”でスイッチ素子６
１、６２、６３、及び６４がＯＦＦ状態に、スイッチ素
子７１、７２、７３、及び７４がＯＮ状態になってお
り、また入力データ信号ＤＬ、反転出力データ信号＊
Ｎ、反転出力データ信号＊ＱＬ及び＊ＱＨが“０”に、
反転入力データ信号＊ＤＬ、出力データ信号Ｎ、出力デ
ータ信号ＱＨ、及びＱＬが“１”になっている初期状態
からのスルー動作及びラッチ動作の一連のタイミングチ
ャートも併せて示してある。なお、この初期状態におい
て、入力データ信号ＤＨは入力データ信号ＤＬに対して
相互補完する信号として“Ｚ”又は“０”に、反転入力
信号データ＊ＤＬは入力データ信号＊ＤＨに対して相互
補完する信号として“Ｚ”又は“１”になっているとす
る。
ングチャートには、続けてクロック信号φが“０”、且
つ、反転クロック信号＊φが“１”でスイッチ素子６
１、６２、６３、及び６４がＯＦＦ状態に、スイッチ素
子７１、７２、７３、及び７４がＯＮ状態になってお
り、また入力データ信号ＤＬ、反転出力データ信号＊
Ｎ、反転出力データ信号＊ＱＬ及び＊ＱＨが“０”に、
反転入力データ信号＊ＤＬ、出力データ信号Ｎ、出力デ
ータ信号ＱＨ、及びＱＬが“１”になっている初期状態
からのスルー動作及びラッチ動作の一連のタイミングチ
ャートも併せて示してある。なお、この初期状態におい
て、入力データ信号ＤＨは入力データ信号ＤＬに対して
相互補完する信号として“Ｚ”又は“０”に、反転入力
信号データ＊ＤＬは入力データ信号＊ＤＨに対して相互
補完する信号として“Ｚ”又は“１”になっているとす
る。
【００４９】以上のことから本実施例によれば、情報の
安定性と動作の高速度性を有することは勿論であるが、
クロック信号などが能動状態に遷移する過度過程におい
て電源間を流れる貫通電流を完全に削減することがで
き、消費電力の浪費を回避できる。
安定性と動作の高速度性を有することは勿論であるが、
クロック信号などが能動状態に遷移する過度過程におい
て電源間を流れる貫通電流を完全に削減することがで
き、消費電力の浪費を回避できる。
【００５０】図３は、本発明の一実施例のより具体的な
ラッチ回路の回路構成を示す図である。
ラッチ回路の回路構成を示す図である。
【００５１】図３を参照すると、本実施例のラッチ回路
は、図１のラッチ回路の原理構成図に示したスイッチ素
子６１〜６４及び７１〜７４は、メイクスイッチ素子、
すなわちＮＭＯＳトランジスタの如くゲートへの制御信
号が“１”のときにＯＮ状態となる属性のスイッチ素子
であって、スイッチ素子６１〜６４の制御入力端子４１
にクロック信号φを供給し、スイッチ素子７１〜７４の
制御入力端子５１に反転クロック信号＊φを供給する場
合を示している。他方、スイッチ素子としてはブレーク
スイッチ素子、すなわちＰＭＯＳトランジスタの如くゲ
ートへの制御信号が“０”のときにＯＮ状態となる属性
のスイッチ素子もある。
は、図１のラッチ回路の原理構成図に示したスイッチ素
子６１〜６４及び７１〜７４は、メイクスイッチ素子、
すなわちＮＭＯＳトランジスタの如くゲートへの制御信
号が“１”のときにＯＮ状態となる属性のスイッチ素子
であって、スイッチ素子６１〜６４の制御入力端子４１
にクロック信号φを供給し、スイッチ素子７１〜７４の
制御入力端子５１に反転クロック信号＊φを供給する場
合を示している。他方、スイッチ素子としてはブレーク
スイッチ素子、すなわちＰＭＯＳトランジスタの如くゲ
ートへの制御信号が“０”のときにＯＮ状態となる属性
のスイッチ素子もある。
【００５２】そこで、図３に示した本発明の第１実施例
になるラッチ回路において、ＰＭＯＳトランジスタ６１
Ｐ、６３Ｐ、７１Ｐ、及び７３Ｐは、図１に示されるス
イッチ素子６１、６３、７１、及び７３の各々に対応さ
せてブレークスイッチ素子の属性を有する他のスイッチ
素子、すなわちＰＭＯＳトランジスタに置き換えた場合
であり、ＰＭＯＳトランジスタ６１Ｐ及び６３Ｐのゲー
トは制御入力端子５１に接続させて反転クロック信号＊
φを供給し、ＰＭＯＳトランジスタ７１Ｐ及び７３Ｐの
ゲートは制御入力端子４１に接続させてクロック信号φ
を供給している。
になるラッチ回路において、ＰＭＯＳトランジスタ６１
Ｐ、６３Ｐ、７１Ｐ、及び７３Ｐは、図１に示されるス
イッチ素子６１、６３、７１、及び７３の各々に対応さ
せてブレークスイッチ素子の属性を有する他のスイッチ
素子、すなわちＰＭＯＳトランジスタに置き換えた場合
であり、ＰＭＯＳトランジスタ６１Ｐ及び６３Ｐのゲー
トは制御入力端子５１に接続させて反転クロック信号＊
φを供給し、ＰＭＯＳトランジスタ７１Ｐ及び７３Ｐの
ゲートは制御入力端子４１に接続させてクロック信号φ
を供給している。
【００５３】なお、ＮＭＯＳトランジスタ６２Ｎ、６４
Ｎ、７２Ｎ、及び７４Ｎは、図１に示されるスイッチ素
子６２、６４、７２、及び７４の各々に対応させたメイ
クスイッチ素子の属性を有するスイッチ素子、すなわち
ＮＭＯＳトランジスタに置き換えてあり、ＮＭＯＳトラ
ンジスタ６２Ｎ及び６４Ｎのゲートは制御入力端子４１
に接続させてクロック信号φを供給し、ＮＭＯＳトラン
ジスタ７２Ｎ及び７４Ｎのゲートは制御入力端子５１に
接続させて反転クロック信号＊φを供給している。
Ｎ、７２Ｎ、及び７４Ｎは、図１に示されるスイッチ素
子６２、６４、７２、及び７４の各々に対応させたメイ
クスイッチ素子の属性を有するスイッチ素子、すなわち
ＮＭＯＳトランジスタに置き換えてあり、ＮＭＯＳトラ
ンジスタ６２Ｎ及び６４Ｎのゲートは制御入力端子４１
に接続させてクロック信号φを供給し、ＮＭＯＳトラン
ジスタ７２Ｎ及び７４Ｎのゲートは制御入力端子５１に
接続させて反転クロック信号＊φを供給している。
【００５４】以上のことから、第１の実施例によれば、
図１に示したスイッチ素子６１〜６４及び７１〜７４
が、図３に示したＭＯＳトランジスタ６１Ｐ、６２Ｎ、
６３Ｐ、６４Ｎ、７１Ｐ、７２Ｎ、７３Ｐ、及び７４Ｎ
に各々一対一に対応し、最小限のトランジスタ素子数で
ある、６素子でラッチ回路を構成することができる。
図１に示したスイッチ素子６１〜６４及び７１〜７４
が、図３に示したＭＯＳトランジスタ６１Ｐ、６２Ｎ、
６３Ｐ、６４Ｎ、７１Ｐ、７２Ｎ、７３Ｐ、及び７４Ｎ
に各々一対一に対応し、最小限のトランジスタ素子数で
ある、６素子でラッチ回路を構成することができる。
【００５５】図９は、０．３５ミクロン級のゲート長を
有するＣＭＯＳプロセスを用いて、本発明のラッチ回路
を構成した場合の一実施例の消費電流値の過渡時間特性
を示す図であり、特に、ラッチ回路をラッチ回路からス
ルー状態に遷移させたときの特性を示す。また、図９の
グラフに示される実線は、図３に示した本発明の第１実
施例からなるラッチ回路による消費電流値の過渡時間特
性であり、破線は、比較例として、図１０に示した従来
の例からなるラッチ回路による消費電流値の過渡時間特
性であり、各々グラフ内の左側目盛りを参照する。な
お、図９のグラフ内の右側目盛りを参照する一点鎖線
は、図３並びに図１０のラッチ回路の反転クロック信号
入力端子５１に印加した反転クロック信号＊φの信号電
圧値の時間遷移を示し、ここでは正弦波状の信号波形を
印加している。
有するＣＭＯＳプロセスを用いて、本発明のラッチ回路
を構成した場合の一実施例の消費電流値の過渡時間特性
を示す図であり、特に、ラッチ回路をラッチ回路からス
ルー状態に遷移させたときの特性を示す。また、図９の
グラフに示される実線は、図３に示した本発明の第１実
施例からなるラッチ回路による消費電流値の過渡時間特
性であり、破線は、比較例として、図１０に示した従来
の例からなるラッチ回路による消費電流値の過渡時間特
性であり、各々グラフ内の左側目盛りを参照する。な
お、図９のグラフ内の右側目盛りを参照する一点鎖線
は、図３並びに図１０のラッチ回路の反転クロック信号
入力端子５１に印加した反転クロック信号＊φの信号電
圧値の時間遷移を示し、ここでは正弦波状の信号波形を
印加している。
【００５６】図９からもわかるように、本発明の第１実
施例のラッチ回路は、従来のラッチ回路に対して、消費
電流の最大値を約５０％に抑制し、且つ平均値並びに積
分値において共に約４０％の削減を実現しており、本発
明のラッチ回路が消費電力を著しく低減する効果を証明
している。
施例のラッチ回路は、従来のラッチ回路に対して、消費
電流の最大値を約５０％に抑制し、且つ平均値並びに積
分値において共に約４０％の削減を実現しており、本発
明のラッチ回路が消費電力を著しく低減する効果を証明
している。
【００５７】図４は、本発明の第２実施例をなす、より
具体的なラッチ回路の回路構成を示す図である。
具体的なラッチ回路の回路構成を示す図である。
【００５８】図４を参照すると、本実施例のラッチ回路
は、図１のラッチ回路の原理構成図に示したスイッチ素
子６１〜６４及び７１〜７４に対応させて、同様のスイ
ッチ特性を有する伝送ゲート６１Ｔ〜６４Ｔ及び７１Ｔ
〜７４Ｔに全て置き換えた場合である。このとき、伝送
ゲート６１Ｔ〜６４Ｔの構成素子であるＰＭＯＳトラン
ジスタのゲートは制御端子５１に接続させて反転クロッ
ク信号＊φを供給し、同様に構成素子であるＮＭＯＳト
ランジスタのゲートは制御端子４１に接続させてクロッ
ク信号φを供給する。他方、伝送ゲート７１Ｔ〜７４Ｔ
の構成素子であるＮＭＯＳトランジスタのゲートは制御
端子５１に接続させて反転クロック信号＊φを供給し、
同様に構成素子であるＰＭＯＳトランジスタのゲートは
制御端子４１に接続させてクロック信号φを供給する。
は、図１のラッチ回路の原理構成図に示したスイッチ素
子６１〜６４及び７１〜７４に対応させて、同様のスイ
ッチ特性を有する伝送ゲート６１Ｔ〜６４Ｔ及び７１Ｔ
〜７４Ｔに全て置き換えた場合である。このとき、伝送
ゲート６１Ｔ〜６４Ｔの構成素子であるＰＭＯＳトラン
ジスタのゲートは制御端子５１に接続させて反転クロッ
ク信号＊φを供給し、同様に構成素子であるＮＭＯＳト
ランジスタのゲートは制御端子４１に接続させてクロッ
ク信号φを供給する。他方、伝送ゲート７１Ｔ〜７４Ｔ
の構成素子であるＮＭＯＳトランジスタのゲートは制御
端子５１に接続させて反転クロック信号＊φを供給し、
同様に構成素子であるＰＭＯＳトランジスタのゲートは
制御端子４１に接続させてクロック信号φを供給する。
【００５９】以上のように、スイッチ素子としてＣＭＯ
Ｓの伝送ゲートを使用したことによって、これら伝送ゲ
ートは通過する信号に対して線形抵抗を有するスイッチ
素子と見なすことができ、且つ“０”状態を示す電位と
して低電位電源電圧ＧＮＤ、及び“１”状態を示す電位
として高電位電源電圧ＶＤＤを伝送することができる。
したがってスイッチ素子として伝送特性の優れたこれら
伝送ゲートを本ラッチ回路に使用することにより動作余
裕度を向上することができる。
Ｓの伝送ゲートを使用したことによって、これら伝送ゲ
ートは通過する信号に対して線形抵抗を有するスイッチ
素子と見なすことができ、且つ“０”状態を示す電位と
して低電位電源電圧ＧＮＤ、及び“１”状態を示す電位
として高電位電源電圧ＶＤＤを伝送することができる。
したがってスイッチ素子として伝送特性の優れたこれら
伝送ゲートを本ラッチ回路に使用することにより動作余
裕度を向上することができる。
【００６０】図５は、本発明の第３実施例をなす、応用
的なマスタースレーブ型Ｄフリップフロップ回路の回路
構成を示す図である。この第３実施例は、上記の第１実
施例のラッチ回路の一応用例である。
的なマスタースレーブ型Ｄフリップフロップ回路の回路
構成を示す図である。この第３実施例は、上記の第１実
施例のラッチ回路の一応用例である。
【００６１】図５において、破線により囲まれたラッチ
回路Ｘ及びＹは共に、図３に示した第１実施例のラッチ
回路と同一構成要素から成り立っており、図５内のラッ
チ回路Ｘの構成要素に記された符号は図３の構成要素に
記した符号の末尾に文字Ｘを付加した符号とし、同様に
ラッチ回路Ｙの構成要素に示された符号は図３の構成要
素に記された符号の末尾に文字Ｙを付加した符号として
いる。
回路Ｘ及びＹは共に、図３に示した第１実施例のラッチ
回路と同一構成要素から成り立っており、図５内のラッ
チ回路Ｘの構成要素に記された符号は図３の構成要素に
記した符号の末尾に文字Ｘを付加した符号とし、同様に
ラッチ回路Ｙの構成要素に示された符号は図３の構成要
素に記された符号の末尾に文字Ｙを付加した符号として
いる。
【００６２】そこで、図５の第３実施例のマスタースレ
ーブ型Ｄフリップフロップ回路は、データの取り込みを
行なう処のマスター回路としての役目をもつラッチ回路
Ｘに、データを保持する処のスレーブ回路としての役目
をもつラッチ回路Ｙを接続させる。すなわちラッチ回路
Ｘのデータ信号出力端子２１Ｘ〜２４Ｘをラッチ回路Ｙ
のデータ信号入力端子１１Ｙ〜１４Ｙの各々に接続させ
る。
ーブ型Ｄフリップフロップ回路は、データの取り込みを
行なう処のマスター回路としての役目をもつラッチ回路
Ｘに、データを保持する処のスレーブ回路としての役目
をもつラッチ回路Ｙを接続させる。すなわちラッチ回路
Ｘのデータ信号出力端子２１Ｘ〜２４Ｘをラッチ回路Ｙ
のデータ信号入力端子１１Ｙ〜１４Ｙの各々に接続させ
る。
【００６３】マスタースレーブ型Ｄフリップフロップ回
路のデータ信号入力端子１０１をラッチ回路Ｘのデータ
信号入力端子１１Ｘ及び１２Ｘに接続する。また、ＰＭ
ＯＳトランジスタ１１１Ｐ及びＮＭＯＳトランジスタ１
１２Ｎのソースには高電位電源端子９１及び低電位電源
端子９２Ｇを各々接続し、ドレインにはラッチ回路Ｘの
反転データ信号入力端子１３Ｘ及び１４Ｙを接続し、ゲ
ートにはマスタースレーブ型Ｄフリップフロップ回路の
データ信号入力端子１０１を接続することによりマスタ
ースレーブ型Ｄフリップフロップ回路にとっての反転デ
ータ信号が自動生成される。
路のデータ信号入力端子１０１をラッチ回路Ｘのデータ
信号入力端子１１Ｘ及び１２Ｘに接続する。また、ＰＭ
ＯＳトランジスタ１１１Ｐ及びＮＭＯＳトランジスタ１
１２Ｎのソースには高電位電源端子９１及び低電位電源
端子９２Ｇを各々接続し、ドレインにはラッチ回路Ｘの
反転データ信号入力端子１３Ｘ及び１４Ｙを接続し、ゲ
ートにはマスタースレーブ型Ｄフリップフロップ回路の
データ信号入力端子１０１を接続することによりマスタ
ースレーブ型Ｄフリップフロップ回路にとっての反転デ
ータ信号が自動生成される。
【００６４】なお、ラッチ回路Ｙのデータ信号出力端子
２１Ｙ及び２２Ｙは、マスタースレーブ型Ｄフリップフ
ロップ回路のデータ信号出力端子１０２に接続する。
２１Ｙ及び２２Ｙは、マスタースレーブ型Ｄフリップフ
ロップ回路のデータ信号出力端子１０２に接続する。
【００６５】また、ラッチ回路ＹのＮＭＯＳトランジス
タ６２ＮＹ、６４ＮＹ、ＰＭＯＳトランジスタ７１Ｐ
Ｙ、及び７３ＰＹのゲートは互いに共通にクロック信号
端子４１に接続し、さらにラッチ回路ＸのＰＭＯＳトラ
ンジスタ６１ＰＹ、６３ＰＹ、ＮＭＯＳトランジスタ７
２ＮＹ、及び７４ＮＹのゲートにも共通にクロック信号
端子４１を接続してクロック信号φを供給し、他方、ラ
ッチ回路ＹのＰＭＯＳトランジスタ６１ＰＹ、６３Ｐ
Ｙ、ＮＭＯＳトランジスタ７２ＮＹ、及び７４ＮＹのゲ
ートは互いに共通にクロック信号端子５１に接続し、さ
らにラッチ回路ＸのＮＭＯＳトランジスタ６２ＮＹ、６
４ＮＹ、ＰＭＯＳトランジスタ７１ＰＹ、及び７３ＰＹ
のゲートにも共通にクロック信号端子５１を接続して反
転クロック信号＊φを供給する。
タ６２ＮＹ、６４ＮＹ、ＰＭＯＳトランジスタ７１Ｐ
Ｙ、及び７３ＰＹのゲートは互いに共通にクロック信号
端子４１に接続し、さらにラッチ回路ＸのＰＭＯＳトラ
ンジスタ６１ＰＹ、６３ＰＹ、ＮＭＯＳトランジスタ７
２ＮＹ、及び７４ＮＹのゲートにも共通にクロック信号
端子４１を接続してクロック信号φを供給し、他方、ラ
ッチ回路ＹのＰＭＯＳトランジスタ６１ＰＹ、６３Ｐ
Ｙ、ＮＭＯＳトランジスタ７２ＮＹ、及び７４ＮＹのゲ
ートは互いに共通にクロック信号端子５１に接続し、さ
らにラッチ回路ＸのＮＭＯＳトランジスタ６２ＮＹ、６
４ＮＹ、ＰＭＯＳトランジスタ７１ＰＹ、及び７３ＰＹ
のゲートにも共通にクロック信号端子５１を接続して反
転クロック信号＊φを供給する。
【００６６】次に、図５に示した回路の動作について図
６を参照して説明する。
６を参照して説明する。
【００６７】最初にクロック信号φが“０”、且つ、反
転クロック信号＊φが“１”で、入力データ信号Ｄが
“１”、及び、出力データ信号Ｑが“０”になっている
ものとする。この状態では、ラッチ回路Ｘが反転スルー
状態、ラッチ回路Ｙがラッチ状態となっている。
転クロック信号＊φが“１”で、入力データ信号Ｄが
“１”、及び、出力データ信号Ｑが“０”になっている
ものとする。この状態では、ラッチ回路Ｘが反転スルー
状態、ラッチ回路Ｙがラッチ状態となっている。
【００６８】次にクロック信号φを“１”、且つ、反転
クロック信号＊φを“０”に遷移させると、今度はラッ
チ回路Ｘがラッチ状態、ラッチ回路Ｙが反転スルー状態
となって、出力データ信号Ｑには“１”が現れる。
クロック信号＊φを“０”に遷移させると、今度はラッ
チ回路Ｘがラッチ状態、ラッチ回路Ｙが反転スルー状態
となって、出力データ信号Ｑには“１”が現れる。
【００６９】続けて、クロック信号φを“０”、且つ、
反転クロック信号＊φを“１”に遷移させると、またラ
ッチ回路Ｘが反転スルー状態、ラッチ回路Ｙがラッチ状
態となるために出力データ信号Ｑには変化が無く“１”
が現れ、さらに入力データ信号Ｄを“０”にした後に、
クロック信号φを“１”、且つ、反転クロック信号＊φ
を“０”に遷移させると、またラッチ回路Ｘがラッチ状
態、ラッチ回路Ｙが反転スルー状態となって、今度は出
力データ信号Ｑに“０”が現れる。
反転クロック信号＊φを“１”に遷移させると、またラ
ッチ回路Ｘが反転スルー状態、ラッチ回路Ｙがラッチ状
態となるために出力データ信号Ｑには変化が無く“１”
が現れ、さらに入力データ信号Ｄを“０”にした後に、
クロック信号φを“１”、且つ、反転クロック信号＊φ
を“０”に遷移させると、またラッチ回路Ｘがラッチ状
態、ラッチ回路Ｙが反転スルー状態となって、今度は出
力データ信号Ｑに“０”が現れる。
【００７０】図７は、本発明の第４実施例をなす、より
応用的なマスタースレーブ型Ｔフリップフロップ回路の
回路構成を示す図である。この第４実施例は、上記の第
１実施例の他の応用例である。
応用的なマスタースレーブ型Ｔフリップフロップ回路の
回路構成を示す図である。この第４実施例は、上記の第
１実施例の他の応用例である。
【００７１】図７において、破線により囲まれたラッチ
回路Ｘ及びＹは共に図３に示した第１実施例のラッチ回
路と同一構成要素から成り立っており、図５内のラッチ
回路Ｘの構成要素に記された符号は図３の構成要素に記
した符号の末尾に文字Ｘを付加した符号とし、同様にラ
ッチ回路Ｙの構成要素に示された符号は図３の構成要素
に記した符号の末尾に文字Ｙを付加した符号としてい
る。
回路Ｘ及びＹは共に図３に示した第１実施例のラッチ回
路と同一構成要素から成り立っており、図５内のラッチ
回路Ｘの構成要素に記された符号は図３の構成要素に記
した符号の末尾に文字Ｘを付加した符号とし、同様にラ
ッチ回路Ｙの構成要素に示された符号は図３の構成要素
に記した符号の末尾に文字Ｙを付加した符号としてい
る。
【００７２】図７を参照して、この第４実施例のマスタ
ースレーブ型Ｔフリップフロップ回路は、データの取り
込みを行なう処のマスター回路としての役目をもつラッ
チ回路Ｘに、データを保持する処のスレーブ回路として
の役目をもつラッチ回路Ｙを接続し、すなわちラッチ回
路Ｘのデータ信号出力端子２１Ｘ〜２４Ｘをラッチ回路
Ｙのデータ信号入力端子１１Ｙ〜１４Ｙの各々に接続さ
せ、他方、ラッチ回路Ｙのデータ信号出力端子２１Ｙ及
び２２Ｙをラッチ回路Ｘのデータ信号入力端子１３Ｘ及
び１４Ｘの各々に、且つ、ラッチ回路Ｙのデータ信号出
力端子２３Ｙ及び２４Ｙをラッチ回路Ｘのデータ信号入
力端子１１Ｘ及び１２Ｘの各々に襷掛け状に接続させる
ことにより、今度は、データの取り込みを行なう処のマ
スター回路としての役目をもつラッチ回路Ｙに、データ
を保持する処のスレーブ回路としての役目をもつラッチ
回路Ｘを後続させた捩じれた環状の回路構成を有する。
ースレーブ型Ｔフリップフロップ回路は、データの取り
込みを行なう処のマスター回路としての役目をもつラッ
チ回路Ｘに、データを保持する処のスレーブ回路として
の役目をもつラッチ回路Ｙを接続し、すなわちラッチ回
路Ｘのデータ信号出力端子２１Ｘ〜２４Ｘをラッチ回路
Ｙのデータ信号入力端子１１Ｙ〜１４Ｙの各々に接続さ
せ、他方、ラッチ回路Ｙのデータ信号出力端子２１Ｙ及
び２２Ｙをラッチ回路Ｘのデータ信号入力端子１３Ｘ及
び１４Ｘの各々に、且つ、ラッチ回路Ｙのデータ信号出
力端子２３Ｙ及び２４Ｙをラッチ回路Ｘのデータ信号入
力端子１１Ｘ及び１２Ｘの各々に襷掛け状に接続させる
ことにより、今度は、データの取り込みを行なう処のマ
スター回路としての役目をもつラッチ回路Ｙに、データ
を保持する処のスレーブ回路としての役目をもつラッチ
回路Ｘを後続させた捩じれた環状の回路構成を有する。
【００７３】なお、ラッチ回路Ｙのデータ信号出力端子
３１Ｙ及び３２Ｙはインバータ１２１及び１２２を介し
てマスタースレーブ型Ｔフリップフロップ回路のデータ
信号出力端子１０３及び１０４に各々に接続する。
３１Ｙ及び３２Ｙはインバータ１２１及び１２２を介し
てマスタースレーブ型Ｔフリップフロップ回路のデータ
信号出力端子１０３及び１０４に各々に接続する。
【００７４】また、ラッチ回路ＹのＮＭＯＳトランジス
タ６２ＮＹ、６４ＮＹ、ＰＭＯＳトランジスタ７１Ｐ
Ｙ、及び７３ＰＹのゲートは互いに共通にクロック信号
端子４１に接続し、さらにラッチ回路ＸのＰＭＯＳトラ
ンジスタ６１ＰＹ、６３ＰＹ、ＮＭＯＳトランジスタ７
２ＮＹ、及び７４ＮＹのゲートにも共通にクロック信号
端子４１を接続してクロック信号φを供給し、他方、ラ
ッチ回路ＹのＰＭＯＳトランジスタ６１ＰＹ、６３Ｐ
Ｙ、ＮＭＯＳトランジスタ７２ＮＹ、及び７４ＮＹのゲ
ートは互いに共通にクロック信号端子５１に接続し、さ
らにラッチ回路ＸのＮＭＯＳトランジスタ６２ＮＹ、６
４ＮＹ、ＰＭＯＳトランジスタ７１ＰＹ、及び７３ＰＹ
のゲートにも共通にクロック信号端子５１を接続して反
転クロック信号＊φを供給する。
タ６２ＮＹ、６４ＮＹ、ＰＭＯＳトランジスタ７１Ｐ
Ｙ、及び７３ＰＹのゲートは互いに共通にクロック信号
端子４１に接続し、さらにラッチ回路ＸのＰＭＯＳトラ
ンジスタ６１ＰＹ、６３ＰＹ、ＮＭＯＳトランジスタ７
２ＮＹ、及び７４ＮＹのゲートにも共通にクロック信号
端子４１を接続してクロック信号φを供給し、他方、ラ
ッチ回路ＹのＰＭＯＳトランジスタ６１ＰＹ、６３Ｐ
Ｙ、ＮＭＯＳトランジスタ７２ＮＹ、及び７４ＮＹのゲ
ートは互いに共通にクロック信号端子５１に接続し、さ
らにラッチ回路ＸのＮＭＯＳトランジスタ６２ＮＹ、６
４ＮＹ、ＰＭＯＳトランジスタ７１ＰＹ、及び７３ＰＹ
のゲートにも共通にクロック信号端子５１を接続して反
転クロック信号＊φを供給する。
【００７５】次に、図７に示した回路の動作について図
８のタイミングチャートを参照して説明する。
８のタイミングチャートを参照して説明する。
【００７６】最初にクロック信号φが“０”、且つ、反
転クロック信号＊φが“１”で、入力データ信号Ｑ及び
＊Ｑが“０”及び“１”に各々なっているものとする。
この状態では、ラッチ回路Ｘが反転スルー状態、ラッチ
回路Ｙがラッチ状態となる。
転クロック信号＊φが“１”で、入力データ信号Ｑ及び
＊Ｑが“０”及び“１”に各々なっているものとする。
この状態では、ラッチ回路Ｘが反転スルー状態、ラッチ
回路Ｙがラッチ状態となる。
【００７７】次にクロック信号φを“１”且つ反転クロ
ック信号＊φを“０”に遷移させると、今度はラッチ回
路Ｘがラッチ状態、ラッチ回路Ｙが反転スルー状態とな
って、出力データ信号Ｑ及び＊Ｑには“１”及び“０”
が各々現れる。
ック信号＊φを“０”に遷移させると、今度はラッチ回
路Ｘがラッチ状態、ラッチ回路Ｙが反転スルー状態とな
って、出力データ信号Ｑ及び＊Ｑには“１”及び“０”
が各々現れる。
【００７８】続けて、クロック信号φを“０”且つ反転
クロック信号＊φを“１”に遷移させてラッチ回路Ｘが
反転スルー状態、ラッチ回路Ｙがラッチ状態とした後、
クロック信号φを“１”且つ反転クロック信号＊φを
“０”に遷移させると、またラッチ回路Ｘがラッチ状
態、ラッチ回路Ｙが反転スルー状態となると共に今度は
出力データ信号Ｑ及び＊Ｑには“０”及び“１”が各々
現れる。
クロック信号＊φを“１”に遷移させてラッチ回路Ｘが
反転スルー状態、ラッチ回路Ｙがラッチ状態とした後、
クロック信号φを“１”且つ反転クロック信号＊φを
“０”に遷移させると、またラッチ回路Ｘがラッチ状
態、ラッチ回路Ｙが反転スルー状態となると共に今度は
出力データ信号Ｑ及び＊Ｑには“０”及び“１”が各々
現れる。
【００７９】
【発明の効果】以上説明したように、本発明のラッチ回
路によれば、クロック信号にて制御しサンプリングのた
めの入力データ信号がスルー状態に在り、他方でホール
ディングのための双安定素子に反転データを書き込む演
算の過程において、電源間に設けられたスイッチ素子を
ＯＦＦ状態に置くことによって過渡的に電源間を流れる
貫通電流を阻止でき、消費電力を低減することができ
る、という効果を奏する。
路によれば、クロック信号にて制御しサンプリングのた
めの入力データ信号がスルー状態に在り、他方でホール
ディングのための双安定素子に反転データを書き込む演
算の過程において、電源間に設けられたスイッチ素子を
ＯＦＦ状態に置くことによって過渡的に電源間を流れる
貫通電流を阻止でき、消費電力を低減することができ
る、という効果を奏する。
【図１】本発明に係るラッチ回路の構成原理を説明する
ための図である。
ための図である。
【図２】図１の回路の動作を示すタイミングチャートで
ある。
ある。
【図３】本発明の第１実施例のラッチ回路の構成を示す
図である。
図である。
【図４】本発明の第２実施例のラッチ回路の構成を示す
図である。
図である。
【図５】本発明の第３実施例におけるマスタースレーブ
型Ｄフリップフロップ回路の構成を示す図である。
型Ｄフリップフロップ回路の構成を示す図である。
【図６】図５の回路の動作を示すタイミングチャートで
ある。
ある。
【図７】本発明の第４実施例におけるマスタースレーブ
型Ｔフリップフロップ回路の構成を示す図である。
型Ｔフリップフロップ回路の構成を示す図である。
【図８】図７の回路の動作を示すタイミングチャートで
ある。
ある。
【図９】本発明の第１実施例のラッチ回路、及び比較例
として図１０の従来のラッチ回路の消費電流値の過度時
間特性を示す図である。
として図１０の従来のラッチ回路の消費電流値の過度時
間特性を示す図である。
【図１０】従来のラッチ回路の構成を示す図である。
【図１１】図１０のラッチ回路の動作を示すタイミング
チャートである。
チャートである。
１１〜１４、１１Ｘ〜１４Ｘ、１１Ｙ〜１４Ｙ データ
信号入力端子 ２１〜２４、２１Ｘ〜２４Ｘ、２１Ｙ〜２４Ｙ データ
信号出力端子 ３１、３２、３１Ｘ、３２Ｘ、３１Ｙ、３２Ｙ データ
信号出力端子 ４１ クロック信号入力端子 ５１ 逆相クロック信号入力端子 ６１〜６４、７１〜７４ スイッチ素子 ６１Ｐ、６３Ｐ、７１Ｐ、７３Ｐ ＰＭＯＳトランジス
タ ６１ＰＸ、６３ＰＸ、７１ＰＸ、７３ＰＸ ＰＭＯＳト
ランジスタ ６１ＰＹ、６３ＰＹ、７１ＰＹ、７３ＰＹ ＰＭＯＳト
ランジスタ ６２Ｎ、６４Ｎ、７２Ｎ、７４Ｎ ＮＭＯＳトランジス
タ ６２ＮＸ、６４ＮＸ、７２ＮＸ、７４ＮＸ ＮＭＯＳト
ランジスタ ６２ＮＹ、６４ＮＹ、７２ＮＹ、７４ＮＹ ＮＭＯＳト
ランジスタ ６１Ｔ〜６４Ｔ、７１Ｔ〜７４Ｔ 伝送ゲート ８１、８３、８１Ｘ、８３Ｘ、８１Ｙ、８３Ｙ ＰＭＯ
Ｓトランジスタ ８２、８４、８２Ｘ、８４Ｘ、８２Ｙ、８４Ｙ ＮＭＯ
Ｓトランジスタ Ｘ、Ｙ ラッチ回路 １０１ データ信号入力端子 １０２、１０３、１０４ データ信号出力端子 １１１Ｐ ＰＭＯＳトランジスタ １１２Ｎ ＮＭＯＳトランジスタ １２１、１２２ インバータ １３１、１３２ ＣＭＯＳインバータ ９１１、９１２ データ信号入力端子 ９２１、９２２ データ信号出力端子 ９６１Ｔ、９６２Ｔ、９７１Ｔ、９７２Ｔ 伝送ゲート ９８１、９８３ ＰＭＯＳトランジスタ ９８２、９８４ ＰＭＯＳトランジスタ ９１ 高電位電源端子 ９２ 低電位電源端子 ９２Ｇ 接地端子
信号入力端子 ２１〜２４、２１Ｘ〜２４Ｘ、２１Ｙ〜２４Ｙ データ
信号出力端子 ３１、３２、３１Ｘ、３２Ｘ、３１Ｙ、３２Ｙ データ
信号出力端子 ４１ クロック信号入力端子 ５１ 逆相クロック信号入力端子 ６１〜６４、７１〜７４ スイッチ素子 ６１Ｐ、６３Ｐ、７１Ｐ、７３Ｐ ＰＭＯＳトランジス
タ ６１ＰＸ、６３ＰＸ、７１ＰＸ、７３ＰＸ ＰＭＯＳト
ランジスタ ６１ＰＹ、６３ＰＹ、７１ＰＹ、７３ＰＹ ＰＭＯＳト
ランジスタ ６２Ｎ、６４Ｎ、７２Ｎ、７４Ｎ ＮＭＯＳトランジス
タ ６２ＮＸ、６４ＮＸ、７２ＮＸ、７４ＮＸ ＮＭＯＳト
ランジスタ ６２ＮＹ、６４ＮＹ、７２ＮＹ、７４ＮＹ ＮＭＯＳト
ランジスタ ６１Ｔ〜６４Ｔ、７１Ｔ〜７４Ｔ 伝送ゲート ８１、８３、８１Ｘ、８３Ｘ、８１Ｙ、８３Ｙ ＰＭＯ
Ｓトランジスタ ８２、８４、８２Ｘ、８４Ｘ、８２Ｙ、８４Ｙ ＮＭＯ
Ｓトランジスタ Ｘ、Ｙ ラッチ回路 １０１ データ信号入力端子 １０２、１０３、１０４ データ信号出力端子 １１１Ｐ ＰＭＯＳトランジスタ １１２Ｎ ＮＭＯＳトランジスタ １２１、１２２ インバータ １３１、１３２ ＣＭＯＳインバータ ９１１、９１２ データ信号入力端子 ９２１、９２２ データ信号出力端子 ９６１Ｔ、９６２Ｔ、９７１Ｔ、９７２Ｔ 伝送ゲート ９８１、９８３ ＰＭＯＳトランジスタ ９８２、９８４ ＰＭＯＳトランジスタ ９１ 高電位電源端子 ９２ 低電位電源端子 ９２Ｇ 接地端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/356 G11C 11/412 H03K 3/037
Claims (4)
- 【請求項１】高電位電源と低電位電源間に直列に接続さ
れる、ＰＭＯＳトランジスタ、一対のスイッチ素子より
なるホールディング用スイッチ素子対、ＮＭＯＳトラン
ジスタを備えた、一対のクロックド・ＣＭＯＳインバー
タのうち、一方の前記クロックド・ＣＭＯＳインバータ
の前記ホールディング用スイッチ素子対の接続点が、他
方の前記クロックド・ＣＭＯＳインバータのＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのゲートに共通接続
され、他方の前記クロックド・ＣＭＯＳインバータの前
記ホールディング用スイッチ素子対の接続点が、一方の
前記クロックド・ＣＭＯＳインバータのＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのゲートに共通接続さ
れ、第１のデータ入力端子対の間に直列に接続されるサンプ
リング用スイッチ素子対のスイッチ素子の接続点が、一
方の前記クロックド・ＣＭＯＳインバータのＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのゲートに共通接続
され 、第２のデータ入力端子対の間に直列に接続されるサンプ
リング用スイッチ素子対のスイッチ素子の接続点が、他
方の前記クロックド・ＣＭＯＳインバータのＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのゲートに共通接続
され 、前記各クロックド・ＣＭＯＳインバータのＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタと前記ホールディン
グ用スイッチ素子対との接続点がそれぞれデータ出力端
子対とされ、 前記ホールディング用スイッチ素子対と、前記サンプリ
ング用スイッチ素子対のスイッチ素子がそれぞれ相補的
にオン・オフ制御される、 ことを特徴とするラッチ回
路。 - 【請求項２】第一のデータ信号入力端子対が第一のサン
プリング用スイッチ素子対の各々を介して第一の相補対
称な一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタのゲートに共通に接続され、 第二のデータ信号入力端子対が第二のサンプリング用ス
イッチ素子対の各々を介して第二の相補対称な一対のＰ
ＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート
に共通に接続され、 前記第一の相補対称な一対のＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタのソースは各々が高電位電源端子
及び低電位電源端子に接続され、ドレインは各々が第一
のデータ信号出力端子対の各々に接続され、 前記第二の相補対称な一対のＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタのソースは各々が前記高電位電源
端子及び低電位電源端子に接続され、ドレインは各々が
第二のデータ信号出力端子対の各々に接続され、 前記第一のデータ信号出力端子対が第一のホールディン
グ用スイッチ素子対の各々を介して前記第二の相補称な
一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
のゲートに共通に接続され、 前記第二のデータ信号出力端子対が第二のホールディン
グ用スイッチ素子対の各々を介して前記第一の相補称な
一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
のゲートに共通に接続されており、 前記第一のデータ信号入力端子対と第二のデータ信号入
力端子対とを相補的に制御し、 前記第一のデータ信号入力端子対を互いに補完的に制御
し、 前記第二のデータ信号入力端子対を互いに補完的に制御
し、 前記第一のサンプリング用スイッチ素子対及び第二のサ
ンプリング用スイッチ素子対と前記第一のホールディン
グ用スイッチ素子群及び第二のホールディング用スイッ
チ素子群とを互いに相補的に制御する、 ことを特徴とするラッチ回路。 - 【請求項３】前記第一の相補対称な一対のＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタが共通に接続された
ゲートが第三のデータ信号出力端子に接続され、 前記第二の相補対称な一対のＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタが共通に接続されたゲートが第四
のデータ信号出力端子に接続されている、 ことを特徴とする請求項２記載のラッチ回路。 - 【請求項４】前記第一のサンプリング用スイッチ素子
対、第二のサンプリング用スイッチ素子対、第一のホー
ルディング用スイッチ素子群、及び第二のホールディン
グ用スイッチ素子群が、ＭＯＳトランジスタで構成され
ている、ことを特徴とする請求項２又は３記載のラッチ
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09116417A JP3114649B2 (ja) | 1997-04-18 | 1997-04-18 | ラッチ回路 |
| US09/059,894 US6163189A (en) | 1997-04-18 | 1998-04-14 | Latch circuit capable of reducing slew current |
| DE69840639T DE69840639D1 (de) | 1997-04-18 | 1998-04-15 | Zur Verringerung des Querstroms fähige Verriegelungsschaltung |
| EP98106814A EP0872956B1 (en) | 1997-04-18 | 1998-04-15 | Latch circuit capable of reducing slew current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09116417A JP3114649B2 (ja) | 1997-04-18 | 1997-04-18 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294648A JPH10294648A (ja) | 1998-11-04 |
| JP3114649B2 true JP3114649B2 (ja) | 2000-12-04 |
Family
ID=14686570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09116417A Expired - Fee Related JP3114649B2 (ja) | 1997-04-18 | 1997-04-18 | ラッチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6163189A (ja) |
| EP (1) | EP0872956B1 (ja) |
| JP (1) | JP3114649B2 (ja) |
| DE (1) | DE69840639D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437625B1 (en) * | 2001-06-21 | 2002-08-20 | International Business Machines Corporation | Edge triggered latch with symmetrical paths from clock to data outputs |
| JP4680448B2 (ja) * | 2001-09-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 高速サンプリングレシーバー |
| US7362154B2 (en) * | 2006-05-18 | 2008-04-22 | International Business Machines Corporation | Radiation hardened latch |
| US7474134B2 (en) * | 2006-05-18 | 2009-01-06 | International Business Machines Corporation | Radiation hardened programmable phase frequency divider |
| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
| US8718574B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| US20110001536A1 (en) * | 2009-07-02 | 2011-01-06 | Macronix International Co., Ltd. | Static latch |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US8164361B2 (en) * | 2009-12-08 | 2012-04-24 | Qualcomm Incorporated | Low power complementary logic latch and RF divider |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
| US9825636B1 (en) * | 2016-10-20 | 2017-11-21 | Arm Limited | Apparatus and method for reduced latency signal synchronization |
| KR102588078B1 (ko) * | 2016-11-21 | 2023-10-13 | 엘지디스플레이 주식회사 | 표시장치 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506167A (en) * | 1982-05-26 | 1985-03-19 | Motorola, Inc. | High speed logic flip-flop latching arrangements including input and feedback pairs of transmission gates |
| US4569067A (en) * | 1983-08-04 | 1986-02-04 | Motorola, Inc. | Dual master shift register bit |
| JPS61196614A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | チヨツパ型比較器 |
| JPS6290031A (ja) * | 1985-10-15 | 1987-04-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH03219717A (ja) * | 1989-11-15 | 1991-09-27 | Nec Corp | 同期型ｒｓフリップフロップ回路 |
| JPH05268000A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | ラッチ回路 |
| US5408138A (en) * | 1993-10-04 | 1995-04-18 | Motorola, Inc. | Flip flop circuit and method therefor |
| JPH07131302A (ja) * | 1993-11-08 | 1995-05-19 | Nec Corp | レジスタ回路 |
| US5406143A (en) * | 1993-12-21 | 1995-04-11 | Vertex Semiconductor Corporation | GTL to CMOS level signal converter, method and apparatus |
| JPH0846495A (ja) * | 1994-07-29 | 1996-02-16 | Matsushita Electric Ind Co Ltd | チョッパ型コンパレータ |
| US5486777A (en) * | 1994-09-07 | 1996-01-23 | National Semiconductor Corporation | Low power differential receiver input circuit |
| US5612632A (en) * | 1994-11-29 | 1997-03-18 | Texas Instruments Incorporated | High speed flip-flop for gate array |
| KR0145852B1 (ko) * | 1995-04-14 | 1998-11-02 | 김광호 | 반도체메모리소자의 어드레스버퍼 |
| US5789956A (en) * | 1995-05-26 | 1998-08-04 | Texas Instruments Incorporated | Low power flip-flop |
-
1997
- 1997-04-18 JP JP09116417A patent/JP3114649B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-14 US US09/059,894 patent/US6163189A/en not_active Expired - Lifetime
- 1998-04-15 DE DE69840639T patent/DE69840639D1/de not_active Expired - Fee Related
- 1998-04-15 EP EP98106814A patent/EP0872956B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6163189A (en) | 2000-12-19 |
| DE69840639D1 (de) | 2009-04-23 |
| EP0872956B1 (en) | 2009-03-11 |
| EP0872956A2 (en) | 1998-10-21 |
| JPH10294648A (ja) | 1998-11-04 |
| EP0872956A3 (en) | 2000-02-23 |
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| Date | Code | Title | Description |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| LAPS | Cancellation because of no payment of annual fees |