JP3653170B2 - ラッチ回路およびフリップフロップ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路に関し、さらに詳しくは、データを保持するラッチ回路およびフリップフロップ回路に関するものである。
【0002】
【従来の技術】
図9は、IEICE TRANSACTIONS on Electronics, vol. E78-C ,No.12, December 1995, pp.1746-1753に記載されている従来のフリップフロップ回路の構成を示す回路図である。
【0003】
図9に示されるように、このフリップフロップ回路は、トランスミッションゲートTG1〜TG8と、インバータゲートINV1〜INV4と、第1のデータ入力端子DIと、第2のデータ入力端子DIBと、第1のクロック入力端子CKと、第2のクロック入力端子CKBと、第1のデータ出力端子DOと、第2のデータ出力端子DOBとを備える。ここで、各トランスミッションゲートTG1〜TG8は並列に接続された1組のPチャネルMOSトランジスタとNチャネルMOSトランジスタとから構成される。
【0004】
図10は、図9に示された各インバータゲートINV1〜INV4の構成を示す回路図である。図10に示されるように、このインバータゲートは、電源電圧ノードVDDと、データ入力端子INと、データ出力端子OUTと、電源電圧ノードVDDとデータ出力端子OUTとの間に接続されゲートがデータ入力端子INに接続されたPチャネルMOSトランジスタと、接地ノードと、接地ノードとデータ出力端子OUTとの間に接続されゲートがデータ入力端子INに接続されたNチャネルMOSトランジスタとを備える。
【0005】
このインバータゲートは、データ入力端子INに入力されたデータがインバータゲートの論理しきい値電圧(一般的には、電源電圧と接地電圧との中間電圧)以下であればハイレベル(電源電圧)のデータを、データ入力端子INに入力されたデータがインバータゲートの論理しきい値電圧以上であればローレベル(接地電圧)のデータをデータ出力端子OUTに出力する。
【0006】
次に、図9に示されたフリップフロップ回路の動作を図11のタイミング図を参照して説明する。
【0007】
時刻T1において、第1のデータ入力端子DIにハイレベルの信号を入力し、第2のデータ入力端子DIBにローレベルの信号を入力する。ここで、これら第1および第2のデータ入力端子DI,DIBに与えられる信号を第1のデータDATA1とする。このとき、第1のクロック入力端子CKにハイレベルの信号、第2のクロック入力端子CKBにローレベルの信号が供給されると、トランスミッションゲートTG1,TG2はオフし、トランスミッションゲートTG3〜TG6がオンする。また、トランスミッションゲートTG7,TG8はオフする。
【0008】
そして時刻T2で、第1のクロック入力端子CKに供給される信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すれば、トランスミッションゲートTG1,TG2がオンし、第1のデータ入力端子DIに供給されていたハイレベルの信号によりインバータゲートINV2の出力がローレベルになり、第2のデータ入力端子DIBに供給されていたローレベルの信号によりインバータゲートINV1の出力はハイレベルとなる。このときトランスミッションゲートTG3〜TG6はオフし、トランスミッションゲートTG7,TG8はオンする。
【0009】
また時刻T3で、第1のデータ入力端子DIに供給される信号がローレベルに変化し、第2のデータ入力端子DIBに供給される信号がハイレベルに変化する。ここで、これらの信号を第2のデータDATA2とする。また時刻T3では、同時に、第1のクロック入力端子CKに供給される信号がハイレベルに変化し、第2のクロック入力端子CKBに供給される信号がローレベルに変化する。これにより、第1のデータ入力端子DIと第2のデータ入力端子DIBに供給された第2のデータDATA2はトランスミッションゲートTG1,TG2がオフするため内部の回路と分離される。このときトランスミッションゲートTG3,TG4はオンし、インバータゲートINV2の出力であるローレベルの信号がトランスミッションゲートTG4を介してインバータゲートINV1に供給され、かつ、インバータゲートINV1の出力であるハイレベルの信号がトランスミッションゲートTG3を介してインバータゲートINV2に供給される。これにより、第1のデータ入力端子DIと第2のデータ入力端子DIBに供給されていた第1のデータDATA1は、インバータゲートINV1と、トランスミッションゲートTG3と、インバータゲートINV2と、トランスミッションゲートTG4とから構成される閉ループラッチ回路で保持される。またこのとき、トランスミッションゲートTG5,TG6もオンするため、インバータゲートINV4にはトランスミッションゲートTG5を介してインバータゲートINV1の出力信号が供給され、インバータゲートINV3にはトランスミッションゲートTG6を介してインバータゲートINV2の出力信号が供給される。
【0010】
したがって、時刻T3では、第1のデータ出力端子DOおよび第2のデータ出力端子DOBから第1のデータDATA1が出力されることとなる。
【0011】
さらに、時刻T4で、第1のクロック入力端子CKに供給される信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すると、トランスミッションゲートTG1,TG2がオンするため、トランスミッションゲートTG1,TG2を介してインバータゲートINV1の出力ノードはローレベルに、インバータゲートINV2の出力ノードはハイレベルとなる。すなわち、第2のデータDATA2が取込まれる。このときトランスミッションゲートTG3〜TG6はオフし、トランスミッションゲートTG7,TG8はオンする。したがって、第1および第2のデータ出力端子DO,DOBは第1のデータDATA1を出力し続けるとともに、第1のデータDATA1は、インバータゲートINV3と、トランスミッションゲートTG7と、インバータゲートINV4と、トランスミッションゲートTG8とから構成される閉ループラッチ回路で保持される。
【0012】
このように、図9に示されたフリップフロップ回路は、第1および第2のデータ入力端子DI,DIBに供給されたデータ信号を、第1および第2のクロック入力端子CK,CKBに供給されたクロック信号に同期して取込み、一時的に保持し、位相をずらすように第1および第2のデータ出力端子からデータを出力する機能を持つ。
【0013】
なお、上記説明では、第1のデータ入力端子DIに供給される信号がハイレベルからローレベルに変化し、第1のデータ入力端子DIに供給される信号の反転信号を入力する第2のデータ入力端子DIBにローレベルからハイレベルに変化する信号が供給された場合(時刻T1〜T5の動作)を説明したが、信号レベルの変化によらず、このフリップフロップ回路は時刻T5〜T7においても同様に動作する。
【0014】
図12は、従来のラッチ回路の構成を示す回路図である。なお、図9に示されたフリップフロップ回路はこのラッチ回路を直列に2段接続して構成されたものである。図12に示されるように、このラッチ回路はトランスミッションゲートTG1〜TG4と、インバータゲートINV1,INV2と、第1のデータ入力端子DIと、第2のデータ入力端子DIBと、第1のクロック入力端子CKと、第2のクロック入力端子CKBと、第1のデータ出力端子DOと、第2のデータ出力端子DOBとを備える。
【0015】
次に、上記ラッチ回路の動作を、図13のタイミング図を参照して説明する。時刻T1では、図13(a)に示されるように、第1のデータ入力端子DIにハイレベルの信号を供給し、第2のデータ入力端子DIBにはローレベルの信号を供給する。ここで、これら第1および第2のデータ入力端子DI,DIBに供給された信号を第1のデータDATA1とする。このとき、図13(b)に示されるように、第1のクロック入力端子CKにハイレベルの信号が供給され、第2のクロック入力端子CKBにローレベルの信号が供給されると、トランスミッションゲートTG1,TG2はオフし、トランスミッションゲートTG3,TG4がオンする。
【0016】
そして、図13(b)に示されるように、時刻T2で第1のクロック入力端子CKに供給される信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すると、トランスミッションゲートTG1,TG2がオンし、第1のデータ入力端子DIに供給されていたハイレベルの信号により、インバータゲートINV2の出力ノード、すなわち第2のデータ出力端子DOBがローレベルの電圧を有し、また、第2のデータ入力端子DIBに供給されていたローレベルの信号により、インバータゲートINV1の出力ノード、すなわち第1のデータ出力端子DOはハイレベルの電圧を有する。したがって、このときには、図13(c)に示されるように、第1および第2のデータ出力端子DO,DOBからは第1のデータDATA1が出力される。なお、このときトランスミッションゲートTG3,TG4はオフしている。
【0017】
そして、時刻T3で、図13(a)に示されるように、第1のデータ入力端子DIに供給される信号がローレベルに変化し、第2のデータ入力端子DIBに供給される信号がハイレベルに変化する。ここで、これらの第1および第2のデータ入力端子DI,DIBに供給される信号を第2のデータDATA2とする。また時刻T3では、図13(b)に示されるように、第1のクロック入力端子CKに供給される信号がハイレベルに変化し、第2のクロック入力端子CKBに供給される信号がローレベルに変化する。このため第1および第2のデータ入力端子DI,DIBに与えられた第2のデータDATA2はトランスミッションゲートTG1,TG2がオフしているため内部の回路と分離される。また時刻T3では、トランスミッションゲートTG3,TG4はオンする。したがって、インバータゲートINV2のローレベルの出力信号がトランスミッションゲートTG4を介してインバータゲートINV1に供給され、またインバータゲートINV1のハイレベルの出力信号がトランスミッションゲートTG3を介してインバータゲートINV2に供給される。これにより、第1および第2のデータ入力端子DI,DIBに供給されていた第1のデータDATA1は、インバータゲートINV1と、トランスミッションゲートTG3と、インバータゲートINV2と、トランスミッションゲートTG4とで構成される閉ループラッチ回路で保持され、第1のデータ出力端子DOと第2のデータ出力端子DOBとから出力され続ける。
【0018】
次に時刻T4で、第1のクロック入力端子CKに供給される信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すると、トランスミッションゲートTG1,TG2がオンし、インバータゲートINV1の出力ノードはローレベル、インバータゲートINV2の出力ノードはハイレベル、インバータゲートINV1の出力ノードはローレベルとなる。
【0019】
したがって、第1のデータ出力端子DOはローレベルの信号を出力し、第2のデータ出力端子DOBはハイレベルの信号を出力する。すなわち、第2のデータDATA2が出力される。
【0020】
以上のように、このラッチ回路は、第1および第2のデータ入力端子DI,DIBに供給されたデータ信号を、第1および第2のクロック入力端子CK,CKBに供給されるクロック信号に同期して取込み、位相をずらして第1および第2のデータ出力端子DO,DOBから出力する機能を持つ。また、上記説明では、第1のデータ入力端子DIに供給される信号がハイレベルからローレベルに変化し、第1のデータ入力端子DIに供給される信号の反転信号を入力する第2のデータ入力端子DIBにローレベルからハイレベルに変化する信号を供給した場合(時刻T1〜T4)を説明したが、時刻T4以降もこのラッチ回路は同様に動作する。
【0021】
また、上記のようなフリップフロップ回路とラッチ回路はともにデータ信号をクロック信号に同期して取込み、位相をずらして出力する機能を持つが、ラッチ回路ではフリップフロップ回路に比してデータ信号を出力する位相が、クロック信号の1/2周期だけずれる。
【0022】
図14は、図9に示されたフリップフロップ回路あるいは図12に示されたラッチ回路に供給されるクロック信号またはデータ信号をバッファリングする回路の構成を示す。図14に示されるように、この回路は信号入力端子CINと、信号入力端子CINに接続されたインバータゲートINV5と、インバータゲートINV5に接続された第2の出力端子CKOBと、インバータゲートINV5に接続されたインバータゲートINV6と、インバータゲートINV6に接続された第1の出力端子CKOとを備える。
【0023】
ここで、信号入力端子CINにハイレベルの信号が供給されたときには、第1の出力端子CKOからはインバータゲートINV5,INV6を介してハイレベルの信号が出力され、第2の出力端子CKOBからはインバータゲートINV5を介してローレベルの信号が出力される。
【0024】
また、信号入力端子CINにローレベルの信号が供給されたときは、第1の出力端子CKOからはローレベルの信号が出力され、第2の出力端子CKOBからはハイレベルの信号が出力される。
【0025】
このように、この回路は1つの入力信号に基づいて互いに反転論理の関係にある2つの信号を生成する。そして、図9に示されたフリップフロップ回路あるいは図12に示されたラッチ回路において、第1のデータ入力端子DI、第2のデータ入力端子DIBおよび第1のクロック入力端子CK、第2のクロック入力端子CKBにはそれぞれ、このバッファ回路で生成された信号が供給される。このバッファ回路をクロック信号に用いた場合には、その出力端子に、フリップフロップ回路の場合で4個のPチャネルMOSトランジスタと4個のNチャネルMOSトランジスタが、またラッチ回路の場合で2個のPチャネルMOSトランジスタと2個のNチャネルMOSトランジスタが接続されることになる。
【0026】
【発明が解決しようとする課題】
しかしながら、図9に示されたフリップフロップ回路は12個のPチャネルMOSトランジスタと12個のNチャネルMOSトランジスタとを備え、また、図12に示されたラッチ回路は6個のPチャネルMOSトランジスタと6個のNチャネルMOSトランジスタとを備えていたため、回路の占有面積が大きくなるという欠点があった。
【0027】
さらにクロック信号におけるバッファ回路の2つの出力端子には、上記のようにフリップフロップ回路の場合で4個のPチャネルMOSトランジスタと4個のNチャネルMOSトランジスタが接続されており、また、ラッチ回路の場合で2個のPチャネルMOSトランジスタと2個のNチャネルMOSトランジスタとが接続されていた。このため出力端子の負荷容量が大きく、負荷容量の充放電にクロック信号におけるバッファ回路が多大な電力を消費するという問題があった。
【0028】
本発明は、このような問題を解消するためになされたもので、必要とされる素子数および占有面積が削減され、かつ消費電力が低減されたラッチ回路およびフリップフロップ回路を提供することを目的とする。
【0029】
【課題を解決するための手段】
請求項1に係るラッチ回路は、共通ノードと、第1電源ノードと、共通ノードの電圧と第1電源ノードの電圧とを両動作電源電圧として動作する第1のインバータと、共通ノードの電圧と第1電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が第1のインバータの出力端に接続され、出力端が第1のインバータの入力端に接続された第2のインバータと、第1のデータ入力端子と、第1のデータ入力端子と第1のインバータの入力端子との間に接続され、ゲートには第1のクロック信号が供給される第1のトランジスタと、第2のデータ入力端子と、第2のデータ入力端子と第2のインバータの入力端子との間に接続され、ゲートには第1のクロック信号が供給される第2のトランジスタと、第2電源ノードと、共通ノードと第2電源ノードとの間に接続され、ゲートには第1のクロック信号と相補な第2のクロック信号が供給される第3のトランジスタと、第1のインバータの出力端に接続された第1のデータ出力端子と、第2のインバータの出力端に接続された第2のデータ出力端子とを備えるものである。
【0030】
請求項2に係るラッチ回路は、請求項1に記載のラッチ回路であって、第1から第3のトランジスタはいずれもNチャネルMOSトランジスタであって、第1電源ノードは電源電圧を有し、第2電源ノードは接地電圧を有するものである。
【0031】
請求項3に係るラッチ回路は、請求項1に記載のラッチ回路であって、第1から第3のトランジスタはいずれもPチャネルMOSトランジスタであって、第1電源ノードは接地電圧を有し、第2電源ノードは電源電圧を有するものである。
【0032】
請求項4に係るラッチ回路は、請求項1に記載のラッチ回路であって、第1から第3のトランジスタはいずれもゲートとバックゲートとが接続されるとともに、第1および第2のインバータに含まれたトランジスタの各々もゲートとバックゲートとが接続されたものである。
【0033】
請求項5に係るラッチ回路は、請求項1から4のいずれかに記載のラッチ回路であって、第1のクロック信号と第2のクロック信号とを生成する相補信号生成手段をさらに備えるものである。
【0034】
請求項6に係るフリップフロップ回路は、複数個カスケード接続されたラッチ回路を備え、各々のラッチ回路は、共通ノードと、第1電源ノードと、共通ノードの電圧と第1電源ノードの電圧とを両動作電源電圧として動作する第1のインバータと、共通ノードの電圧と第1電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が第1のインバータの出力端に接続され、出力端が第1のインバータの入力端に接続された第2のインバータと、第1のデータ入力端子と、第1のデータ入力端子と第1のインバータの入力端子との間に接続され、ゲートには第1のクロック信号が供給される第1のトランジスタと、第2のデータ入力端子と、第2のデータ入力端子と第2のインバータの入力端子との間に接続され、ゲートには第1のクロック信号が供給される第2のトランジスタと、第2電源ノードと、共通ノードと第2電源ノードとの間に接続され、ゲートには第1のクロック信号と相補な第2のクロック信号が供給される第3のトランジスタと、第1のインバータの出力端に接続された第1のデータ出力端子と、第2のインバータの出力端に接続された第2のデータ出力端子とを含み、隣接するラッチ回路の第1のクロック信号は相補信号とされるものである。
【0040】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0041】
[実施の形態1]
図1は、本発明の実施の形態1に係るフリップフロップ回路の構成を示す回路図である。
【0042】
図1に示されるように、このフリップフロップ回路は第1のデータ入力端子DIと、ノードN1と、第1のデータ入力端子DIとノードN1との間に接続されゲートには第2のクロック入力端子CKBに供給される信号(以下「クロック信号CKB」ともいう。)が供給されるNチャネルMOSトランジスタMN1と、電源電圧ノードVDDと、ノードN2と、電源電圧ノードVDDとノードN1との間に接続されゲートがノードN2に接続されたPチャネルMOSトランジスタMP1と、ノードN0と、ノードN0とノードN1との間に接続されゲートがノードN2に接続されたNチャネルMOSトランジスタMN3と、接地ノードGNDと、ノードN0と接地ノードGNDとの間に接続されゲートには第1のクロック入力端子CKに供給される信号(以下「クロック信号CK」ともいう。)が供給されるNチャネルMOSトランジスタMN5と、ノードN0とノードN2との間に接続されゲートがノードN1に接続されたNチャネルMOSトランジスタMN4と、ノードN2と電源電圧ノードVDDとの間に接続されゲートがノードN1に接続されたPチャネルMOSトランジスタMP2と、第2のデータ入力端子DIBと、第2のデータ入力端子DIBとノードN2との間に接続されゲートにはクロック信号CKBが供給されるNチャネルMOSトランジスタMN2と、ノードN3と、ノードN1とノードN3との間に接続されゲートにはクロック信号CKが供給されるNチャネルMOSトランジスタMN6と、ノードN4と、ノードN2とノードN4との間に接続されゲートにはクロック信号CKが供給されるNチャネルMOSトランジスタMN7と、ノードN3に接続された第1のデータ出力端子DOと、電源電圧ノードVDDとノードN3との間に接続されゲートがノードN4に接続されたPチャネルMOSトランジスタMP3と、ノードN10と、ノードN3とノードN10との間に接続されゲートがノードN4に接続されたNチャネルMOSトランジスタMN8と、接地ノードGNDとノードN10との間に接続されゲートにはクロック信号CKBが供給されるNチャネルMOSトランジスタMN10と、ノードN10とノードN4との間に接続されゲートがノードN3に接続されたNチャネルMOSトランジスタMN9と、ノードN4に接続された第2のデータ出力端子DOBと、ノードN4と電源電圧ノードVDDとの間に接続されゲートがノードN3に接続されたPチャネルMOSトランジスタMP4とを備える。
【0043】
次に、上記フリップフロップ回路の動作を図2のタイミング図を参照して説明する。
【0044】
時刻T1で、第1のデータ入力端子DIにハイレベル(電源電圧)の信号を供給し、第2のデータ入力端子DIBにはローレベル(接地電圧)の信号を供給する。
【0045】
ここで、これら第1および第2のデータ入力端子DI,DIBに供給される信号を第1のデータDATA1とする。このとき第1のクロック入力端子CKにハイレベルの信号、また第2のクロック入力端子CKBにローレベルの信号が供給されると、NチャネルMOSトランジスタMN1,MN2はオフし、NチャネルMOSトランジスタMN5〜MN7がオンする。また、NチャネルMOSトランジスタMN10はオフする。そして時刻T2で第1のクロック入力端子CKに供給される信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すれば、NチャネルMOSトランジスタMN1,MN2がオンする。したがって、NチャネルMOSトランジスタのしきい値電圧をVthnとすれば、ノードN1は電源電圧よりしきい値電圧Vthnだけ低い電圧になり、またノードN2はローレベルとなる。このときPチャネルMOSトランジスタMP1のゲート端子はノードN2に接続されているため、PチャネルMOSトランジスタMP1がオンしてPチャネルMOSトランジスタMP1のドレイン端子、すなわちノードN1は電源電圧レベルに昇圧される。一方、PチャネルMOSトランジスタMP2のゲート端子はノードN1に接続されているためオフする。したがってノードN2はローレベルに、ノードN1はハイレベルになる。このときNチャネルMOSトランジスタMN5〜MN7はオフし、NチャネルMOSトランジスタMN10はオンする。
【0046】
時刻T3で、図2(a)に示されるように、第1のデータ入力端子DIに供給される信号がローレベルに変化し、また第2のデータ入力端子DIBに供給される信号がハイレベルに変化する。ここで、これら第1および第2のデータ入力端子DI,DIBに供給される信号を第2のデータDATA2とする。また同時に、図2(b)に示されるように、第1のクロック入力端子CKに供給される信号がハイレベルに変化し、第2のクロック入力端子CKBに供給される信号がローレベルに変化すれば、第1および第2のデータ入力端子DI,DIBに供給された第2のデータDATA2は、NチャネルMOSトランジスタMN1,MN2がオフしているため内部の回路と分離される。このとき、NチャネルMOSトランジスタMN5はオンする。したがって、第1のデータDATA1は、PチャネルMOSトランジスタMP1とNチャネルMOSトランジスタMN3とからなるインバータゲートと、PチャネルMOSトランジスタMP2とNチャネルMOSトランジスタMN4とからなるインバータゲートとが接続された閉ループラッチ回路で保持される。
【0047】
またこのとき、NチャネルMOSトランジスタMN6,MN7はオンし、ノードN3は電源電圧よりNチャネルMOSトランジスタMN6のしきい値電圧だけ低い電圧に、ノードN4はローレベル(接地電圧)となる。このときPチャネルMOSトランジスタMP3のゲート端子はノードN4に接続されているため、PチャネルMOSトランジスタMP3がオンしてPチャネルMOSトランジスタMP3のドレイン端子、すなわちノードN3は電源電圧に昇圧される。なお、PチャネルMOSトランジスタMP4のゲート端子はノードN3に接続されているためオフしている。このため第1のデータ出力端子DOからはハイレベルの信号が出力され、第2のデータ出力端子DOBからはローレベルの信号が出力される。
【0048】
したがって、このときには第1のデータ出力端子DOおよび第2のデータ出力端子DOBを介して第1のデータDATA1が出力される。
【0049】
次に時刻T4で、第1のクロック入力端子CKに供給される信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すれば、NチャネルMOSトランジスタMN1,MN2がオンし、NチャネルMOSトランジスタMN1,MN2を介してノードN2は電源電圧よりNチャネルMOSトランジスタMN2のしきい値電圧だけ低い電圧に、ノードN1はローレベルになる。このときPチャネルMOSトランジスタMP2のゲート端子はノードN1に接続されているためPチャネルMOSトランジスタMP2がオンしてPチャネルMOSトランジスタMP2のドレイン端子、すなわちノードN2は電源電圧レベルに昇圧される。なお、PチャネルMOSトランジスタMP1のゲート端子はノードN2に接続されているためオフしている。これにより、第2のデータDATA2が取込まれる。また、NチャネルMOSトランジスタMN5〜MN7はオフし、NチャネルMOSトランジスタMN10はオンする。このときPチャネルMOSトランジスタMP3のゲート端子はノードN4に接続されているため、PチャネルMOSトランジスタMP3がオンしてPチャネルMOSトランジスタMP3のドレイン端子、すなわち第1のデータ出力端子DOはハイレベルとなる。また、PチャネルMOSトランジスタMP4のゲート端子はノードN3に接続されているためオフしている。このようにして、第1のデータ出力端子DOはハイレベルの信号を、第2のデータ出力端子DOBはローレベルの信号をそれぞれ出力し続け、PチャネルMOSトランジスタMP3とNチャネルMOSトランジスタMN8とからなるインバータゲートおよび、PチャネルMOSトランジスタMP4とNチャネルMOSトランジスタMN9とからなるインバータゲートで構成される閉ループラッチ回路で第1のデータDATA1が保持される。
【0050】
このようにして、このフリップフロップ回路は、第1および第2のデータ入力端子DI,DIBに供給されたデータ信号をクロック信号に同期して取込み、一時的に保持し、位相をずらして出力する機能を持つ。
【0051】
また、上記においては、第1のデータ入力端子DIに供給される信号はハイレベルからローレベルに変化し、第2のデータ入力端子DIBに供給される信号がローレベルからハイレベルに変化する場合を説明したが、時刻T4以降も同様に動作する。
【0052】
以上より、本実施の形態に係るフリップフロップ回路によれば、図9に示された従来のフリップフロップ回路に比べて必要な素子数を少なくし、かつ、占有面積を削減することができる。また、図14に示されたクロック信号をバッファリングする回路が駆動するトランジスタの数も削減され、このバッファ回路の消費電力も削減することができる。
【0053】
[実施の形態2]
図3は、本発明の実施の形態2に係るラッチ回路の構成を示す図である。図3に示されるように、このラッチ回路は図1に示されるフリップフロップ回路と同様な構成を有するが、第1のデータ出力端子DOがノードN1に接続され、第2のデータ出力端子DOBがノードN2に接続される点で相違するものである。
【0054】
次に、このラッチ回路の動作を、図4のタイミング図を参照して説明する。まず時刻T1で、第1のデータ入力端子DIにハイレベルの信号を入力し、第2のデータ入力端子DIBにローレベルの信号を入力する。ここでこれら第1および第2のデータ入力端子DI,DIBに供給される信号を第1のデータDATA1とする。このとき、第1のクロック入力端子CKにハイレベルの信号を供給し、第2のクロック入力端子CKBにローレベルの信号を供給すると、NチャネルMOSトランジスタMN1,MN2はオフし、NチャネルMOSトランジスタMN5がオンする。
【0055】
そして、時刻T2で、第1のクロック入力端子CKに供給される信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すると、NチャネルMOSトランジスタMN1,MN2がオンする。したがって、NチャネルMOSトランジスタMN1のしきい値電圧をVthnとすれば、第1のデータ出力端子DOは電源電圧よりしきい値電圧Vthnだけ低い電圧となり、また第2のデータ出力端子DOBはローレベルとなる。このときPチャネルMOSトランジスタMP1のゲート端子は第2のデータ出力端子DOBに接続されているため、PチャネルMOSトランジスタMP1がオンしてPチャネルMOSトランジスタMP1のドレイン端子、すなわち第1のデータ出力端子DOは電源電圧レベルに昇圧される。このようにして、第1および第2のデータ出力端子DO,DOBから、図4(c)に示されるように、第1のデータDATA1が出力される。
【0056】
時刻T3では、図4(a)に示されるように、第1のデータ入力端子DIに供給される信号がローレベルに変化し、第2のデータ入力端子DIBに供給される信号がハイレベルに変化する。ここで、これら第1および第2のデータ入力端子に供給される信号を第2のデータDATA2とする。また同時に、第1のクロック入力端子CKに供給される信号がハイレベルに変化し、第2のクロック入力端子CKBに供給される信号がローレベルに変化すると、第1および第2のデータ入力端子DI,DIBに供給された第2のデータDATA2はNチャネルMOSトランジスタMN1,MN2がオフしているため、第1および第2のデータ出力端子DO,DOBと分離される。なお、このときNチャネルMOSトランジスタMN5はオンする。したがって、第1のデータDATA1はPチャネルMOSトランジスタMP1とNチャネルMOSトランジスタMN3とからなるインバータゲートとPチャネルMOSトランジスタMP2とNチャネルMOSトランジスタMN4とからなるインバータゲートとが接続された閉ループラッチ回路で保持される。
次に、時刻T4で、第1のクロック入力端子CKに供給されている信号がローレベルに変化し、第2のクロック入力端子CKBに供給される信号がハイレベルに変化すれば、NチャネルMOSトランジスタMN1,MN2がオンし、第2のデータ出力端子DOBは電源電圧よりNチャネルMOSトランジスタMN2のしきい値電圧だけ低い電圧となり、第1のデータ出力端子DOはローレベルとなる。このとき、PチャネルMOSトランジスタMP2のゲート端子はノードN1に接続されているため、PチャネルMOSトランジスタMP2がオンし、PチャネルMOSトランジスタMP2のドレイン端子、すなわち第2のデータ出力端子DOBはハイレベル(電源電圧)に昇圧される。なお、PチャネルMOSトランジスタMP1のゲート端子はノードN2に接続されているためオフする。このようにして、第1のデータ出力端子DOはローレベルの信号、第2のデータ出力端子DOBはハイレベルの信号をそれぞれ出力し、第2のデータDATA2が出力される。
【0057】
このように、本実施の形態に係るラッチ回路は、第1および第2のデータ入力端子DI,DIBに供給されたデータ信号を第1および第2のクロック入力端子CK,CKBに供給されたクロック信号に同期して取込み、一時的に保持し、位相をずらして出力する機能を持つ。
【0058】
また、上記においては第1のデータ入力端子DIに供給される信号がハイレベルからローレベルに変化し、第2のデータ入力端子DIBに供給される信号がローレベルからハイレベルに変化する時刻T1〜T4の動作を説明したが、時刻T4以降も同様に動作する。
【0059】
以上より、本実施の形態に係るラッチ回路は、図12に示される従来のラッチ回路に比べて必要な素子数が少なく、占有面積を削減することができる。また、図14に示されたクロック信号をバッファリングする回路(クロックドライバ)が駆動するトランジスタの数も削減され、このクロックドライバの消費電力も削減することができる。
【0060】
[実施の形態3]
図5は、本発明の実施の形態3に係るフリップフロップ回路の構成を示す回路図である。図5に示されるように、このフリップフロップ回路は図1に示される実施の形態1に係るフリップフロップ回路と同様な構成を有するが、フリップフロップ回路を構成するすべてのトランジスタにおいてゲート端子とバックゲート端子とが接続される点で相違するものである。なお、実施の形態1に係るフリップフロップ回路を構成するPチャネルMOSトランジスタMP1〜MP4のバックゲート端子は電源電圧ノードに、NチャネルMOSトランジスタMN1〜MN10のバックゲート端子は接地電圧ノードにそれぞれ接続される。
【0061】
以上より、本実施の形態に係るフリップフロップ回路によれば、構成要素たる各トランジスタのしきい値電圧は小さくなるため、駆動力が増加し高速に動作する。
【0062】
なお、回路動作は、実施の形態1に係るフリップフロップ回路の動作と同様である。
【0063】
[実施の形態4]
図6は、本発明の実施の形態4に係るフリップフロップ回路の構成を示す回路図である。図6に示されるように、このフリップフロップ回路は実施の形態1に係るフリップフロップ回路と同様な構成を有するが、すべての極性が反転されている点で相違するものである。
【0064】
すなわち、NチャネルMOSトランジスタの代わりにPチャネルMOSトランジスタが使用され、PチャネルMOSトランジスタの代わりにNチャネルMOSトランジスタが使用される。また、接地ノードと電源電圧ノードとが入れ替えられたものでもある。ここで、各トランジスタのゲートに供給されるクロック信号はそのレベルが反転されたものである。
【0065】
このような構成を有する本実施の形態に係るフリップフロップ回路においても、実施の形態1に係るフリップフロップ回路と同様の動作を実現することができる。
【0066】
なお、フリップフロップ回路を2つ使用する場合には、実施の形態1に係るフリップフロップ回路と本実施の形態に係るフリップフロップ回路とを組合せて使用すれば、必要とされるNチャネルMOSトランジスタとPチャネルMOSトランジスタの数のバランスが良くなり、効率的なレイアウトができる。以下、このことをより具体的に説明する。
【0067】
図7は、図1に示された実施の形態1に係るフリップフロップ回路のレイアウトを示す図である。図7に示されるように、このフリップフロップ回路はセル4上に形成され、セル4は、電源電圧ノードVDDと、接地電圧ノードGNDと、電源電圧ノードVDDに接続され4個のPチャネルMOSトランジスタを含むPMOS領域5と、接地電圧ノードGNDに接続され10個のNチャネルMOSトランジスタを含むNMOS領域7とを備える。
【0068】
一方、実施の形態4に係るフリップフロップ回路は、10個のPチャネルMOSトランジスタと、4個のNチャネルMOSトランジスタとを備えるため、実施の形態1に係るフリップフロップ回路とは逆にPMOS領域がNMOS領域に比べて広くなる。
【0069】
図8は、実施の形態1に係るフリップフロップ回路と実施の形態4に係るフリップフロップ回路とを組合せた回路のレイアウトを示す図である。図8において、実施の形態1に係るフリップフロップ回路は、電源電圧ノードVDDと、第1PMOS領域9と、第1NMOS領域11と、接地電圧ノードGNDとから構成され、実施の形態4に係るフリップフロップ回路は、電源電圧ノードVDDと、第2PMOS領域13と、第2NMOS領域15と、接地電圧ノードGNDとから構成される。
【0070】
このように、図7に示された実施の形態1に係るフリップフロップ回路だけをカスケード接続する場合より、実施の形態1に係るフリップフロップ回路と実施の形態4に係るフリップフロップ回路とを組合せて使用する場合の方が、セル8の面積を削減でき効率的なレイアウトを実現することができる。
【0071】
【発明の効果】
請求項1から3に係るラッチ回路によれば、必要な素子数および占有面積を低減することができる。
【0072】
請求項4に係るラッチ回路によれば、さらに動作の高速化を図ることができる。
【0073】
請求項5に係るラッチ回路によれば、相補信号生成手段の消費電力を低減することができる。
【0074】
請求項6に係るフリップフロップ回路によれば、必要な素子数および占有面積を低減することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係るフリップフロップ回路の構成を示す回路図である。
【図2】 図1に示されたフリップフロップ回路の動作を示すタイミング図である。
【図3】 本発明の実施の形態2に係るラッチ回路の構成を示す回路図である。
【図4】 図3に示されたラッチ回路の動作を示すタイミング図である。
【図5】 本発明の実施の形態3に係るフリップフロップ回路の構成を示す回路図である。
【図6】 本発明の実施の形態4に係るフリップフロップ回路の構成を示す回路図である。
【図7】 図1に示されたフリップフロップ回路のレイアウトを示す図である。
【図8】 図1に示されたフリップフロップ回路と図6に示されたフリップフロップ回路とを組合せた回路のレイアウトを示す図である。
【図9】 従来のフリップフロップ回路の構成を示す回路図である。
【図10】 図9に示されたインバータゲートの構成を示す回路図である。
【図11】 図9に示されたフリップフロップ回路の動作を示すタイミング図である。
【図12】 従来のラッチ回路の構成を示す回路図である。
【図13】 図12に示されたラッチ回路の動作を示すタイミング図である。
【図14】 従来のバッファ回路の構成を示す回路図である。
【符号の説明】
DI,D 第1のデータ入力端子、DIB,DB 第2のデータ入力端子、DO,Q 第1のデータ出力端子、DOB,QB 第2のデータ出力端子、MN1〜MN14 NチャネルMOSトランジスタ、MP1〜MP14 PチャネルMOSトランジスタ、VDD 電源電圧ノード、GND 接地電圧ノード、N0,N10 ノード。
Claims (6)
- 共通ノードと、
第1電源ノードと、
前記共通ノードの電圧と前記第1電源ノードの電圧とを両動作電源電圧として動作する第1のインバータと、
前記共通ノードの電圧と前記第1電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が前記第1のインバータの出力端に接続され、出力端が前記第1のインバータの入力端に接続された第2のインバータと、
第1のデータ入力端子と、
前記第1のデータ入力端子と前記第1のインバータの入力端子との間に接続され、ゲートには第1のクロック信号が供給される第1のトランジスタと、
第2のデータ入力端子と、
前記第2のデータ入力端子と前記第2のインバータの入力端子との間に接続され、ゲートには前記第1のクロック信号が供給される第2のトランジスタと、
第2電源ノードと、
前記共通ノードと前記第2電源ノードとの間に接続され、ゲートには前記第1のクロック信号と相補な第2のクロック信号が供給される第3のトランジスタと、
前記第1のインバータの出力端に接続された第1のデータ出力端子と、
前記第2のインバータの出力端に接続された第2のデータ出力端子とを備えた、ラッチ回路。 - 前記第1から第3のトランジスタはいずれもNチャネルMOSトランジスタであって、前記第1電源ノードは電源電圧を有し、前記第2電源ノードは接地電圧を有する、請求項1に記載のラッチ回路。
- 前記第1から第3のトランジスタはいずれもPチャネルMOSトランジスタであって、前記第1電源ノードは接地電圧を有し、前記第2電源ノードは電源電圧を有する、請求項1に記載のラッチ回路。
- 前記第1から第3のトランジスタはいずれもゲートとバックゲートとが接続されるとともに、前記第1および第2のインバータに含まれたトランジスタの各々もゲートとバックゲートとが接続された、請求項1に記載のラッチ回路。
- 前記第1のクロック信号と前記第2のクロック信号とを生成する相補信号生成手段をさらに備えた、請求項1から4のいずれかに記載のラッチ回路。
- 複数個カスケード接続されたラッチ回路を備え、
各々の前記ラッチ回路は、
共通ノードと、
第1電源ノードと、
前記共通ノードの電圧と前記第1電源ノードの電圧とを両動作電源電圧として動作する第1のインバータと、
前記共通ノードの電圧と前記第1電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が前記第1のインバータの出力端に接続され、出力端が前記第1のインバータの入力端に接続された第2のインバータと、
第1のデータ入力端子と、
前記第1のデータ入力端子と前記第1のインバータの入力端子との間に接続され、ゲートには第1のクロック信号が供給される第1のトランジスタと、
第2のデータ入力端子と、
前記第2のデータ入力端子と前記第2のインバータの入力端子との間に接続され、ゲートには前記第1のクロック信号が供給される第2のトランジスタと、
第2電源ノードと、
前記共通ノードと前記第2電源ノードとの間に接続され、ゲートには前記第1のクロック信号と相補な第2のクロック信号が供給される第3のトランジスタと、
前記第1のインバータの出力端に接続された第1のデータ出力端子と、
前記第2のインバータの出力端に接続された第2のデータ出力端子とを含み、
隣接する前記ラッチ回路の前記第1のクロック信号は相補信号とされる、フリップフロップ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01421798A JP3653170B2 (ja) | 1998-01-27 | 1998-01-27 | ラッチ回路およびフリップフロップ回路 |
US09/130,607 US5994935A (en) | 1998-01-27 | 1998-08-07 | Latch circuit and flip-flop circuit reduced in power consumption |
KR1019980043532A KR100292964B1 (ko) | 1998-01-27 | 1998-10-17 | 필요한 소자수가 감소되고 소비 전력이 절감되는 래치 회로 및플립플롭 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01421798A JP3653170B2 (ja) | 1998-01-27 | 1998-01-27 | ラッチ回路およびフリップフロップ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11214961A JPH11214961A (ja) | 1999-08-06 |
JP3653170B2 true JP3653170B2 (ja) | 2005-05-25 |
Family
ID=11854927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01421798A Expired - Lifetime JP3653170B2 (ja) | 1998-01-27 | 1998-01-27 | ラッチ回路およびフリップフロップ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5994935A (ja) |
JP (1) | JP3653170B2 (ja) |
KR (1) | KR100292964B1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW382855B (en) * | 1998-07-29 | 2000-02-21 | Integrated Technology Express | State machine with dynamic interception clock function |
JP3632151B2 (ja) * | 2000-06-06 | 2005-03-23 | 日本電信電話株式会社 | 断熱充電レジスタ回路 |
KR100391825B1 (ko) * | 2001-03-12 | 2003-07-16 | 주식회사 케이이씨 | 고속 리셋기능을 갖는 플립플롭 회로 및 플립플롭 회로의 리셋방법 |
EP1331736A1 (en) * | 2002-01-29 | 2003-07-30 | Texas Instruments France | Flip-flop with reduced leakage current |
KR100468749B1 (ko) * | 2002-07-12 | 2005-01-29 | 삼성전자주식회사 | 고속 동작을 위한 플립플롭 |
US6741111B1 (en) | 2003-04-21 | 2004-05-25 | Pericom Semiconductor Corp. | Data register for buffering double-data-rate DRAMs with reduced data-input-path power consumption |
JP2006224318A (ja) * | 2005-02-15 | 2006-08-31 | Brother Ind Ltd | インクジェット記録装置 |
KR100776750B1 (ko) * | 2006-06-08 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 기준전압 발생장치 및 방법 |
CN101241247B (zh) * | 2007-02-09 | 2010-05-26 | 群康科技(深圳)有限公司 | 移位寄存器及液晶显示装置 |
US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
JP2009211732A (ja) * | 2008-02-29 | 2009-09-17 | Eastman Kodak Co | シフトレジスタ回路および表示装置 |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
US8718574B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
US8791740B2 (en) * | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
US8164361B2 (en) * | 2009-12-08 | 2012-04-24 | Qualcomm Incorporated | Low power complementary logic latch and RF divider |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
JP6273112B2 (ja) * | 2012-09-11 | 2018-01-31 | 株式会社半導体エネルギー研究所 | フリップフロップ回路および半導体装置 |
KR102341741B1 (ko) * | 2014-10-10 | 2021-12-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01248820A (ja) * | 1988-03-30 | 1989-10-04 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
US5391935A (en) * | 1993-07-22 | 1995-02-21 | International Business Machines Corporation | Assertive latching flip-flop |
US5789956A (en) * | 1995-05-26 | 1998-08-04 | Texas Instruments Incorporated | Low power flip-flop |
-
1998
- 1998-01-27 JP JP01421798A patent/JP3653170B2/ja not_active Expired - Lifetime
- 1998-08-07 US US09/130,607 patent/US5994935A/en not_active Expired - Lifetime
- 1998-10-17 KR KR1019980043532A patent/KR100292964B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5994935A (en) | 1999-11-30 |
KR100292964B1 (ko) | 2001-06-15 |
KR19990066790A (ko) | 1999-08-16 |
JPH11214961A (ja) | 1999-08-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040802 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050225 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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