JPH04152711A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
- Publication number
- JPH04152711A JPH04152711A JP27716990A JP27716990A JPH04152711A JP H04152711 A JPH04152711 A JP H04152711A JP 27716990 A JP27716990 A JP 27716990A JP 27716990 A JP27716990 A JP 27716990A JP H04152711 A JPH04152711 A JP H04152711A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- inverting circuit
- circuit
- inverting
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 abstract description 21
- 238000007599 discharging Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000000644 propagated effect Effects 0.000 description 2
- 241000932822 Tinaroo virus Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、位相同期ループ等で用いる電圧制御発振回路
に関し、特に、半導体集積回路に適した電圧制御発振回
路に関する。
に関し、特に、半導体集積回路に適した電圧制御発振回
路に関する。
従来の技術
従来の発振回路としては、第3(a)図に示すようなイ
ンバータが奇数段接続されたリングオシレータが知られ
ている。この従来の回路では、反転回路31が第3(a
)図に示すようなPチャネルトランジスタ34、Nチャ
ネルトランジスタ35と電源端子の間に電圧制御を流源
36を有し、反転回路31の出力端子にタイミング容量
37とインバータ32の入力端子が接続され、インバー
タ32の出力端子にインバータ33の入力端子が接続さ
れ、インバータ33の出力端子に反転回路31の入力端
子が接続され、インバータ33の出力端子から信号を取
り出す構成となっている。
ンバータが奇数段接続されたリングオシレータが知られ
ている。この従来の回路では、反転回路31が第3(a
)図に示すようなPチャネルトランジスタ34、Nチャ
ネルトランジスタ35と電源端子の間に電圧制御を流源
36を有し、反転回路31の出力端子にタイミング容量
37とインバータ32の入力端子が接続され、インバー
タ32の出力端子にインバータ33の入力端子が接続さ
れ、インバータ33の出力端子に反転回路31の入力端
子が接続され、インバータ33の出力端子から信号を取
り出す構成となっている。
また第3図(a)に示した従来回路の動作原理は、第3
図(b)に示す信号波形区のように、反転回路31の入
力信号が時刻T1の時OVであったとすると反転回路3
1の出力端子はタイミング容量37を充電しながら上昇
する0反転回路31の出力が論理閾値をこえるとインバ
ータ32の出力は反転してOvとなり、インバータ33
の出力は電源電圧をVDDとするとVDDとなる。ここ
でインバータ33の出力が論理閾値をこえると、反転回
路31の出力は反転し、タイミング容量37を急速に放
電する。反転回路31の出力が論理閾値をこえるとイン
バータ32の出力は反転しVDDとなり、インバータ3
3の出力は0■となる。ここでインバータ33の出力が
論理閾値をこえると反転回路31の出力は再び反転し、
タイミング容量37を充電しながら上昇し始める。
図(b)に示す信号波形区のように、反転回路31の入
力信号が時刻T1の時OVであったとすると反転回路3
1の出力端子はタイミング容量37を充電しながら上昇
する0反転回路31の出力が論理閾値をこえるとインバ
ータ32の出力は反転してOvとなり、インバータ33
の出力は電源電圧をVDDとするとVDDとなる。ここ
でインバータ33の出力が論理閾値をこえると、反転回
路31の出力は反転し、タイミング容量37を急速に放
電する。反転回路31の出力が論理閾値をこえるとイン
バータ32の出力は反転しVDDとなり、インバータ3
3の出力は0■となる。ここでインバータ33の出力が
論理閾値をこえると反転回路31の出力は再び反転し、
タイミング容量37を充電しながら上昇し始める。
このように、従来例に示した回路は発振回路として動作
する。この時タイミング容量37を放電する時間とイン
バータ32.33の遅延時間が十分率さいとすると、発
振周波数はタイミング容量37を充電する時間で決まる
。充電する時間は定電流源から流れる電流値とタイミン
グ容量37の容量値の積に反比例するので、周波数制御
端子に印加される電圧により電流値が変わり、発振周波
数を変えることができる。
する。この時タイミング容量37を放電する時間とイン
バータ32.33の遅延時間が十分率さいとすると、発
振周波数はタイミング容量37を充電する時間で決まる
。充電する時間は定電流源から流れる電流値とタイミン
グ容量37の容量値の積に反比例するので、周波数制御
端子に印加される電圧により電流値が変わり、発振周波
数を変えることができる。
発明が解決しようとする課題
上述した従来の電圧制御回路では、反転回路31の論理
閾値VアINVIは電流源の電流値をI。、Nチャネル
MOSトランジスタの閾値をV?N 、)ランジスタ利
得係数をβ9とし、NチャネルMOS トランジスタ2
のゲート幅をIIIN、チャネル長をLNとすると、V
丁INVI = ((LN/WN)X (IO/β
N))”2+VTN ・=(1)となり、論理閾値V
TINV、がI。依存性を有するが、インバータ32.
33については、論理閾値が依存性がないために、電流
I。が大きくなると論理閾値VTINVIのずれは大き
くなる。また電流10が大きくなると周波数が高くなり
、振幅が小さくなるので発振しなくなるという欠点があ
る。
閾値VアINVIは電流源の電流値をI。、Nチャネル
MOSトランジスタの閾値をV?N 、)ランジスタ利
得係数をβ9とし、NチャネルMOS トランジスタ2
のゲート幅をIIIN、チャネル長をLNとすると、V
丁INVI = ((LN/WN)X (IO/β
N))”2+VTN ・=(1)となり、論理閾値V
TINV、がI。依存性を有するが、インバータ32.
33については、論理閾値が依存性がないために、電流
I。が大きくなると論理閾値VTINVIのずれは大き
くなる。また電流10が大きくなると周波数が高くなり
、振幅が小さくなるので発振しなくなるという欠点があ
る。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、安定した発振動作を可能とした新規な電圧制
御発振回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、安定した発振動作を可能とした新規な電圧制
御発振回路を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る電圧制御発振回
路は、第1のMOSトランジスタのドレイン端子を第2
のMOSトランジスタのドレイン端子を接続して出力端
子とし、前記第1のMOS )−ランジスタのゲート端
子を該第2のMOSトランジスタのゲート端子と接続し
て入力端子とし、前記第1のMOSトランジスタのソー
ス端子を第3のMOS トランジスタのドレイン端子と
接続し、該第3のMOS )ランジスタのゲート端子を
制御入力端子とし、前記第3のMOS )ランジスタの
ソース端子を第1の電源に接続し、前記第2のMOSト
ランジスタのソース端子を第2の電源に接続して形成さ
れた反転回路を直列に奇数個接続し、最終段の反転回路
の出力端子を第1番目の反転回路の入力端子に接続し、
これらの反転回路の制御端子を周波数制御信号端子に接
続して構成される。
路は、第1のMOSトランジスタのドレイン端子を第2
のMOSトランジスタのドレイン端子を接続して出力端
子とし、前記第1のMOS )−ランジスタのゲート端
子を該第2のMOSトランジスタのゲート端子と接続し
て入力端子とし、前記第1のMOSトランジスタのソー
ス端子を第3のMOS トランジスタのドレイン端子と
接続し、該第3のMOS )ランジスタのゲート端子を
制御入力端子とし、前記第3のMOS )ランジスタの
ソース端子を第1の電源に接続し、前記第2のMOSト
ランジスタのソース端子を第2の電源に接続して形成さ
れた反転回路を直列に奇数個接続し、最終段の反転回路
の出力端子を第1番目の反転回路の入力端子に接続し、
これらの反転回路の制御端子を周波数制御信号端子に接
続して構成される。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第1図(a) 、(b)は本発明による第1の実施例を
示す回路ブロック構成図である。
示す回路ブロック構成図である。
第1図(a) 、 (b)を参照するに、第1図(a)
は反転回路1の回路構成図であり、反転回路1は、Pチ
ャネルMO5)ランジスタ11.13.Nチャネル)4
0S)ランジスタ12によって構成され、PチャネルM
O5トランジスタ11のドレイン端子はNチャネルMO
S )ランジスタ12のドレインと接続され、反転回路
1の出力となり、ゲート端子はNチャネルMOSトラン
ジスタ12のゲート端子と接続されて反転回路1の入力
端子となり、ソース端子はPチャネルMOSトランジス
タ13のドレイン端子に接続されている。PチャネルM
OSトランジスタ13のゲート端子は制御端子となり、
ソース端子は電源に接続され、NチャネルMOSトラン
ジスタ12のソース端子は接地されている。
は反転回路1の回路構成図であり、反転回路1は、Pチ
ャネルMO5)ランジスタ11.13.Nチャネル)4
0S)ランジスタ12によって構成され、PチャネルM
O5トランジスタ11のドレイン端子はNチャネルMO
S )ランジスタ12のドレインと接続され、反転回路
1の出力となり、ゲート端子はNチャネルMOSトラン
ジスタ12のゲート端子と接続されて反転回路1の入力
端子となり、ソース端子はPチャネルMOSトランジス
タ13のドレイン端子に接続されている。PチャネルM
OSトランジスタ13のゲート端子は制御端子となり、
ソース端子は電源に接続され、NチャネルMOSトラン
ジスタ12のソース端子は接地されている。
第1図(b)において、反転回路2.3は反転回路1と
同じ構成である0反転回路1の出力端子102に第2の
端子が接地されたタイミング容量4の第1の端子と反転
回路2の入力端子101が接続され、反転回路2の出力
端子102が反転回路3の入力端子101に接続され反
転回路3の出力端子102は、反転回路1の入力端子1
01と出力端子5に接続され出力端子5から出力信号が
取り出され、反転回路1.2.3の制御端子103は周
波数制御端子6に接続される構成となっている。
同じ構成である0反転回路1の出力端子102に第2の
端子が接地されたタイミング容量4の第1の端子と反転
回路2の入力端子101が接続され、反転回路2の出力
端子102が反転回路3の入力端子101に接続され反
転回路3の出力端子102は、反転回路1の入力端子1
01と出力端子5に接続され出力端子5から出力信号が
取り出され、反転回路1.2.3の制御端子103は周
波数制御端子6に接続される構成となっている。
続いて本発明による第1の実施例の動作原理について説
明する。基本動作原理は、従来例に示したリングオシレ
ータと同様である。第1図(C)に示す信号波形図のよ
うに、反転回路1の入力信号が時刻T1の時OVであっ
たとすると、通常反転回路1の論理閾値は電源電圧をV
DDとするとVDD/2に設定されるので、反転回路1
の出力はタイミング容量4を充電しながら反転してVD
Dとなる。さらに反転回路1の出力は反転回路2.3と
伝達され、時刻T2には反転回路1の入力端子がVDD
となる。すると反転回路1の出力端子はタイミング容量
4を急速に放電しなから0■となり、反転回路2.3と
伝搬し時刻T3に再度反転回路1の入力端子に伝搬され
るときには、再び0■となり、発振回路として動作する
0反転回路2.3の遅延時間がタイミング容量4を充電
する時間に較べて十分小さいとすると、発振周波数はタ
イミング容量4を充放電する時間で決定される。タイミ
ング容量4を充電する時間は電流源である反転回路1の
PチャネルMOS )ランジスタ13から流れでる電流
に反比例する。周波数制御端子6に印加される電圧によ
り電流源トランジスタ13から流れでる電流は変わるの
で電圧により発振周波数を制御することができる。
明する。基本動作原理は、従来例に示したリングオシレ
ータと同様である。第1図(C)に示す信号波形図のよ
うに、反転回路1の入力信号が時刻T1の時OVであっ
たとすると、通常反転回路1の論理閾値は電源電圧をV
DDとするとVDD/2に設定されるので、反転回路1
の出力はタイミング容量4を充電しながら反転してVD
Dとなる。さらに反転回路1の出力は反転回路2.3と
伝達され、時刻T2には反転回路1の入力端子がVDD
となる。すると反転回路1の出力端子はタイミング容量
4を急速に放電しなから0■となり、反転回路2.3と
伝搬し時刻T3に再度反転回路1の入力端子に伝搬され
るときには、再び0■となり、発振回路として動作する
0反転回路2.3の遅延時間がタイミング容量4を充電
する時間に較べて十分小さいとすると、発振周波数はタ
イミング容量4を充放電する時間で決定される。タイミ
ング容量4を充電する時間は電流源である反転回路1の
PチャネルMOS )ランジスタ13から流れでる電流
に反比例する。周波数制御端子6に印加される電圧によ
り電流源トランジスタ13から流れでる電流は変わるの
で電圧により発振周波数を制御することができる。
また反転回路1.2.3の論理閾値はPチャネルMOS
)ランジスタ13から流れでる電流が周波数制御端子
6に印加する電圧で調整されることにより、従来例のよ
うに電流源の電流値により論理閾値が変動することはな
い。
)ランジスタ13から流れでる電流が周波数制御端子
6に印加する電圧で調整されることにより、従来例のよ
うに電流源の電流値により論理閾値が変動することはな
い。
第2図(a)、(b)は本発明による第2の実施例を示
す回路ブロック構成図である。
す回路ブロック構成図である。
第2図(a) 、(b)を参照するに、第2図(a)は
反転回路1の回路構成図であり、この反転回路1は、P
チャネルMOS )ランジスタ11、NチャネルMOS
トランジスタ12.13によって構成されPチャネルM
OS )ランジスタ11のドレイン端子はNチャネルM
OS )ランジスタ12のドレイン端子と接続されて反
転回路1の出力となり、ゲート端子はNチャネルMOS
トランジスタ12のゲート端子に接続されて反転回路1
の入力となり、ソース端子は電源に接続される。Nチャ
ネルMOSトランジスタ13のドレイン端子はNチャネ
ルMOS トランジスタ12のソース端子に接続され、
ゲート端子は反転回路1の制御端子となり、ソース端子
は接地されている。
反転回路1の回路構成図であり、この反転回路1は、P
チャネルMOS )ランジスタ11、NチャネルMOS
トランジスタ12.13によって構成されPチャネルM
OS )ランジスタ11のドレイン端子はNチャネルM
OS )ランジスタ12のドレイン端子と接続されて反
転回路1の出力となり、ゲート端子はNチャネルMOS
トランジスタ12のゲート端子に接続されて反転回路1
の入力となり、ソース端子は電源に接続される。Nチャ
ネルMOSトランジスタ13のドレイン端子はNチャネ
ルMOS トランジスタ12のソース端子に接続され、
ゲート端子は反転回路1の制御端子となり、ソース端子
は接地されている。
第2図(b)において、反転回路2.3は反転回路1と
同じ構成である0反転回路1の出力端子102に第2の
端子が接地されたタイミング容量4の第1の端子と反転
回路2の入力端子101が接続され、反転回路2の出力
端子102が反転回路3の入力端子101に接続され、
反転回路3の出力端子102は反転回路1の入力端子1
01に接続され反転回路3の出力端子102が出力端子
5に接続され、出力端子5から出力信号が取り出され、
反転回路1.2.3の制御端子103は周波数制御端子
6に接続される構成となっている。
同じ構成である0反転回路1の出力端子102に第2の
端子が接地されたタイミング容量4の第1の端子と反転
回路2の入力端子101が接続され、反転回路2の出力
端子102が反転回路3の入力端子101に接続され、
反転回路3の出力端子102は反転回路1の入力端子1
01に接続され反転回路3の出力端子102が出力端子
5に接続され、出力端子5から出力信号が取り出され、
反転回路1.2.3の制御端子103は周波数制御端子
6に接続される構成となっている。
続いて第2の実施例の動作原理について説明する。基本
動作原理は従来例に示したリングオシレータと同様であ
る。第1図(C)に示す信号波形図のように、反転回路
1の入力信号が時刻T1の時Ovであったとすると、通
常反転回路1の論理閾値は電源電圧をVDDとするとV
DD/2に設定されるので、反転回路1の出力はタイミ
ング容量4を充電しながら反転してVDDとなる0反転
回路1の出力はさらに反転回路2.3と伝達され、時刻
T2には反転回路1の入力端子がVDDとなる。すると
反転回路1の出力端子はタイミング容量4を急速に放電
しなから0■となり、反転回路2.3と伝搬し、時刻T
3に再度反転回路1の入力端子に伝搬されるときには再
びOVとなり、発振回路として動作する0反転回路2.
3の遅延時間がタイミング容量4を充電する時間に比べ
て十分小さいとすると、発振周波数はタイミング容量4
を充放電する時間で決定される。タイミング容量4を充
電する時間は、電流源である反転回路1のNチャネルM
O5トランジスタ13に流れ込む電流に反比例する0周
波数制御端子6に印加される電圧により、電流源トラン
ジスタ13に流れ込む電流は変わるので、電圧により発
振周波数を制御することができる。
動作原理は従来例に示したリングオシレータと同様であ
る。第1図(C)に示す信号波形図のように、反転回路
1の入力信号が時刻T1の時Ovであったとすると、通
常反転回路1の論理閾値は電源電圧をVDDとするとV
DD/2に設定されるので、反転回路1の出力はタイミ
ング容量4を充電しながら反転してVDDとなる0反転
回路1の出力はさらに反転回路2.3と伝達され、時刻
T2には反転回路1の入力端子がVDDとなる。すると
反転回路1の出力端子はタイミング容量4を急速に放電
しなから0■となり、反転回路2.3と伝搬し、時刻T
3に再度反転回路1の入力端子に伝搬されるときには再
びOVとなり、発振回路として動作する0反転回路2.
3の遅延時間がタイミング容量4を充電する時間に比べ
て十分小さいとすると、発振周波数はタイミング容量4
を充放電する時間で決定される。タイミング容量4を充
電する時間は、電流源である反転回路1のNチャネルM
O5トランジスタ13に流れ込む電流に反比例する0周
波数制御端子6に印加される電圧により、電流源トラン
ジスタ13に流れ込む電流は変わるので、電圧により発
振周波数を制御することができる。
発明の詳細
な説明したように、本発明の回路によれば、接続した全
反転回路に電流源を有しているために、全反転回路の論
理量値のずれはなくなり、電源f。が大きくなり、振幅
が小さくなっても安定した発振をさせることができる6
反転回路に電流源を有しているために、全反転回路の論
理量値のずれはなくなり、電源f。が大きくなり、振幅
が小さくなっても安定した発振をさせることができる6
第1図(a) 、 (b)は本発明による第1の実施例
を示す回路構成図、第1図(c)は第1図(b)に示し
た回路の信号波形図、第2図(a) 、(b)は本発明
による第2の実施例を示す回路構成図、第3図(a)は
従来例の回路図、第3図(b)は第3図(a)に示した
回路の信号波形図である。 1.2.3・・・反転回路、4.37・・・タイミング
容量、5.102・・・出力端子、6.1(D・・・周
波数制御端子、11.13.34.36・・・Pチャネ
ルMO3)ランジスタ、12.35・・・Nチャネル1
4OSトランジスタ、32.33・・・インバータ、1
01・・・入力端子特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 4Il財C
を示す回路構成図、第1図(c)は第1図(b)に示し
た回路の信号波形図、第2図(a) 、(b)は本発明
による第2の実施例を示す回路構成図、第3図(a)は
従来例の回路図、第3図(b)は第3図(a)に示した
回路の信号波形図である。 1.2.3・・・反転回路、4.37・・・タイミング
容量、5.102・・・出力端子、6.1(D・・・周
波数制御端子、11.13.34.36・・・Pチャネ
ルMO3)ランジスタ、12.35・・・Nチャネル1
4OSトランジスタ、32.33・・・インバータ、1
01・・・入力端子特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 4Il財C
Claims (1)
- 第1のMOSトランジスタのドレイン端子を第2のMO
Sトランジスタのドレイン端子と接続して出力端子とし
、前記第1のMOSトランジスタのゲート端子を該第2
のMOSトランジスタのゲート端子と接続して入力端子
とし、前記第1のMOSトランジスタのソース端子を第
3のMOSトランジスタのドレイン端子と接続し、該第
3のMOSトランジスタのゲート端子を制御入力端子と
し、該第3のMOSトランジスタのソース端子を第1の
電源に接続し、前記第2のMOSトランジスタのソース
端子を第2の電源に接続して形成された反転回路を直列
に奇数個接続し、最終段の反転回路の出力端子を第1番
目の反転回路の入力端子に接続し、前記各反転回路の制
御端子を周波数制御信号端子に接続したことを特徴とす
る電圧制御発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27716990A JPH04152711A (ja) | 1990-10-16 | 1990-10-16 | 電圧制御発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27716990A JPH04152711A (ja) | 1990-10-16 | 1990-10-16 | 電圧制御発振回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04152711A true JPH04152711A (ja) | 1992-05-26 |
Family
ID=17579768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27716990A Pending JPH04152711A (ja) | 1990-10-16 | 1990-10-16 | 電圧制御発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04152711A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006203856A (ja) * | 2004-12-20 | 2006-08-03 | Renesas Technology Corp | オシレータ及びこれを用いたチャージポンプ回路 |
JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
-
1990
- 1990-10-16 JP JP27716990A patent/JPH04152711A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006203856A (ja) * | 2004-12-20 | 2006-08-03 | Renesas Technology Corp | オシレータ及びこれを用いたチャージポンプ回路 |
US7804368B2 (en) | 2004-12-20 | 2010-09-28 | Renesas Technology Corp. | Oscillator and charge pump circuit using the same |
JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4236199A (en) | Regulated high voltage power supply | |
KR920004335B1 (ko) | 전압제어발진회로 | |
US5426384A (en) | Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same | |
US5182529A (en) | Zero crossing-current ring oscillator for substrate charge pump | |
US5485126A (en) | Ring oscillator circuit having output with fifty percent duty cycle | |
JP2559931B2 (ja) | Cmosレシーバ入力インターフェース回路 | |
US5565817A (en) | Ring oscillator having accelerated charging and discharging of capacitors | |
EP0613246B1 (en) | Wide-range variable delay line and ring oscillator | |
EP0936736B1 (en) | Delay elements arranged for a signal controlled oscillator | |
JPS6153759A (ja) | 発振回路 | |
US7489205B2 (en) | VCO buffer circuit | |
JPH031609A (ja) | 電源電圧に無関係な周波数を有するリング発振器 | |
US5545941A (en) | Crystal oscillator circuit | |
US5621360A (en) | Voltage supply isolation buffer | |
JPH04152711A (ja) | 電圧制御発振回路 | |
EP0361529A3 (en) | Voltage controlled oscillator | |
US4383224A (en) | NMOS Crystal oscillator | |
US6504439B1 (en) | Voltage controlled oscillation circuit having oscillation frequency variable control units inserted between inversion circuit elements | |
JP2002176340A (ja) | 遅延回路及び電圧制御発振回路 | |
JPH0254698B2 (ja) | ||
JPH0766693A (ja) | リングオシレータ型vco | |
JP2001094418A (ja) | 電圧制御発振器 | |
JP3087683B2 (ja) | 電圧制御発振回路 | |
JPH0494210A (ja) | 電圧制御発振回路 | |
JPH07202646A (ja) | 電圧制御発振回路 |