JPH04152711A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH04152711A JPH04152711A JP27716990A JP27716990A JPH04152711A JP H04152711 A JPH04152711 A JP H04152711A JP 27716990 A JP27716990 A JP 27716990A JP 27716990 A JP27716990 A JP 27716990A JP H04152711 A JPH04152711 A JP H04152711A
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- Japan
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- terminal
- inverting circuit
- circuit
- inverting
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 abstract description 21
- 238000007599 discharging Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000000644 propagated effect Effects 0.000 description 2
- 241000932822 Tinaroo virus Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、位相同期ループ等で用いる電圧制御発振回路
に関し、特に、半導体集積回路に適した電圧制御発振回
路に関する。
に関し、特に、半導体集積回路に適した電圧制御発振回
路に関する。
従来の技術
従来の発振回路としては、第３（ａ）図に示すようなイ
ンバータが奇数段接続されたリングオシレータが知られ
ている。この従来の回路では、反転回路３１が第３（ａ
）図に示すようなＰチャネルトランジスタ３４、Ｎチャ
ネルトランジスタ３５と電源端子の間に電圧制御を流源
３６を有し、反転回路３１の出力端子にタイミング容量
３７とインバータ３２の入力端子が接続され、インバー
タ３２の出力端子にインバータ３３の入力端子が接続さ
れ、インバータ３３の出力端子に反転回路３１の入力端
子が接続され、インバータ３３の出力端子から信号を取
り出す構成となっている。
ンバータが奇数段接続されたリングオシレータが知られ
ている。この従来の回路では、反転回路３１が第３（ａ
）図に示すようなＰチャネルトランジスタ３４、Ｎチャ
ネルトランジスタ３５と電源端子の間に電圧制御を流源
３６を有し、反転回路３１の出力端子にタイミング容量
３７とインバータ３２の入力端子が接続され、インバー
タ３２の出力端子にインバータ３３の入力端子が接続さ
れ、インバータ３３の出力端子に反転回路３１の入力端
子が接続され、インバータ３３の出力端子から信号を取
り出す構成となっている。
また第３図（ａ）に示した従来回路の動作原理は、第３
図（ｂ）に示す信号波形区のように、反転回路３１の入
力信号が時刻Ｔ１の時ＯＶであったとすると反転回路３
１の出力端子はタイミング容量３７を充電しながら上昇
する０反転回路３１の出力が論理閾値をこえるとインバ
ータ３２の出力は反転してＯｖとなり、インバータ３３
の出力は電源電圧をＶＤＤとするとＶＤＤとなる。ここ
でインバータ３３の出力が論理閾値をこえると、反転回
路３１の出力は反転し、タイミング容量３７を急速に放
電する。反転回路３１の出力が論理閾値をこえるとイン
バータ３２の出力は反転しＶＤＤとなり、インバータ３
３の出力は０■となる。ここでインバータ３３の出力が
論理閾値をこえると反転回路３１の出力は再び反転し、
タイミング容量３７を充電しながら上昇し始める。
図（ｂ）に示す信号波形区のように、反転回路３１の入
力信号が時刻Ｔ１の時ＯＶであったとすると反転回路３
１の出力端子はタイミング容量３７を充電しながら上昇
する０反転回路３１の出力が論理閾値をこえるとインバ
ータ３２の出力は反転してＯｖとなり、インバータ３３
の出力は電源電圧をＶＤＤとするとＶＤＤとなる。ここ
でインバータ３３の出力が論理閾値をこえると、反転回
路３１の出力は反転し、タイミング容量３７を急速に放
電する。反転回路３１の出力が論理閾値をこえるとイン
バータ３２の出力は反転しＶＤＤとなり、インバータ３
３の出力は０■となる。ここでインバータ３３の出力が
論理閾値をこえると反転回路３１の出力は再び反転し、
タイミング容量３７を充電しながら上昇し始める。
このように、従来例に示した回路は発振回路として動作
する。この時タイミング容量３７を放電する時間とイン
バータ３２．３３の遅延時間が十分率さいとすると、発
振周波数はタイミング容量３７を充電する時間で決まる
。充電する時間は定電流源から流れる電流値とタイミン
グ容量３７の容量値の積に反比例するので、周波数制御
端子に印加される電圧により電流値が変わり、発振周波
数を変えることができる。
する。この時タイミング容量３７を放電する時間とイン
バータ３２．３３の遅延時間が十分率さいとすると、発
振周波数はタイミング容量３７を充電する時間で決まる
。充電する時間は定電流源から流れる電流値とタイミン
グ容量３７の容量値の積に反比例するので、周波数制御
端子に印加される電圧により電流値が変わり、発振周波
数を変えることができる。
発明が解決しようとする課題
上述した従来の電圧制御回路では、反転回路３１の論理
閾値ＶアＩＮＶＩは電流源の電流値をＩ。、Ｎチャネル
ＭＯＳトランジスタの閾値をＶ？Ｎ 、）ランジスタ利
得係数をβ９とし、ＮチャネルＭＯＳ トランジスタ２
のゲート幅をＩＩＩＮ、チャネル長をＬＮとすると、Ｖ
丁ＩＮＶＩ ＝ （（ＬＮ／ＷＮ）Ｘ （ＩＯ／β
Ｎ））”２＋ＶＴＮ ・＝（１）となり、論理閾値Ｖ
ＴＩＮＶ、がＩ。依存性を有するが、インバータ３２．
３３については、論理閾値が依存性がないために、電流
Ｉ。が大きくなると論理閾値ＶＴＩＮＶＩのずれは大き
くなる。また電流１０が大きくなると周波数が高くなり
、振幅が小さくなるので発振しなくなるという欠点があ
る。
閾値ＶアＩＮＶＩは電流源の電流値をＩ。、Ｎチャネル
ＭＯＳトランジスタの閾値をＶ？Ｎ 、）ランジスタ利
得係数をβ９とし、ＮチャネルＭＯＳ トランジスタ２
のゲート幅をＩＩＩＮ、チャネル長をＬＮとすると、Ｖ
丁ＩＮＶＩ ＝ （（ＬＮ／ＷＮ）Ｘ （ＩＯ／β
Ｎ））”２＋ＶＴＮ ・＝（１）となり、論理閾値Ｖ
ＴＩＮＶ、がＩ。依存性を有するが、インバータ３２．
３３については、論理閾値が依存性がないために、電流
Ｉ。が大きくなると論理閾値ＶＴＩＮＶＩのずれは大き
くなる。また電流１０が大きくなると周波数が高くなり
、振幅が小さくなるので発振しなくなるという欠点があ
る。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、安定した発振動作を可能とした新規な電圧制
御発振回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、安定した発振動作を可能とした新規な電圧制
御発振回路を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る電圧制御発振回
路は、第１のＭＯＳトランジスタのドレイン端子を第２
のＭＯＳトランジスタのドレイン端子を接続して出力端
子とし、前記第１のＭＯＳ ）−ランジスタのゲート端
子を該第２のＭＯＳトランジスタのゲート端子と接続し
て入力端子とし、前記第１のＭＯＳトランジスタのソー
ス端子を第３のＭＯＳ トランジスタのドレイン端子と
接続し、該第３のＭＯＳ ）ランジスタのゲート端子を
制御入力端子とし、前記第３のＭＯＳ ）ランジスタの
ソース端子を第１の電源に接続し、前記第２のＭＯＳト
ランジスタのソース端子を第２の電源に接続して形成さ
れた反転回路を直列に奇数個接続し、最終段の反転回路
の出力端子を第１番目の反転回路の入力端子に接続し、
これらの反転回路の制御端子を周波数制御信号端子に接
続して構成される。
路は、第１のＭＯＳトランジスタのドレイン端子を第２
のＭＯＳトランジスタのドレイン端子を接続して出力端
子とし、前記第１のＭＯＳ ）−ランジスタのゲート端
子を該第２のＭＯＳトランジスタのゲート端子と接続し
て入力端子とし、前記第１のＭＯＳトランジスタのソー
ス端子を第３のＭＯＳ トランジスタのドレイン端子と
接続し、該第３のＭＯＳ ）ランジスタのゲート端子を
制御入力端子とし、前記第３のＭＯＳ ）ランジスタの
ソース端子を第１の電源に接続し、前記第２のＭＯＳト
ランジスタのソース端子を第２の電源に接続して形成さ
れた反転回路を直列に奇数個接続し、最終段の反転回路
の出力端子を第１番目の反転回路の入力端子に接続し、
これらの反転回路の制御端子を周波数制御信号端子に接
続して構成される。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図（ａ） 、（ｂ）は本発明による第１の実施例を
示す回路ブロック構成図である。
示す回路ブロック構成図である。
第１図（ａ） 、 （ｂ）を参照するに、第１図（ａ）
は反転回路１の回路構成図であり、反転回路１は、Ｐチ
ャネルＭＯ５）ランジスタ１１．１３．Ｎチャネル）４
０Ｓ）ランジスタ１２によって構成され、ＰチャネルＭ
Ｏ５トランジスタ１１のドレイン端子はＮチャネルＭＯ
Ｓ ）ランジスタ１２のドレインと接続され、反転回路
１の出力となり、ゲート端子はＮチャネルＭＯＳトラン
ジスタ１２のゲート端子と接続されて反転回路１の入力
端子となり、ソース端子はＰチャネルＭＯＳトランジス
タ１３のドレイン端子に接続されている。ＰチャネルＭ
ＯＳトランジスタ１３のゲート端子は制御端子となり、
ソース端子は電源に接続され、ＮチャネルＭＯＳトラン
ジスタ１２のソース端子は接地されている。
は反転回路１の回路構成図であり、反転回路１は、Ｐチ
ャネルＭＯ５）ランジスタ１１．１３．Ｎチャネル）４
０Ｓ）ランジスタ１２によって構成され、ＰチャネルＭ
Ｏ５トランジスタ１１のドレイン端子はＮチャネルＭＯ
Ｓ ）ランジスタ１２のドレインと接続され、反転回路
１の出力となり、ゲート端子はＮチャネルＭＯＳトラン
ジスタ１２のゲート端子と接続されて反転回路１の入力
端子となり、ソース端子はＰチャネルＭＯＳトランジス
タ１３のドレイン端子に接続されている。ＰチャネルＭ
ＯＳトランジスタ１３のゲート端子は制御端子となり、
ソース端子は電源に接続され、ＮチャネルＭＯＳトラン
ジスタ１２のソース端子は接地されている。
第１図（ｂ）において、反転回路２．３は反転回路１と
同じ構成である０反転回路１の出力端子１０２に第２の
端子が接地されたタイミング容量４の第１の端子と反転
回路２の入力端子１０１が接続され、反転回路２の出力
端子１０２が反転回路３の入力端子１０１に接続され反
転回路３の出力端子１０２は、反転回路１の入力端子１
０１と出力端子５に接続され出力端子５から出力信号が
取り出され、反転回路１．２．３の制御端子１０３は周
波数制御端子６に接続される構成となっている。
同じ構成である０反転回路１の出力端子１０２に第２の
端子が接地されたタイミング容量４の第１の端子と反転
回路２の入力端子１０１が接続され、反転回路２の出力
端子１０２が反転回路３の入力端子１０１に接続され反
転回路３の出力端子１０２は、反転回路１の入力端子１
０１と出力端子５に接続され出力端子５から出力信号が
取り出され、反転回路１．２．３の制御端子１０３は周
波数制御端子６に接続される構成となっている。
続いて本発明による第１の実施例の動作原理について説
明する。基本動作原理は、従来例に示したリングオシレ
ータと同様である。第１図（Ｃ）に示す信号波形図のよ
うに、反転回路１の入力信号が時刻Ｔ１の時ＯＶであっ
たとすると、通常反転回路１の論理閾値は電源電圧をＶ
ＤＤとするとＶＤＤ／２に設定されるので、反転回路１
の出力はタイミング容量４を充電しながら反転してＶＤ
Ｄとなる。さらに反転回路１の出力は反転回路２．３と
伝達され、時刻Ｔ２には反転回路１の入力端子がＶＤＤ
となる。すると反転回路１の出力端子はタイミング容量
４を急速に放電しなから０■となり、反転回路２．３と
伝搬し時刻Ｔ３に再度反転回路１の入力端子に伝搬され
るときには、再び０■となり、発振回路として動作する
０反転回路２．３の遅延時間がタイミング容量４を充電
する時間に較べて十分小さいとすると、発振周波数はタ
イミング容量４を充放電する時間で決定される。タイミ
ング容量４を充電する時間は電流源である反転回路１の
ＰチャネルＭＯＳ ）ランジスタ１３から流れでる電流
に反比例する。周波数制御端子６に印加される電圧によ
り電流源トランジスタ１３から流れでる電流は変わるの
で電圧により発振周波数を制御することができる。
明する。基本動作原理は、従来例に示したリングオシレ
ータと同様である。第１図（Ｃ）に示す信号波形図のよ
うに、反転回路１の入力信号が時刻Ｔ１の時ＯＶであっ
たとすると、通常反転回路１の論理閾値は電源電圧をＶ
ＤＤとするとＶＤＤ／２に設定されるので、反転回路１
の出力はタイミング容量４を充電しながら反転してＶＤ
Ｄとなる。さらに反転回路１の出力は反転回路２．３と
伝達され、時刻Ｔ２には反転回路１の入力端子がＶＤＤ
となる。すると反転回路１の出力端子はタイミング容量
４を急速に放電しなから０■となり、反転回路２．３と
伝搬し時刻Ｔ３に再度反転回路１の入力端子に伝搬され
るときには、再び０■となり、発振回路として動作する
０反転回路２．３の遅延時間がタイミング容量４を充電
する時間に較べて十分小さいとすると、発振周波数はタ
イミング容量４を充放電する時間で決定される。タイミ
ング容量４を充電する時間は電流源である反転回路１の
ＰチャネルＭＯＳ ）ランジスタ１３から流れでる電流
に反比例する。周波数制御端子６に印加される電圧によ
り電流源トランジスタ１３から流れでる電流は変わるの
で電圧により発振周波数を制御することができる。
また反転回路１．２．３の論理閾値はＰチャネルＭＯＳ
）ランジスタ１３から流れでる電流が周波数制御端子
６に印加する電圧で調整されることにより、従来例のよ
うに電流源の電流値により論理閾値が変動することはな
い。
）ランジスタ１３から流れでる電流が周波数制御端子
６に印加する電圧で調整されることにより、従来例のよ
うに電流源の電流値により論理閾値が変動することはな
い。
第２図（ａ）、（ｂ）は本発明による第２の実施例を示
す回路ブロック構成図である。
す回路ブロック構成図である。
第２図（ａ） 、（ｂ）を参照するに、第２図（ａ）は
反転回路１の回路構成図であり、この反転回路１は、Ｐ
チャネルＭＯＳ ）ランジスタ１１、ＮチャネルＭＯＳ
トランジスタ１２．１３によって構成されＰチャネルＭ
ＯＳ ）ランジスタ１１のドレイン端子はＮチャネルＭ
ＯＳ ）ランジスタ１２のドレイン端子と接続されて反
転回路１の出力となり、ゲート端子はＮチャネルＭＯＳ
トランジスタ１２のゲート端子に接続されて反転回路１
の入力となり、ソース端子は電源に接続される。Ｎチャ
ネルＭＯＳトランジスタ１３のドレイン端子はＮチャネ
ルＭＯＳ トランジスタ１２のソース端子に接続され、
ゲート端子は反転回路１の制御端子となり、ソース端子
は接地されている。
反転回路１の回路構成図であり、この反転回路１は、Ｐ
チャネルＭＯＳ ）ランジスタ１１、ＮチャネルＭＯＳ
トランジスタ１２．１３によって構成されＰチャネルＭ
ＯＳ ）ランジスタ１１のドレイン端子はＮチャネルＭ
ＯＳ ）ランジスタ１２のドレイン端子と接続されて反
転回路１の出力となり、ゲート端子はＮチャネルＭＯＳ
トランジスタ１２のゲート端子に接続されて反転回路１
の入力となり、ソース端子は電源に接続される。Ｎチャ
ネルＭＯＳトランジスタ１３のドレイン端子はＮチャネ
ルＭＯＳ トランジスタ１２のソース端子に接続され、
ゲート端子は反転回路１の制御端子となり、ソース端子
は接地されている。
第２図（ｂ）において、反転回路２．３は反転回路１と
同じ構成である０反転回路１の出力端子１０２に第２の
端子が接地されたタイミング容量４の第１の端子と反転
回路２の入力端子１０１が接続され、反転回路２の出力
端子１０２が反転回路３の入力端子１０１に接続され、
反転回路３の出力端子１０２は反転回路１の入力端子１
０１に接続され反転回路３の出力端子１０２が出力端子
５に接続され、出力端子５から出力信号が取り出され、
反転回路１．２．３の制御端子１０３は周波数制御端子
６に接続される構成となっている。
同じ構成である０反転回路１の出力端子１０２に第２の
端子が接地されたタイミング容量４の第１の端子と反転
回路２の入力端子１０１が接続され、反転回路２の出力
端子１０２が反転回路３の入力端子１０１に接続され、
反転回路３の出力端子１０２は反転回路１の入力端子１
０１に接続され反転回路３の出力端子１０２が出力端子
５に接続され、出力端子５から出力信号が取り出され、
反転回路１．２．３の制御端子１０３は周波数制御端子
６に接続される構成となっている。
続いて第２の実施例の動作原理について説明する。基本
動作原理は従来例に示したリングオシレータと同様であ
る。第１図（Ｃ）に示す信号波形図のように、反転回路
１の入力信号が時刻Ｔ１の時Ｏｖであったとすると、通
常反転回路１の論理閾値は電源電圧をＶＤＤとするとＶ
ＤＤ／２に設定されるので、反転回路１の出力はタイミ
ング容量４を充電しながら反転してＶＤＤとなる０反転
回路１の出力はさらに反転回路２．３と伝達され、時刻
Ｔ２には反転回路１の入力端子がＶＤＤとなる。すると
反転回路１の出力端子はタイミング容量４を急速に放電
しなから０■となり、反転回路２．３と伝搬し、時刻Ｔ
３に再度反転回路１の入力端子に伝搬されるときには再
びＯＶとなり、発振回路として動作する０反転回路２．
３の遅延時間がタイミング容量４を充電する時間に比べ
て十分小さいとすると、発振周波数はタイミング容量４
を充放電する時間で決定される。タイミング容量４を充
電する時間は、電流源である反転回路１のＮチャネルＭ
Ｏ５トランジスタ１３に流れ込む電流に反比例する０周
波数制御端子６に印加される電圧により、電流源トラン
ジスタ１３に流れ込む電流は変わるので、電圧により発
振周波数を制御することができる。
動作原理は従来例に示したリングオシレータと同様であ
る。第１図（Ｃ）に示す信号波形図のように、反転回路
１の入力信号が時刻Ｔ１の時Ｏｖであったとすると、通
常反転回路１の論理閾値は電源電圧をＶＤＤとするとＶ
ＤＤ／２に設定されるので、反転回路１の出力はタイミ
ング容量４を充電しながら反転してＶＤＤとなる０反転
回路１の出力はさらに反転回路２．３と伝達され、時刻
Ｔ２には反転回路１の入力端子がＶＤＤとなる。すると
反転回路１の出力端子はタイミング容量４を急速に放電
しなから０■となり、反転回路２．３と伝搬し、時刻Ｔ
３に再度反転回路１の入力端子に伝搬されるときには再
びＯＶとなり、発振回路として動作する０反転回路２．
３の遅延時間がタイミング容量４を充電する時間に比べ
て十分小さいとすると、発振周波数はタイミング容量４
を充放電する時間で決定される。タイミング容量４を充
電する時間は、電流源である反転回路１のＮチャネルＭ
Ｏ５トランジスタ１３に流れ込む電流に反比例する０周
波数制御端子６に印加される電圧により、電流源トラン
ジスタ１３に流れ込む電流は変わるので、電圧により発
振周波数を制御することができる。
発明の詳細
な説明したように、本発明の回路によれば、接続した全
反転回路に電流源を有しているために、全反転回路の論
理量値のずれはなくなり、電源ｆ。が大きくなり、振幅
が小さくなっても安定した発振をさせることができる６
反転回路に電流源を有しているために、全反転回路の論
理量値のずれはなくなり、電源ｆ。が大きくなり、振幅
が小さくなっても安定した発振をさせることができる６
第１図（ａ） 、 （ｂ）は本発明による第１の実施例
を示す回路構成図、第１図（ｃ）は第１図（ｂ）に示し
た回路の信号波形図、第２図（ａ） 、（ｂ）は本発明
による第２の実施例を示す回路構成図、第３図（ａ）は
従来例の回路図、第３図（ｂ）は第３図（ａ）に示した
回路の信号波形図である。 １．２．３・・・反転回路、４．３７・・・タイミング
容量、５．１０２・・・出力端子、６．１（Ｄ・・・周
波数制御端子、１１．１３．３４．３６・・・Ｐチャネ
ルＭＯ３）ランジスタ、１２．３５・・・Ｎチャネル１
４ＯＳトランジスタ、３２．３３・・・インバータ、１
０１・・・入力端子特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ４Ｉｌ財Ｃ
を示す回路構成図、第１図（ｃ）は第１図（ｂ）に示し
た回路の信号波形図、第２図（ａ） 、（ｂ）は本発明
による第２の実施例を示す回路構成図、第３図（ａ）は
従来例の回路図、第３図（ｂ）は第３図（ａ）に示した
回路の信号波形図である。 １．２．３・・・反転回路、４．３７・・・タイミング
容量、５．１０２・・・出力端子、６．１（Ｄ・・・周
波数制御端子、１１．１３．３４．３６・・・Ｐチャネ
ルＭＯ３）ランジスタ、１２．３５・・・Ｎチャネル１
４ＯＳトランジスタ、３２．３３・・・インバータ、１
０１・・・入力端子特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ４Ｉｌ財Ｃ
Claims (1)
- 第１のＭＯＳトランジスタのドレイン端子を第２のＭＯ
Ｓトランジスタのドレイン端子と接続して出力端子とし
、前記第１のＭＯＳトランジスタのゲート端子を該第２
のＭＯＳトランジスタのゲート端子と接続して入力端子
とし、前記第１のＭＯＳトランジスタのソース端子を第
３のＭＯＳトランジスタのドレイン端子と接続し、該第
３のＭＯＳトランジスタのゲート端子を制御入力端子と
し、該第３のＭＯＳトランジスタのソース端子を第１の
電源に接続し、前記第２のＭＯＳトランジスタのソース
端子を第２の電源に接続して形成された反転回路を直列
に奇数個接続し、最終段の反転回路の出力端子を第１番
目の反転回路の入力端子に接続し、前記各反転回路の制
御端子を周波数制御信号端子に接続したことを特徴とす
る電圧制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27716990A JPH04152711A (ja) | 1990-10-16 | 1990-10-16 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27716990A JPH04152711A (ja) | 1990-10-16 | 1990-10-16 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152711A true JPH04152711A (ja) | 1992-05-26 |
Family
ID=17579768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27716990A Pending JPH04152711A (ja) | 1990-10-16 | 1990-10-16 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152711A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203856A (ja) * | 2004-12-20 | 2006-08-03 | Renesas Technology Corp | オシレータ及びこれを用いたチャージポンプ回路 |
| JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
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- 1990-10-16 JP JP27716990A patent/JPH04152711A/ja active Pending
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