JP5385679B2 - 横方向半導体デバイスおよびその製造方法 - Google Patents

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Description

本発明は、パワー金属酸化膜半導体型電界効果トランジスタ（ＭＯＳＦＥＴ:metal-oxide-semiconductor field effect transistor）に関する。
オンとオフとの間を素早く切り替えるためには、現在の横方向ダブル拡散ＭＯＳ（ＬＤＭＯＳ：Lateral Double Diffused MOS）または拡張ドレインＭＯＳ（ＥＤＭＯＳ：Extended Drain MOS）が必要とされる。これを達成させるためには、ゲート・ドレイン間オーバーラップ容量を最小化しなければならない。これはまた、各スイッチングサイクルの間に、ゲート端子が充電および放電されるときのゲート駆動損失を少なくする。
特に、従来のＬＤＭＯＳまたはＥＤＭＯＳトランジスタにおける従来のゲート／フィールドプレート構造に取って代わる直交ゲート構造が提案されている。このゲート構造は、ゲート・ドレイン間容量（ミラー容量）を減らすように設計されている。性能指数（Figure-of-Merit）、ゲート充電時間オン抵抗（Ｑg×Ｒon）は、５３％改善される。ｄｖ／ｄｔ特性は、類似のデバイス構造を有する従来のＥＤＭＯＳの性能より４倍高い。提案された構造もまた、シャロートレンチアイソレーション（ＳＴＩ）を含む標準ＣＭＯＳ製造プロセスと互換性を持つ。
パワー金属酸化膜半導体型電界効果トランジスタ（ＭＯＳＦＥＴｓ）は、パワーエレクトロニクス回路においては、オン状態とオフ状態とを替える場合、高周波スイッチとして用いられる。これは、デバイスの最小の電力損失によって高い負荷電力の制御を可能にする。パワーＭＯＳＦＥＴは少数キャリヤ輸送がないため高周波で動作できるが、入力容量が性能を制限する。パワーＭＯＳＦＥＴにおいては、フィールドプレートとして働くゲート領域とドレイン領域との間に大きな重複部分があるため、その入力容量は比較的大きい。従って、周波数特性は、通常、この入力容量の充電および放電によって制限される。
ゲート・ソース間容量（ＣGS）に加え、ドリフト領域上のゲート電極の重なりのため、その解析には、重要なゲート・ドレイン間容量（ＣGD）が含まれなければならない。
合計入力容量ＣISSは、以下の通りである：
ＣISS＝ＣGS＋ＣGD
入力容量が比較的高い場合、パワーＭＯＳＦＥＴを動作させるためには比較的高いゲート電流が必要である。その結果、ゲートのスイッチング損失は、特に１ＭＨｚを超えるスイッチング周波数で大きくなる。これはゲート回路には関連せず、デバイス内での電力損失を考慮するだけであり、大きなＣGDは、大きなスイッチング損失を生じることになる。
入力ゲート回路のＲＣ充電時定数によって制限される周波数特性は、以下によって与えられる。
ｆINPUT＝１／（２πＣISSＲG）
小さいＣGDを有するデバイスは、低いスイッチング損失および高いカットオフ周波数を有することが分かる。
従って、標準ＣＭＯＳプロセスと互換性を持つ製造技術を用いて小さいＣGDを有することを示すデバイスが必要とされている。
本発明の直交ゲート拡張ドレインＭＯＳＦＥＴ（ＥＤＭＯＳ）構造は、低いゲート・ドレイン間容量（ＣGD）を提供し、その上で、標準ＣＭＯＳフローと互換性を持つ製造工程を提供する。
本発明の直交ゲート拡張ドレインＭＯＳＦＥＴ（ＥＤＭＯＳ）構造は、従来のＥＤＭＯＳトランジスタと類似するが、直交ゲート構造を有し、シャロートレンチアイソレーション（ＳＴＩ）酸化膜領域に折り曲げられるゲート電極を有する。水平および垂直のゲート電極セグメントによりゲートが制御される。
一実施形態は、ｐ型基板と、デバイス間を隔離するためのディープｎウェルと、ソースとボディ領域のバッティングコンタクト（ｂｕｔｔｉｎｇ ｃｏｎｔａｃｔ）とシャロートレンチアイソレーション（ＳＴＩ）と、ＳＴＩの下に配置される表面電界緩和型（ＲＥＳＵＲＦ）ｎドリフト領域と、ｐ型基板の基板面に平行に形成された水平ゲート電極部及び該水平ゲート電極部と断面視で垂直に交わるように形成された垂直ゲート電極部を有し、前記ＳＴＩに埋め込まれたゲート電極とを備える横方向半導体デバイスを含む。
プロセスの実施形態は、横方向半導体デバイスを製造する方法であって、ディープｎウェル上に配置される高耐圧ｐウェルを形成する高耐圧（ＨＶ）ｐウェル・イオン注入が行われ、次に、ｎドリフト領域上に配置され、且つ高耐圧ｐウェルに隣接するＳＴＩが形成される。続いて、ＳＴＩをドライエッチングしてトレンチを形成し、高耐圧ｐウェル表面並びにトレンチの高耐圧ｐウェル側の側部及び底部にゲート酸化膜を成長させるゲート酸化が行われる。次に、ゲート酸化が行われた後、ゲート酸化膜を介して、高耐圧ｐウェル表面上及びトレンチの中にゲートポリシリコン膜を堆積し、ゲート・リソグラフィを用いて、ゲートポリシリコン膜からゲート電極を形成する。
本明細書において記載された特徴および効果はその全てを含んでいるわけではない。特に、図面、明細書および請求項を考慮すれば、当業者にとっては多くの付加的な特徴および効果が明らかになるであろう。さらに、主に、明細書で使用される言語が読みやすくかつ教育目的のために、また、発明の主要事項の範囲を限定しないように選択されている点に留意すべきである。
図１（ａ）は、ＭＯＳターンオン波形の簡略化されたグラフを示す。図１（ｂ）は、ＭＯＳターンオフ波形の簡略化されたグラフを示す。 パワーＭＯＳＦＥＴの等価回路を例示する簡略化されたブロック図である。 従来のＥＤＭＯＳトランジスタの断面図である。 本発明の一実施形態によって構成された直交ゲートＥＤＭＯＳトランジスタ構造を例示する断面立面図である。 図５（ａ）は、標準ＣＭＯＳ製造プロセスを表す簡略化されたフローチャートである。図５（ｂ）は、本発明の一実施形態による直交ゲート製造プロセスを表す簡略化されたフローチャートである。 本発明の一実施形態によって構成された直交ゲートＥＤＭＯＳトランジスタ構造を製造するための複数の簡略化された処理工程を例示する断面立面図である。 本発明の一実施形態によって構成されたＣGD減少の比較を例示するグラフである。 本発明の一実施形態によって構成されたＢＶおよび特定のオン抵抗対距離Ａを例示するグラフである。 発明の一実施形態によって構成されたゲート充電の比較を例示するグラフである。
図１（ａ）および１（ｂ）は、ＭＯＳターンオン波形およびターンオフ波形の簡略化したグラフ１００をそれぞれ示す。ターンオン遅延時間ｔonは、ドレイン電流の導通が開始する前の、デバイスの入力容量を充電するのにかかる時間である。同様に、ターンオフ遅延時間ｔoffは、デバイスがオフに切り替えられた後に、容量を放電するのにかかる時間である。ターンオン遅延時間は、以下および図１Ａに表すように、ｆd１０５と、ｔriｌｌ０と、ｔfvｌｌ５との合計に等しい。
ｔon＝ｆd＋ｔri＋ｔfv
ここで、
Figure 0005385679
Figure 0005385679
Figure 0005385679
ターンオフ遅延時間は、以下および図１（ｂ）に表すように、ts１２０と、ｔrvｌ２５と、ｔfiｌ３５との合計に等しい。
ｔoff＝ｔS＋ｔrv＋ｔfi
ここで、
Figure 0005385679
Figure 0005385679
Figure 0005385679
小さいＣGD値は、速いターンオン時間およびターンオフ時間を生じることが分かる。
ピークダイオードリカバリーは、許容されたドレイン・ソース電圧（ＶDS）の最大の上昇率、すなわちｄｖ／ｄｔ特性として定義される。この率を上回ると、ゲート・ソース端末にかかる電圧は、デバイスの閾値電圧より高くなり、デバイスを電流導通モードにし、一定の条件下で壊滅的な故障が生じる。ｄｖ／ｄｔ誘導されたターンオンの１つの機構は、ゲート・ドレイン間容量（ＣGD）のフィードバック動作によってアクティブになる。
図２は、パワーＭＯＳＦＥＴの等価回路２００の簡略化したブロック図であり、電流通路Ｉ1２０５を示す。電圧の傾斜がデバイスのドレイン２１０およびソース２１５端末間に、電圧の傾斜が見られると、電流Ｉ1２０５は、ゲート・ドレイン容量ＣGD２２５によって、ゲート抵抗ＲG２２０を通って流れる。回路内の合計抵抗は、ＲG２２０であり、これを横切る電圧降下は以下に与えられる。
ＶGS＝Ｉ1・ＲG＝ＲG・ＣGD・ｄｖ／ｄｔ
ゲート電圧ＶGS２３０がデバイスの閾値電圧Ｖthを上回ると、デバイスは、導通状態になる。
従って、この機構のｄｖ／ｄｔ特性は、以下によって設定される。
ｄｖ／ｄｔ＝Ｖth／（ＲG・ＣGD）
以上のように、小さいＣGD２２５値により、大きいｄｖ／ｄｔ特性が生じるので、従って、パワーＭＯＳＦＥＴはより信頼性が高くなることが明らかである。
図３は、ゲートＥＤＭＯＳトランジスタ構造３０５を描写する従来のＥＤＭＯＳトランジスタ３００の断面立面図を例示する。ＲＥＳＵＲＦのｎドリフト領域３１０は、シャロートレンチアイソレーション（ＳＴＩ）３１５の下にあり、ｎ+領域３３０はドレイン３３５の真下にある。従来のゲートトランジスタは、水平ゲート電極３０５を備えている。ボディ領域３４０およびソース３４５の端末はそれぞれ、ｐ+領域３５０およびｎ+領域３５５の上にある。ディープｎウェル３２０は、ｐ基板３６０とＨＶのｐウェル３６５との間にある。
図４は、本発明の一実施形態によって構成された直交ゲートＥＤＭＯＳトランジスタ構造４００を例示する断面立面図である。直交ゲート電極４０５は、ゲート・ドレイン間のオーバーラップ容量（ＣGD）を減少させる。このデバイスは、０．１８μｍで３０ＶのＨＶ−ＣＭＯＳプロセスで行われる。同じ電圧およびサイズを有する既知のＥＤＭＯＳデバイスと比較して、７５％のＣGD減少が観察される。性能指数（Figure-of-Merit）は、５３％ほど改善される。一実施形態では、ＳＴＩの深さは０．３５μｍ、垂直ゲートの幅は０．２μｍ、およびゲート酸化膜の厚さは１２．５ｎｍである。
直交ゲートＥＤＭＯＳ構造の実施形態は、このゲート構造によって従来のＥＤＭＯＳトランジスタ（図３）と異なる。ＲＥＳＵＲＦの概念は、高い降伏電圧と特定のオン抵抗（Ｒon,sp）との間の最適化されたトレードオフを実現するために用いられる。ＲＥＳＵＲＦは、Ａｄｒｉａａｎ Ｗ．Ｌｕｄｉｋｈｕｉｚｅによる刊行物 “Ａ Ｒｅｖｉｅｗ ｏｆ ＲＥＳＵＲＦ Ｔｅｃｈｎｏｌｏｇｙ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ（ＩＳＰＳＤ），ｐｐ１１―１８，２０００、および、Ｍｏｈａｍｅｄ Ｉｍａｍらの“Ｄｅｓｉｇｎ ａｎｄ Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｄｏｕｂｌｅ−ＲＥＳＵＲＦ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｌａｔｅｒａｌ Ｄｅｖｉｃｅｓ ｆｏｒ ａ Ｍａｎｕｆａｃｔｕｒａｂｌｅ Ｐｒｏｃｅｓｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ＶＯＬ．５０，ＮＯ．７，Ｊｕｌｙ ２００３，その全体を参照することにより本明細書に含まれる。
図４を参照すると、ｎドリフト領域４１０は、シャロートレンチアイソレーション（ＳＴＩ）４１５の下に配置される。直交ゲートトランジスタは、ＳＴＩ４１５酸化膜領域に折り畳まれるゲート電極４０５を備える。水平および垂直ゲート電極部は、ゲートを制御するために用いられる。ＲＥＳＵＲＦのｎドリフト領域４１０によって、直交ゲートＥＤＭＯＳトランジスタは従来のＥＤＭＯＳトランジスタと同じ降伏電圧を有することができる。ゲート電極４０５とｎドリフト・ドレイン領域４１０との重複部分は、ゲート電極の厚みだけであるので、全体のゲート・ドレイン容量ＣGDは、著しく減少する。
ディープｎウェル４２０は、高エネルギーイオン注入法によって形成され、隣接するデバイスとの間の隔離のために用いられる。さらに、ディープｎウェル４２０をもつｎチャネルＥＤＭＯＳトランジスタは、浮動ソース電位を必要とする他の応用と同様にハイサイド・ドライバとしても用いられることができる。直交ゲートＥＤＭＯＳは、０．１８μｍのＣＭＯＳ製造技術と互換性を持つように設計される。ゲート構造は、ＳＴＩ製造工程の一部として容易に組み込むことができる。その製作方法を以下に説明する。
図５（ａ）および５（ｂ）は、製造プロセスの簡略化されたフローチャート５００である。図５（ａ）は、標準ＣＭＯＳ製造プロセスを表す簡約されたフローチャートであり、一方、図５（ｂ）は、本発明の一実施形態による直交ゲート製造プロセスを表す簡約されたフローチャートである。
ｐ型基板は、図５（ａ）の工程５０５で設けられる。次に、工程５１０において、フィールド酸化膜およびアクティブ領域のリソグラフィが行われ、続いて、工程５２０においてＳＴＩアニーリングが行われる。次に、工程５３０のゲート・リソグラフィが行われ、次に、工程５４０のゲート酸化が行われる。次に、ポリシリコン堆積およびアニーリング５４２が行われる。次に、テトラエチルオルトシリケート（ＴＥＯＳ）酸化膜堆積、および工程５４５のコンタクト形成が行われ、次に、工程５５０のメタライゼーションが行われる。
図５（ｂ）の一実施形態では、直交ゲートＥＤＭＯＳ製造プロセスは、０．１８μｍのＣＭＯＳ技術に基づいている。この技術は、同一基板上に高耐圧デバイス（３０Ｖのｎ型およびｐ型ＥＤＭＯＳトランジスタ）と標準ＣＭＯＳとをともに搭載する。標準ＣＭＯＳデバイスに割り当てられる熱処理量は、既知のプロセス条件と同じように設計される。これにより、標準ＣＭＯＳデバイスの電気的特性は、変わらない。製造工程は、標準ＣＭＯＳのフローと互換性を持つ。プロセスモジュールは、基本的なＣＭＯＳ技術から追加または削除することができる任意の工程となるように設計される。
開始ウエハは、１×１０15ｃｍ-3のドーピング濃度を有する＜１００＞方位のｐ型ウエハである。図５Ａと同様に、工程５１０では、フィールド酸化膜およびアクティブ領域のリソグラフィが行われる。さらに、図５Ｂの実施形態では、工程５１５は、ＨＶのｐウェル・イオン注入を行う。この後、工程５２０において、図５（ａ）および図５（ｂ）に共通である、ＳＴＩアニーリングが続く。次に、この実施形態は、工程５２５において、ｎドリフト・イオン注入を行う。ゲート・リソグラフィ５３０の共通工程の後に、図５（ｂ）の実施形態では、垂直ゲート形成５３５が続く。ゲート酸化５４０の共通工程の後に、ポリシリコン堆積、エッチングおよびドーピング・アニーリング５４２の共通工程、テトラエチルオルトシリケート（ＴＥＯＳ）酸化膜堆積およびコンタクト形成５４５、および工程５５０のメタライゼーションが続く。
製造プロセスの初めに、酸化膜の厚い層を形成するためにフィールド酸化が行われ、続いて、工程５１０のアクティブ・リソグラフィが続き、工程５１０において、デバイス領域を定めるために酸化膜エッチングも行われる。ＨＶのｐウェルのイオン注入５１５の形成の後、ＳＴＩ堆積およびアニーリング５２０、およびディープｎドリフト・イオン注入５２５が行われる。ＨＶのｐウェル・イオン注入された不純物は、ＳＴＩアニーリング５２０の際、一緒に活性化され得る。ｎドリフト・イオン注入５２５は、ＳＴＩアニーリング５２０の後に行われる。その理由は、ＲＥＳＵＲＦの条件が、ｎドリフト・ドーズ量および接合深さを慎重に制御する必要があるからである。次に、ゲート・リソグラフィ５３０、エッチング５３５、ゲート酸化５４０、ポリシリコン堆積、ポリシリコン・エッチング、およびドーピング・アニーリング５４２が行われ、ゲート電極を形成する。
ＳＴＩアニーリングの後、ｎドリフト・イオン注入工程が行われると、工程は、交代順序で行われてもよいことに注意されたい。
図６は、本発明の一実施形態によって構成された直交ゲートＥＤＭＯＳトランジスタ構造を製造するための複数の処理工程６００を例示する断面立面図である。直交ゲート製造プロセスフローは、以下の工程（ａ）−（ｆ）の通りである。工程（ａ）は、ＳＴＩ６０５形成の直後（図５（ｂ）の工程５２５の後）の構造を表す。それはまた、ｎドリフト領域６１０およびＨＶのｐウェル６１５を示す。工程（ｂ）は、フォトレジスト６２０による直交ゲート・リソグラフィを表す（図５（ｂ）の工程５３５も）。工程（ｃ）のドライエッチングは、トレンチ６２５を形成する（図５（ｂ）の工程５３５も）。工程（ｄ）では、ゲート酸化６３０が、ＨＶｐウェル６１５表面およびＳＴＩ６０５トレンチ底部に沿って、トレンチ６２５内で、および、ｎドリフト領域６１０およびＨＶｐウェル６１５の上面で成長する（図５（ｂ）の工程５４０も）。工程（ｅ）は、ＳＴＩ６０５に加えて、トレンチ６２５の中およびゲート酸化膜６３０上へのゲートポリシリコン６３５の堆積を表す。工程（ｆ）では、ゲート・リソグラフィが用いられる。次に、従来のゲート・マスクが用いて、直交ゲート電極全体を画定する。その後、ＴＥＯＳの厚い層間レベル酸化膜堆積、コンタクト・リソグラフィ、酸化膜エッチングと続き、コンタクト・ウィンドウを形成する（図５（ｂ）の工程５４５）。最後に、メタライゼーションがチップ表面を被覆し、ＥＤＭＯＳ用のコンタクトを形成する（図５（ｂ）の工程５５０）。これらの工程から、垂直ゲート形成は、追加のマスク（図６（ｂ）参照）および追加のエッチング工程（図６（ｃ）参照）を必要とすることが分かる。
ＳＴＩアニーリングの後に、ｎドリフト・イオン注入工程が行われると、工程は、交代順序で行われてもよいことに注意されたい。
図７は、本発明の一実施形態に対するＶDSの比較の機能として、ＣGDの減少を例示するグラフ７００である。曲線７０５は、従来のゲートＥＤＭＯＳのＣGDを示す。曲線７１０は、直交ゲート（ＯＧ）ＥＤＭＯＳのＣGDを示す。
図８は、本発明の一実施形態によって構成された距離Ａに対するＢＶおよび特定オン抵抗（Ｒon,sp）を例示するグラフ８００である。直交ＥＤＭＯＳトランジスタの特定オン抵抗は、種々の横方向チャネル長Ａ（図４の４２５）に対してシミュレーションされているが、その一方で、他の全てのパラメータを一定に保っている。Ａによって寄与されるチャネル抵抗は、０．１μｍ当たり２ｍΩ・ｍｍ2である。
図９は、本発明の一実施形態によって構成される、ＯＧ−ＥＤＭＯＳ９０５と従来のＥＤＭＯＳ９１０との間のゲート充電を比較するためのシミュレーションデータを例示するグラフ９００である。ＣGDの減少は、ドレイン電圧のｄｖ／ｄｔに対して、より速いスイッチング速度とより高い許容度とを導く。Ｑｇの減少は、より低いゲート・スイッチング損失を生じる。
ＢＶ分析は、ｎドリフト領域がＲＥＳＵＲＦ状態にある限り、降伏電圧が単純な関係、すなわち、
ＢＶ＝Ｅlat・Ｌdrift， Ｅlat＝１０−１５Ｖ／μｍ
に従う。ここで、Ｌdriftは、ドリフト領域の長さである。
Ｒon分析は、Ｒon,sp＝Ｒsh・Ｌ2 drift，Ｒsh＝４−５ｋΩ／ｓｑを与え、これは、シート抵抗である。
ＲＥＳＵＲＦ状態は、単一のＲＥＳＵＲＦ状態に対して、ｎドリフト領域のドーズ量が約１×１０12ｃｍ-2である。
直交ゲートは、一般的な降伏電圧に対して使用してもよい。３０Ｖを超える降伏電圧ＥＤＭＯＳに対しては、ドリフト領域長は、直交ゲート領域の近傍を除いては増加されるべきで、その臨界電界は、依然として同じ１０−１５Ｖ／μｍに保たれる。従って、ＯＧ−ＥＤＭＯＳは、Ｒon,spを低く保ちながら、いかなる降伏電圧ＥＤＭＯＳに対しても作用することができる。
本発明の実施形態の前述の説明は、図示および説明のために提供されてきた。本発明を開示された緻密な形態に包含されたり限定したりすることは、意図するものではない。この開示を考慮して、多くの改良および変形が可能である。本発明の範囲は、この詳細な説明によって限定されることはなく、むしろ本願明細書に追加される請求項によって限定されることを意図している。
２１０…ドレイン，２１５…ソース，２２０…ゲート抵抗，２２５…ゲート・ドレイン容量，２３０…ゲート・ソース容量，３０５…水平ゲート電極，３１０…ｎドリフト，３１５…ＳＴＩ，３２０…ディープｎウェル，３３０，３５５…ｎ+領域，３３５…ドレイン，３４０…本体，３４５…ソース，３５０…ｐ+領域，３６０…ｐ基板，３６５…ｐウェル，４０５…ゲート電極，４１０…ｎドリフト，４２０…ディープｎウェル，４２５…距離，６１０…ｎドリフト，６１５…ＨＶｐウェル，６２０…フォトレジスト，６３５…，６４０…直交ゲート

Claims (4)

  1. 横方向半導体デバイスであって、
    ｐ型基板と、
    デバイス間を隔離するためのディープｎウェルと、
    ソースとボディ領域のバッティングコンタクトと、
    シャロートレンチアイソレーション（ＳＴＩ）と、
    前記ＳＴＩの下に配置される表面電界緩和型（ＲＥＳＵＲＦ）ｎドリフト領域と、
    前記ｐ型基板の基板面に平行に形成された水平ゲート電極部及び該水平ゲート電極部と断面視で垂直に交わるように形成された垂直ゲート電極部を有し、前記ＳＴＩに埋め込まれたゲート電極と、
    を備えた横方向半導体デバイス。
  2. 高耐圧ｐウェルをさらに備え、
    前記ディープｎウェルは、前記ｐ型基板と前記高耐圧ｐウェルとの間に配置される請求項１に記載の横方向半導体デバイス。
  3. 前記ｎドリフト領域は、前記ＳＴＩの端部まで形成されている請求項１又は請求項２に記載の横方向半導体デバイス。
  4. 請求項２に記載の横方向半導体デバイスを製造する方法であって、
    前記ディープｎウェル上に配置される前記高耐圧ｐウェルを形成する高耐圧ｐウェル・イオン注入工程と、
    前記ｎドリフト領域上に配置され、且つ前記高耐圧ｐウェルに隣接する前記ＳＴＩを形成するＳＴＩ形成工程と、
    前記ＳＴＩをドライエッチングしてトレンチを形成するトレンチ形成工程と、
    前記高耐圧ｐウェル表面並びに前記トレンチの該高耐圧ｐウェル側の側部及び底部にゲート酸化膜を成長させるゲート酸化工程と、
    前記ゲート酸化膜を介して、前記高耐圧ｐウェル表面上及び前記トレンチの中にゲートポリシリコン膜を堆積するゲートポリシリコン膜堆積工程と、
    ゲート・リソグラフィを用いて、前記ゲートポリシリコン膜から前記ゲート電極を形成するゲート電極形成工程と、
    を含むことを特徴とする横方向半導体デバイスを製造する方法。
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