JP4479276B2 - 横型mosトランジスタの製造方法 - Google Patents
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Description
まず図15は、半導体基板上に形成された横型MOSトランジスタの平面構造を模式的に示す平面図である。
同図16に示すように、このトランジスタは、大きくは、半導体基板(シリコン基板)410と、絶縁層420、そしてこの絶縁層420上に形成された例えばシリコンからなる半導体層430を有して構成されている。このうち、半導体層430は、N型(第1の導電型)のN-層431、P型(第2の導電型)のPウェル432、並びに同Pウェル432上方に形成される各種不純物領域を有して構成されている。またその表面には、LOCOS(Local Oxidation Of Silicon)構造をとるフィールド酸化膜(素子分離用の絶縁層)IS4aおよびIS4bが形成され、これらを通じて同表面がソースセルとドレインセルとに分離されている。ちなみにここでは、フィールド酸化膜IS4aにて分離されるソースセルSC4およびドレインセルDC4の構造を主に示している。
同図20に示されるように、上記従来の製造方法において、ドリフト層DF4、およびフィールド酸化膜IS4aおよびIS4bは、それぞれファーストフォトにて形成されたアライメントマークを用いてマスク合わせされる。また、チャネル層CH4およびベース層BS4は各々、フィールド酸化膜IS4aおよびIS4bをアライメントマークとしてマスク合わせされる。より正確にいうと、上記チャネル層CH4は、フィールド酸化膜IS4aおよびIS4bをアライメントマークとしてパターニングされた電極材(ゲート電極442aおよび442b)をマスクとするセルフアライメント(自己整合)にて形成される。
また、前記絶縁層を貫通させるようなイオン注入を、請求項4に記載のように、前記マスクとする電極材の膜厚を前記絶縁層の膜厚に対して相対的に厚くすることにより実現するようにすることで、当該絶縁層を貫通させるようなイオン注入は容易に実現されることとなる。
図1〜図6に、この発明にかかる横型MOSトランジスタの製造方法についてその第1の実施の形態を示す。
次に、図3(b)に示すように、例えば熱酸化により、半導体層130の上に例えば酸化シリコンからなる絶縁膜141を成膜する。次いで図3(c)に示すように、この成膜した絶縁膜141の上に、例えば膜厚「6000Å」の多結晶シリコンからなる電極材を成膜するとともに、例えばフォトリソグラフィによりこれをパターニングしてゲート電極142a〜142cを形成する。このとき、上記電極材の膜厚は、上記フィールド酸化膜IS1aおよびIS1bの膜厚に対して相対的に厚く設定される。また、ここでのリソグラフィ工程においても、ファーストフォトにて形成されたアライメントマークを用いてマスク合わせされる。
このように、この実施の形態にかかる横型MOSトランジスタの製造方法では、ドリフト層DF1およびチャネル層CH1およびベース層BS1の形成が、1回のリソグラフィ工程を通じてパターニングされた電極材(ゲート電極142a〜142c)をマスクとするセルフアライメント(自己整合)にて行われる。このため、ドリフト層DF1およびチャネル層CH1およびベース層BS1が、マスク合わせに伴うアライメントずれなく、位置精度良く形成されることとなる。すなわちこれにより、アライメントずれに起因する性能低下を好適に抑制することができるようになる。
(1)LOCOS構造をとるフィールド酸化膜IS1aおよびIS1bにて半導体層130の表面をソースセルとドレインセルとに分離する。半導体層130上に成膜した絶縁膜および電極材をパターニングしてゲート絶縁膜141a〜141cを介して多結晶シリコンからなるゲート電極142a〜142cを形成する。その後、上記パターニングした電極材(ゲート電極142aおよび142b)をマスクとしてソースセルSC1に対してイオン注入を行って、P型の不純物領域135を形成する。次いで、同じく上記パターニングした電極材(ゲート電極142bおよび142c)をマスクとしてドレインセルDC1およびフィールド酸化膜IS1aおよびIS1bに対してそれらフィールド酸化膜を貫通させるようなイオン注入を行って、N型の不純物領域133を形成する。次いで、ゲート電極142a〜142cにサイドウォール145a〜145cを形成した後、同じく上記パターニングした電極材(ゲート電極142aおよび142b)をマスクとしてソースセルSC1に対してイオン注入を行って、P型の不純物領域134を形成する。そして、こうして形成された不純物領域133〜135をそれぞれ熱拡散して、ドリフト層DF1およびベース層BS1、並びにチャネル層CH1を形成することとした。これにより、ドリフト層DF1およびチャネル層CH1およびベース層BS1が、マスク合わせに伴うアライメントずれなく位置精度良く形成されることとなり、ひいてはアライメントずれに起因する性能低下を好適に抑制することができるようになる。
(第2の実施の形態)
次に、図7〜図9に、この発明にかかる横型MOSトランジスタの製造方法についてその第2の実施の形態を示す。
そして、先の図3(b)〜(c)に示した工程と同様の工程を経て、例えば酸化シリコンからなる絶縁膜241、および例えば膜厚「6000Å」の多結晶シリコンからなるゲート電極242a〜242cを形成する。なおここでも、上記ゲート電極242a〜242cの電極材の膜厚は、上記フィールド酸化膜IS2aおよびIS2bの膜厚に対して相対的に厚く設定される。
このように、この実施の形態にかかる横型MOSトランジスタの製造方法においても、先の第1の実施の形態と同様、ドリフト層DF2およびチャネル層CH2およびベース層BS2の形成が、1回のリソグラフィ工程を通じてパターニングされた電極材(ゲート電極242a〜242c)をマスクとするセルフアライメント(自己整合)にて行われる。このため、ドリフト層DF2およびチャネル層CH2およびベース層BS2が、リソグラフィ工程でのマスク合わせに起因するアライメントずれなく、位置精度良く形成されることとなる。これにより、ベース層BS2を形成して高耐圧化を図りつつ、前述したマスク合わせに伴うアライメントずれに起因したオン抵抗の上昇を抑制することができるようになる。
次に、図10〜図14に、横型MOSトランジスタの製造方法の比較例を示す。
次に、図12(b)に示すように、例えば熱酸化により、半導体層330の上に例えば酸化シリコンからなる絶縁膜341を成膜するとともに、この絶縁膜341の上に、例えば膜厚「4000Å」の多結晶シリコンからなる電極材を成膜し、例えばフォトリソグラフィによりこの電極材をパターニングしてゲート電極342a〜342cを形成する。なお、このリソグラフィ工程では、上記トレンチT3aおよびT3bを、もしくはこれらに対応するフィールド酸化膜IS3aおよびIS3bをアライメントマークに用いてマスク合わせされる。
図14は、上記製造方法について、ドリフト層(Nウェル)DF3、チャネル層CH3、並びにベース層BS3のマスク合わせ回数を比較して示す比較図である。
(1)レジストRE31をマスクとして半導体層330の表面をソースセルとドレインセルとに分離するトレンチT3aおよびT3bを形成する。次いで、同じくレジストRE31をマスクとしてトレンチT3aおよびT3bに対してイオン注入を行って不純物領域333aおよび333bを形成する。その後、トレンチT3aおよびT3bに絶縁膜を埋設してSTI構造をとるフィールド酸化膜IS3aおよびIS3bを形成する。そして、上記トレンチT3aおよびT3bを、もしくはこれらに対応するフィールド酸化膜IS3aおよびIS3bをアライメントマークとしてパターニングされた電極材(ゲート電極342aおよび342b)をマスクとして、ソースセルSC1に対してイオン注入および熱拡散を行う。このようにして、P型のチャネル層CH3および同じくP型のベース層BS3を形成するようにした。
なお、上記各実施の形態および比較例は、以下のように変更して実施してもよい。
・上記比較例においては、レジストRE31をマスクとして半導体層330の表面をソースセルとドレインセルとに分離するトレンチT3aおよびT3bを形成するようにした。そしてその後、同じくレジストRE31をマスクとしてトレンチT3aおよびT3bに対してイオン注入を行って、ドリフト層を形成するための不純物領域333aおよび333bを形成するようにした。これに代えて、半導体層330の表面をトレンチT3aおよびT3bにてソースセルとドレインセルとに分離するとともに、それらトレンチをアライメントマークとしてパターニングされたマスクを用いてそれらトレンチおよびドレインセルDC3に対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成するようにしてもよい。こうすることによっても、ドリフト層DF3に対するチャネル層CH3、およびベース層BS3のアライメント(位置合わせ)を1回合わせとすることができるようになる。すなわちこのような製造方法によっても、比較例の前記(1)の効果と同様もしくはそれに準じた効果が得られるようになる。
・その他、
(イ)半導体層の表面をトレンチにてソースセルとドレインセルとに分離するとともに、そのトレンチをアライメントマークとしてパターニングされたマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成する。その後、前記トレンチに絶縁膜を埋設してSTI構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行う。
(ロ)適宜のマスクを用いて半導体層の表面をソースセルとドレインセルとに分離するトレンチを形成するとともに、そのマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成する。その後、前記トレンチに絶縁膜を埋設してSTI構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行う。
を満たす範囲で、上記比較例は適宜変更可能である。
Claims (6)
- 半導体層の表面を素子分離用の絶縁層にてソースセルとドレインセルとに分離した後に、前記半導体層上に成膜した絶縁膜および電極材をパターニングし、該パターニングした電極材の1つとして前記絶縁層近傍の前記ソースセル上にゲート絶縁膜を介してゲート電極を少なくとも形成した後、
(a)前記ドレインセルおよび前記絶縁層に対して前記絶縁層を貫通させるようなイオン注入を行って、第1の導電型からなって前記ドレインセルの表面に形成されるドレイン層へのキャリア通路となるドリフト層を形成するための不純物領域を形成する工程、
(b)前記ソースセルに対してイオン注入を行って、前記ゲート電極の下方の少なくとも一部を含んで第2の導電型からなるチャネル層を形成するための不純物領域を形成する工程、
(c)前記ソースセルに対してイオン注入を行って、第2の導電型からなってソース層下を含んでその周辺を高濃度化するベース層を形成するための不純物領域を形成する工程、を前記パターニングした電極材をマスクとして行う
ことを特徴とする横型MOSトランジスタの製造方法。 - 前記電極材は多結晶シリコンからなり、前記パターニングした電極材をマスクとして、前記チャネル層を形成するための不純物領域を形成すべく前記ソースセルに対してイオン注入を行った後、前記パターニングした電極材にサイドウォールを形成し、その後、このサイドウォールを形成した電極材をマスクとして、前記ベース層を形成するための不純物領域を形成すべく前記ソースセルに対してイオン注入を行う
請求項1に記載の横型MOSトランジスタの製造方法。 - 前記ドリフト層を形成するための不純物領域および前記チャネル層を形成するための不純物領域および前記ベース層を形成するための不純物領域に対しての熱拡散工程を、1つの熱拡散工程を共用するかたちで行って、これら不純物領域をそれぞれドリフト層およびチャネル層およびベース層とする
請求項2に記載の横型MOSトランジスタの製造方法。 - 前記絶縁層を貫通させるようなイオン注入を、前記マスクとする電極材の膜厚を前記絶縁
層の膜厚に対して相対的に厚くすることにより実現する
請求項1〜3のいずれか一項に記載の横型MOSトランジスタの製造方法。 - 前記絶縁層は、LOCOS構造をとるフィールド酸化膜からなる
請求項1〜4のいずれか一項に記載の横型MOSトランジスタの製造方法。 - 前記絶縁層は、STI構造をとる絶縁膜からなる
請求項1〜4のいずれか一項に記載の横型MOSトランジスタの製造方法。
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