JP5479245B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 92
- 239000000758 substrate Substances 0.000 claims description 48
- 239000000463 material Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 45
- 239000012535 impurity Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Description
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する断面図であり、
図2は、本実施形態に係る半導体装置を例示する回路図である。
図3(a)及び(b)は、本実施形態に係る半導体装置の動作を例示する回路図であり、(a)はアノード端子にカソード端子よりも高い電位が印加された場合を示し、(b)はカソード端子にアノード端子よりも高い電位が印加された場合を示す。
上述の如く、p形MOSFET39は、アノード端子Taからカソード端子Tcに向けては電流を流すが、カソード端子Tcからアノード端子Taに向けては電流を流さない。すなわち、p形MOSFET39は、ダイオードとして機能する。また、p形MOSFET39は、MOSFET動作によって、電流を流したり遮断したりするため、アノード端子Taからカソード端子Tcに流れる電流が、半導体基板10に漏れることが少ない。すなわち、半導体基板10へのリーク電流が少ない。これにより、電流の損失を抑えることができると共に、ノイズ電流が抑制されるため、半導体装置1を信号処理装置として使用する場合には、信号の波形が乱れにくい。
図4は、本比較例に係る半導体装置を例示する断面図である。
図4に示すように、本比較例に係る半導体装置101には、p形MOSFET139が形成されている。p形MOSFET139の構成は、前述の第1の実施形態におけるp形MOSFET39(図1参照)の構成と同様である。但し、本比較例においては、抵抗素子としての導電膜20(図1参照)が設けられていない。また、配線32及び33(図1参照)の代わりに配線135が設けられている。配線135は、ゲート電極19、ソース・ドレイン領域16及びチャネル領域14に共通接続されており、カソード端子Tcとなっている。
図5は、本実施形態に係る半導体装置を例示する断面図であり、
図6は、本実施形態に係る半導体装置を例示する回路図である。
図5及び図6に示すように、本実施形態に係る半導体装置2は、前述の第1の実施形態に係る半導体装置1(図1及び図2参照)と比較して、p形MOSFET39の代わりにn形MOSFET49が形成されている点が異なっている。
図7(a)及び(b)は、本実施形態に係る半導体装置の動作を例示する回路図であり、(a)はアノード端子にカソード端子よりも高い電位が印加された場合を示し、(b)はカソード端子にアノード端子よりも高い電位が印加された場合を示す。
本実施形態の効果は、前述の第1の実施形態と同様である。すなわち、n形MOSFET49は、アノード端子Taからカソード端子Tcに向けては電流を流すが、カソード端子Tcからアノード端子Taに向けては電流を流さないため、ダイオードとして機能する。また、n形MOSFET49は、MOSFET動作によって電流を流したり遮断したりするため、半導体基板10に漏れるリーク電流が少ない。この結果、電流の損失を抑えることができると共に、半導体装置2を信号処理装置として使用する場合には、信号の波形が乱れにくい。
図8は、本実施形態に係る半導体装置を例示する断面図である。
図8に示すように、本実施形態に係る半導体装置3は、前述の第1の実施形態に係る半導体装置1(図1及び図2参照)と比較して、n形エピタキシャル層12の上層部分にp形のリサーフ領域51が形成されており、ソース・ドレイン領域15はチャネル領域14内ではなく、リサーフ領域51内に形成されている点が異なっている。また、リサーフ領域51内には、絶縁体として、STI(shallow trench isolation)52が設けられている。
図9は、本実施形態に係る半導体装置を例示する断面図である。
図9に示すように、本実施形態は、前述の第2の実施形態と第3の実施形態とを組み合わせた例である。すなわち、本実施形態に係る半導体装置4は、前述の第3の実施形態に係る半導体装置3(図8参照)と比較して、p形LDMOS59の代わりにn形LDMOS69が形成されている点が異なっている。
Claims (7)
- 半導体基板と、
前記半導体基板の上層部分に形成された第1導電型のチャネル領域と、
前記チャネル領域の上層部分に相互に離隔して形成され、導電型が第2導電型である第1及び第2のソース・ドレイン領域と、
前記半導体基板上に設けられた絶縁膜と、
前記第1のソース・ドレイン領域と前記第2のソース・ドレイン領域との間の領域の直上域に設けられ、前記絶縁膜の少なくとも一部を介して前記半導体基板から離隔したゲート電極と、
前記チャネル領域と前記第2のソース・ドレイン領域との第1の接続点と前記ゲート電極との間に接続された抵抗素子と、
を備え、
前記第1のソース・ドレイン領域が一方の端子であり、前記抵抗素子と前記ゲート電極との第2の接続点が他方の端子であることを特徴とする半導体装置。 - 前記半導体基板は、
第2導電型基材と、
前記第2導電型基材上に設けられ、上層部分の一部に前記チャネル領域が形成された第1導電型層と、
を有することを特徴とする請求項1記載の半導体装置。 - 半導体基板と、
前記半導体基板の上層部分に形成された第1導電型のチャネル領域と、
前記半導体基板の上層部分に形成され、前記チャネル領域から離隔し、導電型が第2導電型であるリサーフ領域と、
前記リサーフ領域の上層部分に形成された第2導電型の第1のソース・ドレイン領域と、
前記チャネル領域の上層部分に形成された第2導電型の第2のソース・ドレイン領域と、
前記半導体基板上に設けられた絶縁膜と、
前記第1のソース・ドレイン領域と前記第2のソース・ドレイン領域との間の領域の直上域に設けられ、前記絶縁膜の少なくとも一部を介して前記半導体基板から離隔したゲート電極と、
前記チャネル領域と前記第2のソース・ドレイン領域との接続点と前記ゲート電極との間に接続された抵抗素子と、
を備え、
前記第1のソース・ドレイン領域が一方の端子であり、前記抵抗素子と前記ゲート電極との接続点が他方の端子であることを特徴とする半導体装置。 - 前記半導体基板は、
第2導電型基材と、
前記第2導電型基材上に設けられ、上層部分の一部に前記チャネル領域及び前記リサーフ領域が形成された第1導電型層と、
を有することを特徴とする請求項3記載の半導体装置。 - 前記リサーフ領域内であって、前記第1のソース・ドレイン領域と前記第2のソース・ドレイン領域との間に設けられた絶縁体をさらに備えたことを特徴とする請求項3または4に記載の半導体装置。
- 前記抵抗素子は、前記ゲート電極と同じ層に形成された導電膜であることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。
- 前記ゲート電極及び前記導電膜はポリシリコンにより形成されていることを特徴とする請求項6記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010151007A JP5479245B2 (ja) | 2010-07-01 | 2010-07-01 | 半導体装置 |
US13/052,014 US8860146B2 (en) | 2010-07-01 | 2011-03-18 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010151007A JP5479245B2 (ja) | 2010-07-01 | 2010-07-01 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012015354A JP2012015354A (ja) | 2012-01-19 |
JP2012015354A5 JP2012015354A5 (ja) | 2012-10-04 |
JP5479245B2 true JP5479245B2 (ja) | 2014-04-23 |
Family
ID=45399063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010151007A Expired - Fee Related JP5479245B2 (ja) | 2010-07-01 | 2010-07-01 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8860146B2 (ja) |
JP (1) | JP5479245B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5904905B2 (ja) * | 2012-08-23 | 2016-04-20 | 株式会社東芝 | 半導体装置 |
JP2016025155A (ja) * | 2014-07-17 | 2016-02-08 | 株式会社東芝 | 半導体装置 |
CN113658948B (zh) * | 2021-08-12 | 2022-06-07 | 深圳市芯电元科技有限公司 | 一种改善关断特性的mosfet芯片制造方法 |
CN118339660A (zh) * | 2021-11-15 | 2024-07-12 | 株式会社日本显示器 | 半导体装置、显示装置及半导体集成电路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3387940B2 (ja) * | 1992-05-28 | 2003-03-17 | ローム株式会社 | 電源バックアップ用半導体装置 |
US5801418A (en) * | 1996-02-12 | 1998-09-01 | International Rectifier Corporation | High voltage power integrated circuit with level shift operation and without metal crossover |
JP4701886B2 (ja) | 2005-07-13 | 2011-06-15 | 富士電機システムズ株式会社 | 半導体装置 |
JP2008227197A (ja) | 2007-03-14 | 2008-09-25 | Toyota Motor Corp | 半導体装置 |
JP2009032968A (ja) * | 2007-07-27 | 2009-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
JP5385679B2 (ja) * | 2008-05-16 | 2014-01-08 | 旭化成エレクトロニクス株式会社 | 横方向半導体デバイスおよびその製造方法 |
JP5578805B2 (ja) * | 2008-05-19 | 2014-08-27 | キヤノン株式会社 | 半導体集積回路の保護回路及びその駆動方法 |
-
2010
- 2010-07-01 JP JP2010151007A patent/JP5479245B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-18 US US13/052,014 patent/US8860146B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8860146B2 (en) | 2014-10-14 |
JP2012015354A (ja) | 2012-01-19 |
US20120001269A1 (en) | 2012-01-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120817 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131011 |
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A521 | Written amendment |
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