DE102017130223B4 - Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler - Google Patents

Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler Download PDF

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Abstract

Halbleitervorrichtung (100), die aufweist:eine erste planare Feldeffekttransistorzelle (101) und eine zweite planare Feldeffekttransistorzelle (102), die elektrisch parallel geschaltet sind und jeweils ein Drainerweiterungsgebiet (103) zwischen einem Kanalbereich und einem Drainanschluss (D) an einer ersten Oberfläche (109) eines Halbleiterkörpers (104) aufweisen, wobeieine Gateelektrode (106) der ersten Feldeffekttransistorzelle (101) mit einem Sourceanschluss (S) elektrisch verbunden ist; undeine Gateelektrode (106) der zweiten Feldeffekttransistorzelle (102) mit einem vom Sourceanschluss (S) elektrisch getrennten Gateanschluss (G) verbunden ist.

Description

  • TECHNISCHES GEBIET
  • Die Anmeldung betrifft eine Halbleitervorrichtung mit einer planaren Feldeffekttransistorzelle. Derartige Halbleiterbauelemente sind beispielsweise aus den Druckschriften US 2012 / 0 187 485 A1 , US 8 618 606 B2 , DE 10 2008 038 300 A1 , und US 2011 / 0 101 454 A1 bekannt.
  • HINTERGRUND
  • In Halbleiterbauelementen mit Feldeffekttransistoren werden typischerweise eine Vielzahl von Feldeffekttransistorzellen parallel geschaltet, um eine gewünschte Stromtragfähigkeit zu realisieren. In Schaltungsanwendungen wie etwa DC-DC Wandlern werden die Transistoren beispielsweise so optimiert, dass auftretende Verluste in jedem Schaltzyklus minimiert werden. Bei jedem Zyklus werden verschiedene Schaltzustände durchlaufen, wobei in jeder Schaltphase unterschiedliche Verlustanteile zustande kommen, die durch bestimmte Transistorparameter vergrößert oder verkleinert werden können. Während einer dieser Phasen fließt im beispielhaften Fall eines DC-DC Wandlers der Strom rückwärts durch die Feldeffekttransistorzellen bei geschlossenem Kanal, wobei die Body-Diode in Vorwärtsrichtung betrieben wird.
  • Wünschenswert ist es, die Verlustleistung von Feldeffekttransistorzellen zu reduzieren, um dadurch die Effizienz einer mit den Feldeffekttransistorzellen realisierten Schaltungsanordnung zu verbessen.
  • ZUSAMMENFASSUNG
  • Die oben genannte Aufgabe wird durch den Anmeldungsgegenstand gemäß dem unabhängigen Patentanspruch 1 gelöst. Weitere Ausführungsformen sind in den abhängigen Ansprüchen beschrieben.
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung, die eine erste planare Feldeffekttransistorzelle und eine zweite planare Feldeffekttransistorzelle aufweist. Die erste planare Feldeffekttransistorzelle und die zweite planare Feldeffekttransistorzelle sind elektrisch parallel geschalten und weisen jeweils ein Drainerweiterungsgebiet zwischen einem Kanalbereich und einem Drainanschluss an einer ersten Oberfläche eines Halbleiterkörpers auf. Eine Gateelektrode der ersten Feldeffekttransistorzelle ist mit einem Sourceanschluss elektrisch verbunden, und eine Gateelektrode der zweiten Feldeffekttransistorzelle ist mit einem vom Sourceanschluss elektrisch getrennten Gateanschluss verbunden. Die erste Feldeffekttransistorzelle ist aufgrund der elektrischen Verbindung zwischen dem Sourceanschluss und der Gateelektrode als sogenannte MOS (metal-oxid-semiconductor, Metall-Oxid-Halbleiter) gated diode, MGD, verschaltet. Diese MGD ist zur zweiten Feldeffekttransistorzelle elektrisch parallel geschaltet. Durch Parallelschaltung einer geeigneten Vielzahl der zweiten Feldeffekttransistorzellen lässt sich beispielsweise eine Stromtragfähigkeit eines auszubildenden Leistungstransistors einstellen, wobei die als MGD wirkende erste Feldeffekttransistorzelle der Reduktion der Verlustleistung im Rückwärtsbetrieb der Feldeffekttransistorzellen dient, d.h. in dem Betriebsmodus, in dem eine Body-Diode in Vorwärtsrichtung betrieben wird.
  • Gemäß einer Ausführungsform ist das Drainerweiterungsgebiet geeignet, eine Drain-zu-Source Spannung in einem Bereich von 5V bis 200V zu sperren. Durch eine geeignete Dimensionierung sowie Dotierung des Drainerweiterungsgebiets kann der gewünschte Spannungssperrbereich eingestellt werden. Somit können die Feldeffekttransistorzellen beispielsweise in Schaltungsanwendungen wie DC-DC Wandlern zum Einsatz kommen.
  • Die vorliegende Offenbarung betrifft ferner eine Halbleitervorrichtung, die eine erste planare Feldeffekttransistorzelle umfasst, welche ein Drainerweiterungsgebiet zwischen einem Kanalbereich und einem Drainanschluss an einer ersten Oberfläche eines Halbleiterkörpers aufweist. Eine Gateelektrode der ersten Feldeffekttransistorzelle ist mit einem Sourceanschluss elektrisch verbunden ist, und das Drainerweiterungsgebiet ist geeignet, eine Drain-zu-Source Spannung in einem Bereich von 5V bis 200V zu sperren.
  • Gemäß einer Ausführungsform ist eine erste Dicke eines auf dem Kanalbereich der ersten planaren Feldeffekttransistorzelle angeordneten ersten Gatedielektrikums kleiner ist als eine zweite Dicke eines auf dem Kanalbereich der zweiten planaren Feldeffekttransistorzelle eine Schwellspannung Vth der als MGD verschalteten ersten Feldeffekttransistorzelle gegenüber der als Lasttransistor dienenden zweiten Feldeffekttransistorzelle absenken und eine Reduktion der Verlustleistung im Rückwärtsbetrieb der Feldeffekttransistorzellen, d.h. bei in Flussrichtung betriebener Body-Drain Diode, dadurch erzielen, dass der Stromfluss durch die als MGD wirkende erste Feldeffekttransistorzelle bereits unterhalb der Flussspannung der Body-Drain Diode einsetzt.
  • Gemäß einer Ausführungsform liegt ein Verhältnis aus zweiter Dicke zu erster Dicke in einem Bereich von 2 bis 20. Dies ermöglicht ein vorteilhaftes Absenken der Schwellspannung Vth der als MGD verschalteten ersten Feldeffekttransistorzelle gegenüber der einen Laststrom führenden zweiten Feldeffekttransistorzelle.
  • Gemäß einer Ausführungsform grenzen ein Bodygebiet der ersten Feldeffekttransistorzelle und ein Bodygebiet der zweiten Feldeffekttransistorzelle von gegenüberliegenden Seiten lateral an ein zwischen der ersten planaren Feldeffekttransistorzelle und der zweiten planaren Feldeffekttransistorzelle ausgebildetes Bauelementisolationsgebiet an. Das Bauelementisolationsgebiet kann sowohl der elektrischen Isolation zwischen erster und zweiter Feldeffekttransistorzelle dienen als auch Vorteile hinsichtlich der Prozessierung mit sich bringen, z.B. Strukturierung einer über den Gatedielektrika der ersten und zweiten planaren Feldeffekttransistorzellen ausgebildeten Elektrode, z.B. einer Gateelektrode aus polykristallinem Silizium.
  • Gemäß einer Ausführungsform erstreckt sich eine erste laterale Richtung entlang einer Kanallängenrichtung des Kanalbereichs senkrecht zu einer Kanalweitenrichtung, und laterale Abmessungen von dotierten Halbleitergebieten der ersten planaren Feldeffekttransistorzelle entlang der ersten lateralen Richtung stimmen mit lateralen Abmessungen korrespondierender dotierter Halbleitergebiete der zweiten planaren Feldeffekttransistorzelle entlang der ersten lateralen Richtung überein. Somit lassen sich beispielsweise die als MGD wirkenden ersten Feldeffekttransistorzellen als Streifen- oder Ringsegmente zwischen den Streifen- oder Ringsegmenten der als Lasttransistor wirkenden zweiten Feldeffekttransistorzellen platzieren und so eine vorteilhafte homogene Stromverteilung im Vorwärtsbetrieb der Body-Drain Diode erzielen.
  • Gemäß einer weiteren Ausführungsform erstreckt sich ein die Gateelektrode der ersten planaren Feldeffekttransistorzelle ausbildendes Elektrodenmaterial von der Gateelektrode der ersten planaren Transistorzelle bis oberhalb des Drainerweiterungsgebiets der zweiten planaren Feldeffekttransistorzelle und bildet dort eine Feldplatte, die zwischen dem Drainanschluss und der Gateelektrode der zweiten planaren Feldeffekttransistorzelle ausgebildet ist. Dies ermöglicht eine sehr kompakte Anordnung der ersten und zweiten Feldeffekttransistorzellen bei gleichzeitiger elektrischer Feldabschirmung.
  • Gemäß einer weiteren Ausführungsform ist die zweite planare Feldeffekttransistorzelle Teil eines lateralen Leistungstransistors mit einer Vielzahl parallel geschalteter Feldeffekttransistorzellen, die geeignet sind zum Schalten von Lastströmen größer als 100 mA. Somit eignet sich die Halbleitervorrichtung für eine Vielzahl von Leistungshalbleiteranwendungen wie etwa DC-DC Wandlern.
  • Gemäß einer weiteren Ausführungsform weist die Halbleitervorrichtung zudem ein tiefes Bodygebiet auf, das mit dem Sourceanschluss elektrisch verbunden ist und sich unterhalb des Drainerweiterungsgebiets der ersten planaren Feldeffekttransistorzelle in einer ersten lateralen Richtung entlang einer Kanallängenrichtung des Kanalbereichs senkrecht zu einer Kanalweitenrichtung erstreckt, wobei eine Erstreckung des tiefen Bodygebiets in der ersten lateralen Richtung und eine Erstreckung des Drainerweiterungsgebiets in der ersten lateralen Richtung mindestens teilweise überlappen. Die teilweise Überlappung wirkt sich aufgrund des Kompensationsprinzips bzw. RESURF (REduced SURface Field)-Prinzips positiv auf die Sperrfähigkeit der lateralen Feldeffekttransistorzelle aus. Die Erstreckung des tiefen Bodygebiets in der ersten lateralen Richtung und eine Erstreckung der Gateelektrode in der ersten lateralen Richtung können beispielsweise ebenso überlappen.
  • Gemäß einer weiteren Ausführungsform ist eine Schwellspannung der ersten planaren Feldeffekttransistorzelle kleiner ist als eine Flussspannung einer Body-Drain Diode der ersten planaren Feldeffekttransistorzelle. Dadurch lässt sich bei der als MGD wirkenden ersten Feldeffekttransistorzelle eine Reduktion der Verlustleistung im Rückwärtsbetrieb der Feldeffekttransistorzellen, d.h. in dem Betriebsmodus, in dem die Body-Drain Diode in Vorwärtsrichtung betrieben wird, erzielen.
  • Gemäß einer weiteren Ausführungsform erstreckt sich ein die Gateelektrode der ersten planaren Feldeffekttransistorzelle ausbildendes Elektrodenmaterial von der Gateelektrode der ersten planaren Transistorzelle bis oberhalb des Drainerweiterungsgebiets der ersten planaren Feldeffekttransistorzelle und bildet dort eine Feldplatte, die zwischen dem Drainanschluss und der Gateelektrode der ersten planaren Feldeffekttransistorzelle ausgebildet ist. Die Halbleitervorrichtung weist zudem ein weiteres Dielektrikum auf, das an das Gatedielektrikum der ersten Transistorzelle lateral angrenzt und vertikal zwischen der Feldplatte und dem Drainerweiterungsgebiet der ersten planaren Feldeffekttransistorzelle ausgebildet ist, wobei eine Dicke des weiteren Dielektrikums größer ist als eine Dicke des Gatedielektrikums der ersten planaren Feldeffekttransistorzelle. Dadurch lässt sich im Bereich des Kanalendes und des Drainerweiterungsgebiets eine bessere elektrische Feldabschirmung erzielen.
  • Gemäß einer Ausführungsform weist das weitere Dielektrikum ein STI-Dielektrikum, Shallow Trench Isolation-Dielektrikum auf. Das weitere Dielektrikum zwischen dem STI-Dielektrikum und dem Gatedielektrikum kann zudem ein planares Dielektrikum aufweisen, das dicker ist als das Gatedielektrikum der ersten Feldeffekttransistorzelle, d.h. dicker als das erste Gatedielektrikum.
  • Gemäß einer Ausführungsform grenzt ein Teil des Gatedielektrikums der ersten planaren Feldeffekttransistorzelle an der ersten Oberfläche an eine Oberseite eines Teils des Drainerweiterungsgebiets der ersten Feldeffekttransistorzelle an.
  • Das weitere Dielektrikum kann beispielsweise ein LOCOS-Oxid, LOCal Oxidation of Silicon-Oxid sein. Ebenso kann das weitere Dielektrikum ein planares Dielektrikum umfassen, dessen Unterseite stufenfrei in eine Unterseite des ersten Gatedielektrikums übergeht, und dessen Oberseite über eine zur ersten Oberfläche gerichtete Stufe in eine Oberseite des ersten Gatedielektrikums übergeht.
  • Gemäß einer Ausführungsform nimmt eine Dicke des weiteren Dielektrikums in Richtung zum Drainanschluss zu. Eine Unterseite des weiteren Dielektrikums verläuft beispielsweise parallel zur ersten Oberfläche, und eine Oberseite des weiteren Dielektrikums fällt beispielsweise schräg zur Oberseite des Gatedielektrikums der ersten planaren Feldeffekttransistorzelle ab.
  • Die Halbleitervorrichtung kann in einer Vielzahl von Anwendungen eingesetzt werden. Gemäß einer Ausführungsform weist beispielsweise weist ein DC-DC-Wandler eine der oben beschriebenen Ausführungsformen der Halbleitervorrichtung auf.
  • Figurenliste
  • Die begleitenden Zeichnungen dienen dem Verständnis von Ausführungsbeispielen der Erfindung, sind in die Offenbarung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen lediglich Ausführungsbeispiele und dienen zusammen mit der Beschreibung deren Erläuterung. Weitere Ausführungsbeispiele und zahlreiche der beabsichtigten Vorteile ergeben sich unmittelbar aus der nachfolgenden Detailbeschreibung. Die in den Zeichnungen gezeigten Elemente und Strukturen sind nicht notwendigerweise maßstabsgetreu zueinander dargestellt. Gleiche Bezugszeichen verweisen auf gleiche oder einander entsprechende Elemente und Strukturen.
    • 1 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung mit einer ersten planaren Feldeffekttransistorzelle und einer zweiten planaren Feldeffekttransistorzelle, die elektrisch parallel geschalten sind und jeweils ein Drainerweiterungsgebiet aufweisen.
    • 2 zeigt Diagramm, das einen im Rückwärtsbetrieb der Feldeffekttransistorzellen von 1 bereits frühzeitig einsetzenden Stromfluss über die als MGD wirkende erste Transistorzelle schematisch darstellt, wobei der Strom I gegenüber der Spannung U aufgetragen ist.
    • 3 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung, bei der das Bodygebiet der ersten Feldeffekttransistorzelle und das Bodygebiet der zweiten Feldeffekttransistorzelle von gegenüberliegenden Seiten lateral an ein zwischen der ersten planaren Feldeffekttransistorzelle und der zweiten planaren Feldeffekttransistorzelle ausgebildetes Bauelement isolationsgebiet angrenzen.
    • 4 ist eine schematische Querschnittsansicht zu einer Ausführungsform einer als MGD verschalteten planaren ersten Feldeffekttransistorzelle.
    • 5 zeigt eine beispielhafte Draufsicht auf eine erste Oberfläche eines Halbleiterkörpers einer wie in 1 gezeigten Halbleitervorrichtung.
    • 6 zeigt eine weitere Draufsicht auf eine Ebene der Gateelektrode eines Halbleiterkörpers einer wie in 1 gezeigten Halbleitervorrichtung.
    • 7A bis 7F zeigen schematische Querschnittsansichten der planaren ersten Feldeffekttransistorzelle zur Veranschaulichung von Ausführungsformen hinsichtlich der elektrischen Isolierung an der Oberfläche des Halbleiterkörpers zwischen dem Sourceanschluss und dem Drainanschluss.
    • 8 zeigt ein schematisches Schaltungsdiagramm eines DC-DC Wandlers mit Feldeffekttransistoren, die entsprechend den Ausführungsformen der 1 bis 7F gestaltet sein können.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil der Offenbarung bilden und in denen zu Veranschaulichungszwecken spezifische Ausführungsbeispiele gezeigt sind. In diesem Zusammenhang wird eine Richtungsterminologie wie „Oberseite“, „Boden“, „Vorderseite“, „Rückseite“, „vorne“, „hinten“ usw. auf die Ausrichtung der gerade beschriebenen Figuren bezogen. Da die Komponenten der Ausführungsbeispiele in unterschiedlichen Orientierungen positioniert werden können, dient die Richtungsterminologie nur der Erläuterung und ist in keiner Weise als begrenzend aufzufassen.
  • Es versteht sich von selbst, dass weitere Ausführungsbeispiele existieren und an den Ausführungsbeispielen strukturelle oder logische Änderungen gemacht werden können, ohne dass dabei von dem durch die Patentansprüche Definierten abgewichen wird. Die Beschreibung der Ausführungsbeispiele ist insoweit nicht begrenzend. Insbesondere können Elemente von im Folgenden beschriebenen Ausführungsbeispielen mit Elementen von anderen der beschriebenen Ausführungsbeispiele kombiniert werden, sofern sich aus dem Kontext nichts anderes ergibt.
  • Bei den Begriffen „haben“, „enthalten“, „umfassen“, „aufweisen“ und dergleichen handelt es sich im Folgenden um offene Begriffe, die einerseits auf das Vorhandensein der besagten Elemente oder Merkmale hinweisen, andererseits das Vorhandensein von weiteren Elementen oder Merkmalen nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel umfassen sowohl den Plural als auch den Singular, sofern sich aus dem Zusammenhang nicht eindeutig etwas anderes ergibt.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und die Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch zusätzliche Elemente oder Merkmale nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die steuerbar sind, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorzusehen.
  • In 1 ist eine Halbleitervorrichtung 100 in einer schematischen Querschnittsansicht dargestellt. Die Halbleitervorrichtung 100 weist eine erste planare Feldeffekttransistorzelle 101 und eine zweite planare Feldeffekttransistorzelle 102 auf, die elektrisch parallel geschalten sind und jeweils ein Drainerweiterungsgebiet 103 aufweisen.
  • Mit planarer Feldeffekttransistorzelle wird eine Feldeffekttransistorzelle bezeichnet, bei der ein Gatedielektrikum sowie eine Gateelektrode in Planartechnik hergestellt sind, so dass diese auf einem Halbleitersubstrat positioniert sind, und, anders als bei Graben-Gatestrukturen, nicht in einem sich in das Halbleitersubstrat erstreckenden Graben vorliegen.
  • So weisen die ersten und zweiten Feldeffekttransistorzellen 101, 102 in 1 einen Halbleiterkörper 104 auf, auf dem für jede der beiden ersten und zweiten Feldeffekttransistorzellen 101, 102 ein Gatedielektrikum 105 ausgebildet ist. Das der ersten Feldeffekttransistorzelle 101 zugeordnetes Gatedielektrikum 105 wird auch als erstes Gatedielektrikum 1051 bezeichnet und der zweiten Feldeffekttransistorzelle 102 zugeordnetes Gatedielektrikum 105 wird auch als zweites Gatedielektrikum 1052 bezeichnet. Bei dem Gatedielektrikum 105 kann es sich beispielsweise um ein isolierendes Material wie ein Oxid, z.B. SiO2, ein Nitrid, z.B. Si3N4, ein hoch-k-Dielektrikum oder ein niedrig-k-Dielektrikum handeln oder auch um eine beliebige Kombination hieraus. Beispielsweise ist das Gatedielektrikum 105 als thermisches Oxid ausgebildet. Auf dem Gatedielektrikum 105 ist eine Gateelektrode 106 platziert. Die Gateelektrode 106 ist beispielsweise aus einem leitfähigen Material ausgebildet, z.B. aus einem hochdotierten Halbleitermaterial, wie etwas hochdotiertem polykristallinen Silizium, einem Metall, einem Metallsilizid, einer Metalllegierung oder einer beliebigen Kombination hieraus.
  • Dem Halbleiterkörper 104 können verschiedenartige Halbleitermaterialien zugrunde liegen, wie etwa Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), Silizium-Germanium, Germanium, Galliumarsenid, Siliziumcarbid, Galliumnitrid oder auch weitere Verbundhalbleitermaterialien. Der Halbleiterkörper kann auf einem Halbleitersubstrat wie etwa einem Halbleiterwafer basieren und eine oder mehrere darauf abgeschiedene epitaktische Schichten umfassen oder auch rückgedünnt sein. Ein Leitfähigkeitstyp des Drainerweiterungsgebiets 103 stimmt mit einem das Drainerweiterungsgebiet 103 umgebenden Teil des Halbleiterkörpers 104 überein. Jedoch kann beispielsweise eine Dotierungskonzentration im Drainerweiterungsgebiet 103 vergleichsweise größer ausfallen.
  • Bei den ersten und zweiten Feldeffekttransistorzellen 101, 102 kann es sich beispielsweise um Feldeffekttransistorzellen handeln, die in Form eines Streifens oder eines Streifensegments ausgebildet sind. Selbstverständlich können die Feldeffekttransistorzellen auch eine beliebige andere Form aufweisen, z.B. kreisförmig, elliptisch, vieleckig wie etwa oktaedrisch sein. Auch können die ersten und zweiten Feldeffekttransistorzellen 101, 102 alternierend entlang einer Erstreckungsrichtung, z.B. eines Streifens angeordnet sein.
  • Die Gateelektrode 106 der ersten Feldeffekttransistorzelle 101 ist mit einem Sourceanschluss S elektrisch verbunden. Bei dem Sourceanschluss S handelt es sich beispielsweise um eine leitfähige Struktur, die miteinander elektrisch verbundene leitfähige Komponenten wie etwa Kontaktstöpsel, Metallisierungsbahnen sowie Anschlusspads umfassen kann. Die leitfähigen Komponenten ihrerseits bestehen aus leitfähigem Material wie etwa einem Metall, einem Metallsilizid, einer Metalllegierung, einem hochdotierten Halbleiter oder einer Kombination hieraus. Neben dem Sourceanschluss S weist jede der ersten und zweiten Feldeffekttransistorzellen 101, 102 einen Drainanschluss D auf. Für den Drainanschluss D gelten die für den Sourceanschluss S gemachten Angaben hinsichtlich Material und Struktur.
  • Der Sourceanschluss S ist elektrisch mit einem Sourcegebiet 107 von einem ersten Leitfähigkeitstyp sowie einem Bodygebiet 108 von einem zweiten Leitfähigkeitstyp elektrisch verbunden. Der erste Leitfähigkeitstyp stimmt mit dem Leitfähigkeitstyp des Drainerweiterungsgebiets 103 überein. Die elektrische Verbindung zwischen dem Bodygebiet 108 und dem Sourceanschluss S ist in 1 vereinfacht dargestellt und kann in der Praxis auf vielfältige Weise realisiert sein. Beispielsweise kann der Sourceanschluss S einen Grabenkontakt umfassen, der sich in den Halbleiterkörper 104 erstreckt und über einen Boden des Grabenkontakts sowie einen Teil der Seitenwand das Bodygebiet 108 elektrisch kontaktiert. Ebenso kann die elektrische Kontaktierung des Bodygebiets 108 beispielsweise dadurch erfolgen, dass das Sourcegebiet 107 und das Bodygebiet 108 entlang einer senkrecht zur Zeichenebene von 1 gerichteten Richtung, z.B. entlang eines Streifens bei streifenförmiger Gestaltung der Feldeffekttransistorzellen 101, 102, abwechselnd zu einer Oberfläche 109 des Halbleiterkörpers 104 geführt sind und dort mit dem Sourceanschluss S in elektrischem Kontakt stehen. Hierzu wird das Sourcegebiet 107 entlang einer senkrecht zur Zeichenebene von 1 erfolgenden Richtung in Form voneinander beabstandeter Segmente ausgebildet, zwischen denen dann der Kontaktbereich für das Bodygebiet 108 liegt. Auch können das Bodygebiet 108 und das Sourcegebiet 107 an der ersten Oberfläche 109 lateral aneinander angrenzen und jeweils mit dem Sourceanschluss S in elektrischem Kontakt stehen.
  • Die erste Feldeffekttransistorzelle 101 ist aufgrund der elektrischen Verbindung zwischen dem Sourceanschluss S und der Gateelektrode 106 als sogenannte MOS (metal-oxid-semiconductor, Metall-Oxid-Halbleiter) gated diode, MGD, verschaltet. Diese MGD ist zur zweiten Feldeffekttransistorzelle 102 elektrisch parallel geschaltet. Im Fall der zweiten Feldeffekttransistorzelle 102 ist die Gateelektrode 106 mit einem vom Sourceanschluss S elektrisch getrennten Gateanschluss G verbunden. Für den Gateanschluss G gelten die im Zusammenhang mit dem Sourceanschluss S gemachten Ausführungen hinsichtlich Materialien und Struktur. Durch Parallelschaltung einer geeigneten Vielzahl der zweiten Feldeffekttransistorzellen 102 lässt sich beispielsweise eine Stromtragfähigkeit eines auszubildenden Leistungstransistors einstellen.
  • Die ersten und zweiten Feldeffekttransistorzellen 101, 102 können etwa monolithisch in einer Mischtechnologie realisiert sein. Mit derartigen Mischtechnologien können beispielsweise in einem Chip Analogblöcke durch die in dieser Technologie enthaltenen Bipolarbauelemente für Schnittstellen an digitale Systeme, Digitalblöcke durch die in dieser Technologie enthaltenen CMOS (Complementary Metal-Oxid-Semiconductor)-Bauelemente für Signalverarbeitung, sowie Hochspannungs- oder Leistungsblöcke durch in dieser Technologie enthaltenen Feldeffekttransistoren ausgebildet werden. Derartige Mischtechnologien sind beispielsweise als Bipolar-CMOS-DMOS, BCD-Technologien oder Smart Power Technologien, SPT, bekannt und werden in einer Vielzahl von Anwendungsgebieten im Bereich von z.B. Beleuchtung, Motorsteuerung, Automobilelektronik, Leistungsmanagement für Mobilgeräte, Audioverstärker, Leistungsversorgung, Festplatten, Drucker eingesetzt.
  • Bei dem Drainerweiterungsgebiet 103 handelt es sich um ein Halbleitergebiet vom ersten Leitfähigkeitstyp, das den am Ende des Kanals austretenden Kanalstrom zum Drainanschluss D abführt. Ähnlich wie eine Driftzone in einem vertikalen Leistungshalbleiterbauelement dem Abführen des Kanalstroms in vertikaler Richtung zum Drainanschluss dient, dient das Drainerweiterungsgebiet 103 als Driftzone, in der ein Laststrom in lateraler Richtung zum Drainanschluss D geführt wird. Ähnlich wie die Driftzone in vertikalen Leistungshalbleiterbauelementen trägt auch das Drainerweiterungsgebiet 103 in den ersten und zweiten planaren Feldeffekttransistorzellen 101, 102 wesentlich zur Sperrfähigkeit dieser Bauelemente bei, d.h. der typischerweise im Datenblatt der Bauelemente spezifizierten maximalen Drain-zu-Source Spannung während des Betriebs. Diese Sperrfähigkeit lässt sich durch geeignete Dimensionierung und Dotierung des Drainerweiterungsgebiets 103 einstellen. In einer Ausführungsform ist das Drainerweiterungsgebiet geeignet, eine Drain-zu-Source-Spannung in einem Bereich von 5 V bis 200 V zu sperren.
  • Ein Kanalbereich in den ersten und zweiten Feldeffekttransistorzellen 101, 102 bildet sich in dem mit dem Gatedielektrikum 105 und der Gateelektrode 106 überlappenden Teil des Bodygebiets 108 an der Grenzfläche zum Gatedielektrikum 105, d.h. an der ersten Oberfläche 104 aus. In der zweiten Feldeffekttransistorzelle 102 kann durch Anlegen einer geeigneten Spannung an die Gateelektrode G die Kanalleitfähigkeit gesteuert werden, so dass der Transistor in einem ausgeschalteten sowie in einem eingeschalteten Zustand durch geeignete Wahl der Spannung an der Gateelektrode G betrieben werden kann. In einem selbstsperrenden n-Kanal-FET, d.h. einem n-Kanal-FET vom Anreicherungstyp entsteht beispielsweise ein leitender Kanal wenn eine positive Spannung zwischen dem Gateanschluss G und dem Sourceanschluss S eine Schwellspannung Vth übersteigt.
  • In einer Ausführungsform ist das Gatedielektrikum 105 der ersten Feldeffekttransistorzelle 101 als erstes Gatedielektrikum 1051 ausgebildet und das Gatedielektrikum 105 der zweiten Feldeffekttransistorzelle 102 ist als zweites Gatedielektrikum 1052 ausgebildet, wobei eine erste Dicke des auf dem Kanalbereich der ersten planaren Feldeffekttransistorzelle 101 angeordneten ersten Gatedielektrikums 1051 kleiner ist als eine zweite Dicke des auf dem Kanalbereich der zweiten planaren Feldeffekttransistorzelle 102 angeordneten zweiten Gatedielektrikums 1052. Dadurch lässt sich die Schwellspannung Vth der als MGD verschalteten ersten Transistorzelle 101 gegenüber der als Lasttransistor dienenden zweiten Feldeffekttransistorzelle 102 absenken.
  • Beispielsweise kann zur Herstellung des ersten Gatedielektrikums 1051 auf Prozessschritte des in der Mischtechnologie, z.B. BCD bzw. SPT verwendeten CMOS Prozesses zurückgegriffen werden, bei dem typischerweise zur Realisierung der Logik-PMOS-Transistoren und Logik-NMOS-Transistoren Gatedielektrika verwendet werden, deren Dicke geringer ist als die Dicke der für die Lasttransistoren verwendeten Gatedielektrika.
  • In einer Ausführungsform liegt ein Verhältnis aus zweiter Dicke zu erster Dicke in einem Bereich von 2 bis 20.
  • Somit lässt sich die Schwellspannung Vth der als MGD verschalteten ersten Feldeffekttransistorzelle 101 gegenüber der für den Lasttransistor verwendeten zweiten Feldeffekttransistorzelle 102 reduzieren, so dass bereits ein Stromfluss über die als MGD wirkende erste Feldeffekttransistorzelle 101 einsetzt, bevor ein Stromfluss über die Body-Drain Diode, die sich zwischen dem Bodygebiet 107 vom zweiten Leitfähigkeitstyp und dem das Bodygebiet 108 umgebenden Teil des Halbleiterkörpers 104 vom zweiten Leitfähigkeitstyp ausbildet, einsetzt. Hierdurch lassen sich die elektrischen Verluste reduzieren.
  • Der im Rückwärtsbetrieb der Feldeffekttransistorzellen bereits frühzeitig einsetzende Stromfluss über die als MGD wirkende erste Transistorzelle 101 ist in dem in 2 gezeigten Diagramm schematisch dargestellt, wobei der Strom I gegenüber der Spannung U aufgetragen ist. Eine Kurve c kennzeichnet den Verlauf des Stromes über der Spannung für ein wie in 1 gezeigtes Halbleiterbauelement.
  • Bereits vor Einsatz eines Diodenstromflusses durch die Body-Drain Diode ab einer Spannung UBD fließt in dem mit ΔU gekennzeichneten Spannungsbereich bereits ein Strom durch die als MGD verschaltete erste Feldeffekttransistorzelle 101 der 1. Dies ermöglicht den technischen Vorteil einer Reduktion der Verlustleistung und damit eine Steigerung der Effizienz einer mit den ersten und zweiten planaren Feldeffekttransistorzellen 101, 102 realisierten Schaltungsanordnung.
  • Eine Ausführungsform bezieht sich auf die in 1 gezeigte erste Feldeffekttransistorzelle 101, die als MGD verschaltet ist und deren Drainerweiterungsgebiet 103 geeignet ist, eine Drain-zu-Source Spannung in einem Bereich von 5V bis 200V zu sperren. Im Fall einer n-Kanal Feldtransistorzelle bildet der Zusammenschluss von Source und Gate eine Anode aus und der Drainanschluss D bildet eine Kathode aus.
  • In der in 3 gezeigten Querschnittsansicht einer Halbleitervorrichtung 1001 ist eine Ausführungsform veranschaulicht, bei der das Bodygebiet 108 der ersten Feldeffekttransistorzelle 101 und das Bodygebiet 108 der zweiten Feldeffekttransistorzelle 102 von gegenüberliegenden Seiten lateral an ein zwischen der ersten planaren Feldeffekttransistorzelle 101 und der zweiten planaren Feldeffekttransistorzelle 102 ausgebildetes Bauelementisolationsgebiet angrenzen. Das Bauelementisolationsgebiet ist beispielsweise als Shallow Trench Isolation, STI-Gebiet 110 ausgebildet. Bei der in 1 gekennzeichneten zweiten lateralen Richtung x2 kann es sich beispielsweise um eine Kanalweitenrichtung handeln bzw. um eine Richtung, entlang derer Streifen- oder Ringsegmente aus ersten und zweiten Feldeffekttransistorzellen 101, 102 alternierend angeordnet sind. Die Anordnung des STI-Gebiets 110 zwischen den ersten und zweiten Feldeffekttransistorzellen 101, 102 ermöglicht beispielsweise neben einer vorteilhaften elektrischen Isolierung zwischen den ersten und zweiten Feldeffekttransistorzellen 101, 102 auch eine vorteilhafte Strukturierung der über dem STI-Gebiet 110 ausgebildeten Elektrodenschicht, z.B. Polysiliziumschicht, aus der beispielsweise die in 1 gezeigte Gateelektrode 106 gebildet wird.
  • In der Querschnittsansicht von 4 ist eine Ausführungsform einer als MGD verschalteten planaren ersten Feldeffekttransistorzelle 101 dargestellt.
  • Das Bodygebiet 108 weist erste, zweite und dritte Body-Subgebiete 1081, 1082, 1083 vom zweiten Leitfähigkeitstyp auf. Das erste Body-Subgebiet 1081 grenzt an das erste Gatedielektrikum 1051 an und dient somit der Ausbildung eines leitfähigen Kanals bei Anlegen einer geeigneten Spannung an die Gateelektrode 106. Das zweite Body-Subgebiet 1082 dient als vertikaler Anschlussbereich für ein vergrabenes drittes Body-Subgebiet 1083, das sich als tiefes Body-Subgebiet unterhalb des Drainerweiterungsgebiets 103 lateral erstreckt, wobei eine Erstreckung des tiefen Body-Subgebiets 1083 in einer ersten lateralen Richtung x1 und eine Erstreckung des Drainerweiterungsgebiets 103 in der ersten lateralen Richtung x1 mindestens teilweise überlappen. Die teilweise Überlappung wirkt sich aufgrund des Kompensationsprinzips bzw. RESURF (REduced SURface Field)-Prinzips positiv auf die Sperrfähigkeit der lateralen Feldeffekttransistorzelle aus. Die Erstreckung des dritten Body-Subgebiets 1083 in der ersten lateralen Richtung x1 und eine Erstreckung der Gateelektrode 106 in der ersten lateralen Richtung x1 überlappen teilweise.
  • Je nachdem, ob die Dotierung des zweiten Body-Subgebiets 1082 an der ersten Oberfläche 109 zur Ausbildung eines ohmschen Kontaktes geeignet ist, kann ein hochdotiertes Bodyanschlussgebiet 1084 vom zweiten Leitfähigkeitstyp an der ersten Oberfläche 109 ausgebildet werden, um die ersten bis dritten Body-Subgebiete 1081, 1082, 1083 mit dem Sourceanschluss S elektrisch zu verbinden. Neben dem Bodygebiet 108 ist auch das Sourcegebiet 109 mit dem Sourceanschluss S elektrisch verbunden. Der elektrische Anschluss von Bodygebiet 108 sowie Sourcegebiet 107 an der ersten Oberfläche 109 kann auf vielfältige Weise erfolgen. In diesem Zusammenhang wird auf die Ausführungen weiter oben verwiesen.
  • Der Sourceanschluss S und der Gateanschluss G bilden einen gemeinsamen Anschluss, der eine Kontaktfläche 111, z.B. einen Teil einer Verdrahtungsebene wie einer Metallisierungsebene, und erste sowie zweite elektrische Kontakte 1121, 1122 aufweist, wobei sich der erste elektrische Kontakt 1121 durch ein Zwischendielektrikum 115 zum Bodygebiet 108 bzw. dem Sourcegebiet 107 erstreckt und der zweite Kontakt 1122 sich durch das Zwischendielektrikum 115 zur Gateelektrode 106 erstreckt.
  • Die Gateelektrode 106 erstreckt sich entlang der ersten lateralen Richtung x1 über den Abschluss des ersten Body-Subgebiets 1081 hinaus und überlappt mit dem Drainerweiterungsgebiet 103. Zwischen dem Drainerweiterungsgebiet 103 und der Gateelektrode 106 ist das STI-Gebiet 110 als Teil eines weiteren Dielektrikums 116 ausgebildet. In dem mit dem Drainerweiterungsgebiet 103 überlappenden Teil der Gateelektrode 106 wirkt diese als Feldplatte 1062. Das Drainerweiterungsgebiet 103 ist über ein Drainanschlussgebiet 113, z.B. ein hochdotiertes Gebiet vom ersten Leitfähigkeitstyp mit dem Drainanschluss D elektrisch verbunden, wobei der Drainanschluss D ähnlich wie der Sourceanschluss S einen dritten Kontakt 1123 sowie eine weitere Kontaktfläche 114 aufweist. Die Kontaktflächen 111, 114 können beispielsweise durch lithografische Strukturierung einer einzelnen leitfähigen Schicht bzw. eines einzelnen Schichtstapels wie einer Metallschicht, einer Metallsilizidschicht oder einer hochdotierten Halbleiterschicht ausgebildet werden.
  • Das weitere Dielektrikum 116 grenzt ebenso an das erste Gatedielektrikum 1051 der ersten Feldeffekttransistorzelle 101 lateral an und ist zudem vertikal zwischen dem als Feldplatte wirkenden Teil der Gateelektrode 106 und dem Drainerweiterungsgebiet 103 der ersten planaren Feldeffekttransistorzelle 101 ausgebildet, wobei eine Dicke dieses Teils des weiteren Dielektrikums 116 größer ist als eine Dicke des ersten Gatedielektrikums 1051 der ersten planaren Feldeffekttransistorzelle 101. Somit weist die Gateelektrode 106 entlang der lateralen Richtung x2 eine Stufe auf. Das weitere Dielektrikum 116 ermöglicht aufgrund seiner im Vergleich zum ersten Gatedielektrikum 1051 größeren Dicke den Einfluss der Gateelektrode auf die Leitfähigkeit im Halbleiterkörper außerhalb des Kanalbereichs zu reduzieren.
  • Obige Ausführungsform bezieht sich etwa auf die in 1 gezeigte erste Feldeffekttransistorzelle 101, die als MGD verschaltet ist und deren Drainerweiterungsgebiet 103 geeignet ist, eine Drain-zu-Source Spannung in einem Bereich von 5V bis 200V zu sperren. Im Fall einer n-Kanal Feldeffekttransistorzelle bildet der Zusammenschluss von Source und Gate eine Anode aus und der Drainanschluss D bildet eine Kathode aus.
  • Die in 5 dargestellte Draufsicht auf die erste Oberfläche 109 einer Halbleitervorrichtung wie etwa der in 1 gezeigten Halbleitervorrichtung 100 zeigt beispielhaft eine alternierende Anordnung von ersten und zweiten Feldeffekttransistorzellen 101, 102 entlang der zweiten lateralen Richtung x2, die etwa entlang einer Kanalweite verläuft und in 5 als Streifen- oder Ringsegment dargestellt ist.
  • In der in 5 gezeigten beispielhaften Draufsicht erstreckt sich die erste laterale Richtung x1 entlang einer Kanallängenrichtung des Kanalbereichs senkrecht zur Kanalweitenrichtung, die sich entlang der zweiten lateralen Richtung x2 erstreckt. Die lateralen Abmessungen von dotierten Halbleitergebieten der ersten planaren Feldeffekttransistorzelle 101 entlang der ersten lateralen Richtung x1 stimmen mit lateralen Abmessungen korrespondierender dotierter Halbleitergebiete der zweiten planaren Feldeffekttransistorzelle 102 entlang der ersten lateralen Richtung x1 überein. Die ist in der in 5 gezeigten Draufsicht beispielhaft anhand von Sourcegebiet 107, Bodygebiet 108 und Drainanschlussgebiet 113 veranschaulicht.
  • Die zweiten planaren Feldeffekttransistorzellen 102 können Teil eines lateralen Leistungstransistors mit einer Vielzahl parallel geschalteter Transistorzellen sein, die geeignet sind zum Schalten von Lastströmen größer 100mA. Die Halbleitervorrichtung kann somit beispielshaft in einer Vielzahl von Anwendungen wie etwa DC-DC Wandlern eingesetzt werden, die beispielsweise ein Schalten oder Durchleiten von Strömen größer als 100 mA erfordern.
  • Mit Bezug auf die in 6 gezeigte Draufsicht erstreckt sich ein die Gateelektrode 106 der ersten planaren Feldeffekttransistorzelle 101 ausbildendes Elektrodenmaterial 1061 von der Gateelektrode 106 der ersten planaren Feldeffekttransistorzelle 101 bis oberhalb des Drainerweiterungsgebiets 103 der ersten planaren Feldeffekttransistorzelle 101 und bildet dort eine Feldplatte 1062, die zwischen dem Drainanschluss D und der Gateelektrode 106 der ersten planaren Feldeffekttransistorzelle 101 ausgebildet ist. Das Elektrodenmaterial 1061 kann sich zudem weiter zur zweiten Feldeffekttransistorzelle 102 erstrecken und auch dort als Feldplatte 1062 wirken.
  • Gemäß der in der schematischen Querschnittsansicht von 7A gezeigten Ausführungsform erstreckt sich das erste Gatedielektrikum 1051 lateral über das zweite Body-Subgebiete 1082 bis zum STI-Gebiet 110 und ist vertikal zwischen der Feldplatte 1062 und dem Drainerweiterungsgebiet 103 der ersten planaren Feldeffekttransistorzelle 101 ausgebildet.
  • In der gemäß der schematischen Querschnittsansicht von 7B gezeigten Ausführungsform ist, ähnlich wie in 4, das weitere Dielektrikum 116 als STI-Gebiet 110 sowie als planares Dielektrikum ausgebildet, das lateral an das Gatedielektrikum 1051 der ersten Feldeffekttransistorzelle 101 angrenzt und vertikal zwischen der Feldplatte 1062 und dem Drainerweiterungsgebiet 103 der ersten planaren Feldeffekttransistorzelle positioniert ist, wobei eine Dicke des planaren Teils des weiteren Dielektrikums 116 größer ist als eine Dicke des Gatedielektrikums 1051. Das weitere Dielektrikum 116 ermöglicht eine verbesserte elektrische Feldabschirmung.
  • Die in der schematischen Querschnittsansicht von 7C gezeigten Ausführungsform weist, anders als die in 7A gezeigte Ausführungsform, ein einfaches Bodygebiet 108 auf, das keine Sub-Gebiete wie etwa das in 7B gezeigte dritte Body-Subgebiet 1083 umfasst.
  • Die in der schematischen Querschnittsansicht von 7D gezeigten Ausführungsform weist, anders als die in 7A gezeigte Ausführungsform, anstelle des STI-Gebiets 110 ein LOCal Oxidation of Silicon, LOCOS-Gebiet 118 auf, um die elektrische Feldabschirmung zur ersten Oberfläche 109 hin zu verbessern.
  • In der in der schematischen Querschnittsansicht von 7E gezeigte Ausführungsform weist das weitere Dielektrikum 116, anders als bei der in 7A gezeigten Ausführungsform, anstelle des STI-Gebiets 110 ein planares Dielektrikum 120 auf, dessen Unterseite stufenfrei in eine Unterseite des ersten Gatedielektrikums 1051 übergeht, und dessen Oberseite über eine zur ersten Oberfläche gerichtete Stufe 121 in eine Oberseite des ersten Gatedielektrikums 1051 übergeht.
  • In der in der schematischen Querschnittsansicht von 7F gezeigte Ausführungsform ist das STI-Gebiet 110 des weiteren Dielektrikums 116 von 7A durch ein Dielektrikum ersetzt, dessen Dicke in Richtung zum Drainanschluss D hin zunimmt, dessen Unterseite parallel zur ersten Oberfläche 109 verläuft, und dessen Oberseite schräg zur ersten Oberfläche 109 bis zur Oberseite des ersten Gatedielektrikums 1051 abfällt. Hierdurch lässt sich eine an den lateralen Spannungsabfall angepasste elektrische Feldabschirmung an der ersten Oberfläche 109 erzielen.
  • In dem schematischen Diagramm der 8 ist ein Anwendungsbeispiel in Form eines DC-DC Wandlers 200 gezeigt, in dem die Feldeffekttransistoren 201, 201 jeweils aus den in den obigen Ausführungsformen beschriebenen ersten und zweiten Feldeffekttransistorzellen 101, 102 ausgebildet sein können. Der DC-DC Wandler 200 weist zudem eine Treiberstufe Tr auf und wandelt eine Eingangsspannung Vin in mittels der Feldeffekttransistoren 201, 201 und nachgelagertem Filter, der eine Spule L und einen Kondensator C aufweist, in eine Ausgangsspannung Vout. Die innerhalb des gestrichelt dargestellten Bereichs C enthaltenden Elemente können beispielsweise als integrierte Schaltung ausgeführt sein.

Claims (18)

  1. Halbleitervorrichtung (100), die aufweist: eine erste planare Feldeffekttransistorzelle (101) und eine zweite planare Feldeffekttransistorzelle (102), die elektrisch parallel geschaltet sind und jeweils ein Drainerweiterungsgebiet (103) zwischen einem Kanalbereich und einem Drainanschluss (D) an einer ersten Oberfläche (109) eines Halbleiterkörpers (104) aufweisen, wobei eine Gateelektrode (106) der ersten Feldeffekttransistorzelle (101) mit einem Sourceanschluss (S) elektrisch verbunden ist; und eine Gateelektrode (106) der zweiten Feldeffekttransistorzelle (102) mit einem vom Sourceanschluss (S) elektrisch getrennten Gateanschluss (G) verbunden ist.
  2. Halbleitervorrichtung (100) nach Anspruch 1, wobei das Drainerweiterungsgebiet (103) geeignet ist, eine Drain-zu-Source Spannung in einem Bereich von 5V bis 200V zu sperren.
  3. Halbleitervorrichtung (100) nach Anspruch 1, wobei eine erste Dicke eines auf dem Kanalbereich der ersten planaren Feldeffekttransistorzelle (101) angeordneten ersten Gatedielektrikums (1051) kleiner ist als eine zweite Dicke eines auf dem Kanalbereich der zweiten planaren Feldeffekttransistorzelle (102) angeordneten zweiten Gatedielektrikums (1052).
  4. Halbleitervorrichtung (100) nach Anspruch 3, wobei das Verhältnis aus zweiter Dicke zu erster Dicke in einem Bereich von 2 bis 20 liegt.
  5. Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche, wobei das Bodygebiet (108) der ersten Feldeffekttransistorzelle (101) und das Bodygebiet (108) der zweiten Feldeffekttransistorzelle (101) von gegenüberliegenden Seiten lateral an ein zwischen der ersten planaren Feldeffekttransistorzelle (101) und der zweiten planaren Feldeffekttransistorzelle (102) ausgebildetes Bauelementisolationsgebiet angrenzen.
  6. Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche, wobei sich eine erste laterale Richtung (x1) entlang einer Kanallängenrichtung eines Kanalbereichs senkrecht zu einer Kanalweitenrichtung erstreckt, und laterale Abmessungen von dotierten Halbleitergebieten der ersten planaren Feldeffekttransistorzelle (101) entlang der ersten lateralen Richtung (x1) mit lateralen Abmessungen korrespondierender dotierter Halbleitergebiete der zweiten planaren Feldeffekttransistorzelle (102) entlang der ersten lateralen Richtung (x1) übereinstimmen.
  7. Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche, wobei sich ein die Gateelektrode (106) der ersten planaren Feldeffekttransistorzelle (101) ausbildendes Elektrodenmaterial (1061) von der Gateelektrode (106) der ersten planaren Transistorzelle (101) bis oberhalb des Drainerweiterungsgebiets (103) der zweiten planaren Feldeffekttransistorzelle (102) erstreckt und dort eine Feldplatte (1062) bildet, die zwischen dem Drainanschluss (D) und der Gateelektrode (106) der zweiten planaren Feldeffekttransistorzelle (102) ausgebildet ist.
  8. Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche, wobei die zweite planare Feldeffekttransistorzelle (102) Teil eines lateralen Leistungstransistors mit einer Vielzahl parallel geschalteter Transistorzellen ist, die zum Schalten von Lastströmen größer als 100mA geeignet sind.
  9. Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche, die zudem aufweist: ein tiefes Bodygebiet, das mit dem Sourceanschluss (S) elektrisch verbunden ist und sich unterhalb des Drainerweiterungsgebiets (103) der ersten planaren Feldeffekttransistorzelle (101) in einer ersten lateralen Richtung (x1) entlang einer Kanallängenrichtung eines Kanalbereichs senkrecht zu einer Kanalweitenrichtung erstreckt, wobei eine Erstreckung des tiefen Bodygebiets in der ersten lateralen Richtung (x1) und eine Erstreckung des Drainerweiterungsgebiets (103) in der ersten lateralen Richtung (x1) mindestens teilweise überlappen.
  10. Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche, wobei eine Schwellspannung der ersten planaren Feldeffekttransistorzelle (101) kleiner ist als eine Flussspannung einer Body-Drain-Diode der ersten planaren Feldeffekttransistorzelle (101).
  11. Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche, wobei sich ein die Gateelektrode (106) der ersten planaren Feldeffekttransistorzelle (101) ausbildendes Elektrodenmaterial (1061) von der Gateelektrode (106) der ersten planaren Feldeffekttransistorzelle (101) bis oberhalb des Drainerweiterungsgebiets (103) der zweiten planaren Feldeffekttransistorzelle (102) erstreckt und dort eine Feldplatte (1062) bildet, die zwischen dem Drainanschluss (D) und der Gateelektrode (106) der zweiten planaren Feldeffekttransistorzelle (102) ausgebildet ist, und die Halbleitervorrichtung zudem aufweist: ein weiteres Dielektrikum (116), das an das Gatedielektrikum (1051) der ersten planaren Feldeffekttransistorzelle (101) lateral angrenzt und vertikal zwischen der Feldplatte (1062) und dem Drainerweiterungsgebiet (103) der ersten planaren Feldeffekttransistorzelle (101) ausgebildet ist, wobei eine Dicke des weiteren Dielektrikums (116) größer ist als eine Dicke des Gatedielektrikums (1051) der ersten planaren Feldeffekttransistorzelle (101).
  12. Halbleitervorrichtung (100) nach Anspruch 11, wobei das weitere Dielektrikum (116) ein STI (Shallow Trench Isolation) - Dielektrikum (110) aufweist.
  13. Halbleitervorrichtung (100) nach Anspruch 12, wobei das weitere Dielektrikum (116) zwischen dem STI-Dielektrikum (110) und dem Gatedielektrikum (1051) der ersten planaren Feldeffekttransistorzelle (101) zudem ein planares Dielektrikum aufweist, das dicker als das Gatedielektrikum (1051) ist.
  14. Halbleitervorrichtung (100) nach einem der Ansprüche 11 bis 13, wobei ein Teil des Gatedielektrikums der ersten planaren Feldeffekttransistorzelle (101) an der ersten Oberfläche (109) an eine Oberseite eines Teils des Drainerweiterungsgebiets (103) angrenzt.
  15. Halbleitervorrichtung (100) nach Anspruch 11, wobei das weitere Dielektrikum (116) ein LOCOS (Local Oxidation of Silicon) - Oxid (118) ist.
  16. Halbleitervorrichtung (100) nach Anspruch 11, wobei das weitere Dielektrikum (116) ein planares Dielektrikum (120) ist, dessen Unterseite stufenfrei in eine Unterseite des Gatedielektrikums (1051) der ersten planaren Feldeffekttransistorzelle (101) übergeht, und dessen Oberseite über eine zur ersten Oberfläche gerichtete Stufe (121) in eine Oberseite des Gatedielektrikums (1051) der ersten planaren Feldeffekttransistorzelle (101) übergeht.
  17. Halbleitervorrichtung (100) nach Anspruch 11, wobei eine Dicke des weiteren Dielektrikums (116) in Richtung zum Drainanschluss (D) hin zunimmt, eine Unterseite des weiteren Dielektrikums (116) parallel zur ersten Oberfläche (109) verläuft, und eine Oberseite des weiteren Dielektrikums (116) schräg zur ersten Oberfläche (109) bis zur Oberseite des Gatedielektrikums (1051) der ersten planaren Feldeffekttransistorzelle (101) abfällt.
  18. DC-DC-Wandler (200), der die Halbleitervorrichtung (100) nach einem der vorangehenden Ansprüche aufweist.
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