JP6837384B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関するものである。
ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタのホットキャリア変動低減の手法が、たとえば特開２０１５−１６２５８１号公報（特許文献１）に開示されている。この特許文献１では、ゲートとドレインとの間のＳＴＩ（Shallow Trench Isolation）にリセスが設けられ、そのリセスがゲート電極で埋め込まれている。特許文献１には、この構造によりホットキャリア変動の指標となるゲート電流（Ｉｇ）が約３桁低減できる効果が示されている。
また、ＬＤＭＯＳのオン抵抗低減の手法として、幅が狭く、濃度が比較的濃いｎ層とｐ層を交互に配置したスーパージャンクション構造をドリフトドレインに形成する方法が用いられることがある。たとえば特表２００４−５０８６９７号公報（特許文献２）では、ｎ層とｐ層とがチャネル長方向に交互に配置されている。またSameh, G. assif-Khalil and C. AndreT.Salama, “SJ/RESURF LDMOST”, IEEE Trans. Electron Devices, Vol. 51, pp. 1185-1191, 2004（非特許文献１）では、ｎ層とｐ層とがチャネル幅方向に交互に配置されている。
特開２０１５−１６２５８１号公報 特表２００４−５０８６９７号公報
Sameh, G. assif-Khalil and C. AndreT.Salama, "SJ/RESURF LDMOST", IEEE Trans. Electron Devices, Vol. 51, pp. 1185-1191, 2004
しかしながら、特許文献１では、リセスを設けるために、１枚のマスク工程の追加が必要になる。
また特許文献２および非特許文献１に記載のスーパージャンクション構造では、通常の構造に比べてｎ層とｐ層との双方の濃度が濃くなる。このため、耐圧を維持したままオン抵抗の低減が可能となる一方、ＳＴＩ端の電界緩和効果は弱まる。また、スーパージャンクション構造を有しないＬＤＭＯＳトランジスタを同時に作成する場合、マスク工程の追加が必要になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置によれば、ウエル領域とドリフト領域とにより構成されるｐｎ接合は、分離溝のソース領域側の側面に沿って主表面から分離溝の底部に向かって延びている。
前記一実施の形態によれば、簡易な製造工程で、ゲート絶縁層へのホットキャリアの注入を抑制でき、かつオフ耐圧を向上可能な半導体装置およびその製造方法を実現することができる。
実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。 図１に示す半導体装置の構成を示す断面図である。 実施の形態１における半導体装置の構成を示す平面図である。 図３のＩＶ−ＩＶ線に沿う概略断面図である。 図３のＶ−Ｖ線に沿う概略断面図である。 図３に示す半導体装置の分離溝付近におけるｎ型ウエル領域ＮＷＬとｐ-ドリフト領域ＤＦＴとの分布を示す概略斜視図である。 図３のＶＩＩ−ＶＩＩ線に沿う概略断面図である。 実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 図１０に示す工程における半導体装置の状態を示す斜視図である。 比較例におけるインパクトイオン化率分布を示す図である。 実施の形態１におけるインパクトイオン化率分布を示す図である。 実施の形態１と比較例とのゲート電流のゲート電圧依存性を示す図である。 図７の一点鎖線Ｄ１−Ｄ２に沿う電位分布を示す図である。 実施の形態２における半導体装置の構成を示す断面図であって、図３のＶ−Ｖ線に沿う断面に対応した図である。 図１９に示す半導体装置の分離溝付近におけるｎ型ウエル領域ＮＷＬとｐ-ドリフト領域ＤＦＴとの分布を示す概略斜視図である。 図５の二点鎖線ＣＳ１および図１９の二点鎖線ＣＳ２の各々に沿う部分のｎ型不純物濃度分布を示す図である。 図５の二点鎖線ＣＤ１および図１９の二点鎖線ＣＤ２の各々に沿う部分のｎ型不純物濃度分布を示す図である。 ｎＬＤＭＯＳトランジスタに本開示の構成を適用した構成を示す断面図であって、図３のＩＶ−ＩＶ線に沿う断面に対応した図である。 ｎＬＤＭＯＳトランジスタに本開示の構成を適用した構成を示す断面図であって、図３のＶ−Ｖ線に沿う断面に対応した図である。 ｎ型ウエル領域ＮＷＬがｐ-ドリフト領域ＤＦＴの周囲を取り囲む構成を示す平面図である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態の半導体装置ＣＨは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、ドライバ回路ＤＲＩ、プリドライバ回路ＰＤＲ、アナログ回路ＡＮＡ、電源回路ＰＣ、ロジック回路ＬＣ、入出力回路ＩＯＣなどの各形成領域が配置されている。
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
図２に示されるように、本実施の形態の半導体装置は、高耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタと、ロジックＣＭＯＳトランジスタと、バイポーラトランジスタＢＴＲとを含んでいる。
高耐圧ＣＭＯＳトランジスタは、ｎチャネル型ＬＤ（Laterally Diffused）ＭＯＳトランジスタＬＮＴと、ｐチャネル型ＬＤＭＯＳトランジスタＬＰＴとを有している。またロジックＣＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタＮＴＲと、ｐチャネル型ＭＯＳトランジスタＰＴＲとを有している。
以下において、ｎチャネル型ＬＤＭＯＳトランジスタをｎＬＤＭＯＳトランジスタと記載し、ｐチャネル型ＬＤＭＯＳトランジスタをｐＬＤＭＯＳトランジスタと記載する。またｎチャネル型ＭＯＳトランジスタをｎＭＯＳトランジスタと記載し、ｐチャネル型ＭＯＳトランジスタをｐＭＯＳトランジスタと記載する。
各トランジスタは、半導体基板ＳＵＢの主表面ＭＳに形成されている。各トランジスタの形成領域は、ＤＴＩ（Deep Trench Isolation）により電気的に分離されている。ＤＴＩは、半導体基板ＳＵＢの主表面ＭＳに形成された溝ＤＴＲと、その溝ＤＴＲ内を埋め込む絶縁膜ＢＩＬとを有している。
ロジックＣＭＯＳトランジスタの形成領域には、半導体基板ＳＵＢのｐ-基板領域ＳＢの主表面ＭＳ側に、ｐ型ウエル領域ＰＷＬと、ｎ型ウエル領域ＮＷＬとが並んで配置されている。ｐ型ウエル領域ＰＷＬにはｎＭＯＳトランジスタＮＴＲが配置されている。ｎ型ウエル領域ＮＷＬにはｐＭＯＳトランジスタＰＴＲが配置されている。
ｎＭＯＳトランジスタＮＴＲの形成領域とｐＭＯＳトランジスタＰＴＲの形成領域とは、ＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。ＳＴＩは、半導体基板ＳＵＢの主表面ＭＳに形成された分離溝ＴＮＣと、その分離溝ＴＮＣ内を埋め込む分離絶縁層ＳＩＳとを有している。
ＳＴＩの分離溝ＴＮＣは、ＤＴＩの溝ＤＴＲよりも主表面ＭＳから浅く配置されている。ＳＴＩの分離溝ＴＮＣは、ｐ型ウエル領域ＰＷＬおよびｎ型ウエル領域ＮＷＬよりも浅く配置されている。
上記ｎＭＯＳトランジスタＮＴＲは、ｎ+ソース領域ＳＣと、ｎ+ドレイン領域ＤＣと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有している。ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとは、互いに間隔をあけて半導体基板ＳＵＢの主表面ＭＳに配置されている。ゲート電極ＧＥは、ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとに挟まれる半導体基板ＳＵＢの主表面ＭＳ上にゲート絶縁層ＧＩを介在して配置されている。
上記ｐＭＯＳトランジスタＰＴＲは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとは、互いに間隔をあけて半導体基板ＳＵＢの主表面ＭＳに配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる半導体基板ＳＵＢの主表面ＭＳ上にゲート絶縁層ＧＩを介在して配置されている。
バイポーラトランジスタＢＴＲの配置領域には、ｐ-基板領域ＳＢの主表面ＭＳ側にｎ+埋め込み領域ＢＬが配置されている。そのｎ+埋め込み領域ＢＬの主表面ＭＳ側に、ｎ-ウエル領域ＨＷＬが配置されている。そのｎ-ウエル領域ＨＷＬの主表面ＭＳ側に、ｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとが配置されている。ｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとは、ｎ-ウエル領域ＨＷＬの一部を間に挟んで互いに隣り合っている。
ｐ型ウエル領域ＰＷＬにはｐ+ベース領域ＢＣとｎ+エミッタ領域ＥＣとが配置されている。ｎ型ウエル領域ＮＷＬにはｎ+コレクタ領域ＣＣが配置されている。ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣおよびｎ+コレクタ領域ＣＣを含むようにバイポーラトランジスタＢＴＲが構成されている。
ｐ+ベース領域ＢＣとｎ+エミッタ領域ＥＣとの間、ｎ+エミッタ領域ＥＣとｎ+コレクタ領域ＣＣとの間にはＳＴＩが配置されている。これにより、ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣおよびｎ+コレクタ領域ＣＣの各々は、互いに電気的に分離されている。
各不純物領域（ｎ+ソース領域ＳＣ、ｎ+ドレイン領域ＤＣ、ｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣ、ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣ、ｎ+コレクタ領域ＣＣ）には、配線層ＩＮＣが電気的に接続されている。
具体的には、半導体基板ＳＵＢの主表面ＭＳ上を覆うように層間絶縁層（図示せず）が配置されている。この層間絶縁層には、各不純物領域に達するコンタクトホールＣＮが配置されている。このコンタクトホールＣＮ内には、プラグ導電層ＰＬが埋め込まれている。層間絶縁層上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領域に電気的に接続されている。
図２に示す高耐圧ＣＭＯＳトランジスタのｐＬＤＭＯＳトランジスタについては、図３〜図７を用いて以下に説明する。なお以下において平面視とは、半導体基板ＳＵＢの主表面ＭＳに対して直交する方向から見た視点を意味する。
図３に示されるように、平面視において、半導体基板ＳＵＢの主表面ＭＳには、分離溝ＴＮＣが形成されている。主表面ＭＳのうち分離溝ＴＮＣによって取り囲まれた一の表面領域にはｐＬＤＭＯＳトランジスタＬＰＴのｐ+ドレイン領域ＤＣが配置されている。ま主表面ＭＳのうち分離溝ＴＮＣによって取り囲まれた他の表面領域にはｐＬＤＭＯＳトランジスタＬＰＴのｐ-ドリフト領域ＤＦＴ、ｎ型ウエル領域ＮＷＬ、ｐ+ソース領域ＳＣおよびｎ+コンタクト領域ＷＣが配置されている。
平面視において、ｎ型ウエル領域ＮＷＬは第１櫛部を有し、ｐ-ドリフト領域ＤＦＴは第２櫛部を有している。平面視において、ｎ型ウエル領域ＮＷＬの第１櫛部とｐ-ドリフト領域ＤＦＴの第２櫛部とは互いに噛み合っている。これにより平面視において、ｎ型ウエル領域ＮＷＬとｐ-ドリフト領域ＤＦＴとのｐｎ接合はジグザグ形状を有している。
図４に示されるように、ｐＬＤＭＯＳトランジスタＬＰＴの配置領域には、半導体基板ＳＵＢのｐ-基板領域ＳＢの主表面ＭＳ側に、ｎ+埋め込み領域ＢＬが配置されている。ｎ+埋め込み領域ＢＬは、ｐ-基板領域ＳＢとｐｎ接合を構成している。ｎ+埋め込み領域ＢＬの主表面ＭＳ側には、ｎ-ウエル領域ＨＷＬ（不純物領域）が配置されている。ｎ-ウエル領域ＨＷＬは、ｎ+埋め込み領域ＢＬと接合されている。ｎ-ウエル領域ＨＷＬは、ｎ+埋め込み領域ＢＬのｎ型不純物濃度よりも低いｎ型不純物濃度を有している。
ｎ-ウエル領域ＨＷＬの主表面ＭＳ側には、ｐ-ドリフト領域ＤＦＴとｎ型ウエル領域ＮＷＬとが配置されている。言い換えれば、ｐ-ドリフト領域ＤＦＴおよびｎ型ウエル領域ＮＷＬに対して主表面ＭＳとは反対側にｎ-ウエル領域ＨＷＬは配置されている。ｐ-ドリフト領域ＤＦＴは、ｎ-ウエル領域ＨＷＬとｐｎ接合を構成している。ｎ型ウエル領域ＮＷＬは、ｎ-ウエル領域ＨＷＬと接合されている。ｎ-ウエル領域ＨＷＬは、ｎ型ウエル領域ＮＷＬのｎ型不純物濃度よりも低いｎ型不純物濃度を有している。
ｐ-ドリフト領域ＤＦＴとｎ型ウエル領域ＮＷＬとは、ｐｎ接合を構成するように互いに隣り合っている。図４に示す断面においては、ｐ-ドリフト領域ＤＦＴとｎ型ウエル領域ＮＷＬとにより構成されるｐｎ接合は半導体基板ＳＵＢの主表面ＭＳから深さ方向に沿って延びている。
半導体基板ＳＵＢの主表面ＭＳにはＳＴＩが配置されている。このＳＴＩは、分離溝ＴＮＣと、分離絶縁層ＳＩＳとを有している。分離溝ＴＮＣの内部には分離絶縁層ＳＩＳが埋め込まれている。
ｎ型ウエル領域ＮＷＬ内の主表面ＭＳには、ｐ+ソース領域ＳＣと、ｎ+コンタクト領域ＷＣとが配置されている。ｐ+ソース領域ＳＣとｎ+コンタクト領域ＷＣとは、互いに隣接している。ｐ+ソース領域ＳＣは、ｎ型ウエル領域ＮＷＬおよびｎ+コンタクト領域ＷＣの各々とｐｎ接合を構成している。ｎ+コンタクト領域ＷＣは、ｎ型ウエル領域ＮＷＬのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｐ+ソース領域ＳＣと分離溝ＴＲＣとの間の主表面ＭＳには、ｎ型ウエル領域ＮＷＬが配置されている。
ｐ-ドリフト領域ＤＦＴは、分離溝ＴＮＣの下側に配置された部分を有している。ｐ-ドリフト領域ＤＦＴは、分離溝ＴＮＣのソース側壁面ＳＷＳ（ソース領域ＳＣ側の側面）および底面ＢＷＳの双方に接している。主表面ＭＳからのｐ-ドリフト領域ＤＦＴの深さは、分離溝ＴＮＣの深さよりも深い。ｐ-ドリフト領域ＤＦＴの主表面ＭＳ側にｐ型ウエル領域ＰＷが配置されている。ｐ型ウエル領域ＰＷはｐ-ドリフト領域ＤＦＴと接合されている。
半導体基板ＳＵＢの主表面ＭＳには、ｐ+ドレイン領域ＤＣが配置されている。ｐ+ドレイン領域ＤＣは、分離溝ＴＮＣに隣接している。ｐ+ドレイン領域ＤＣは、ｐ+ソース領域ＳＣとの間で、分離溝ＴＮＣを挟んでいる。
ｐ+ドレイン領域ＤＣは、ｐ型ウエル領域ＰＷの主表面ＭＳ側に位置し、かつｐ型ウエル領域ＰＷと接合されている。ｐ+ドレイン領域ＤＣは、ｐ-ドリフト領域ＤＦＴのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。またｐ型ウエル領域ＰＷは、ｐ-ドリフト領域ＤＦＴのｐ型不純物濃度よりも高いｐ型不純物濃度を有し、かつｐ+ドレイン領域ＤＣのｐ型不純物濃度よりも低いｐ型不純物濃度を有している。
ｐ+ソース領域ＳＣとｐ-ドリフト領域ＤＦＴとに挟まれる主表面ＭＳの上にゲート絶縁層ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ-ドリフト領域ＤＦＴとに挟まれる主表面ＭＳと絶縁されながら対向している。
ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの分離絶縁層ＳＩＳを介在してｐ-ドリフト領域ＤＦＴおよびｎ型ウエル領域ＮＷＬ（図５）の各々と対向している。
図５に示されるように、この断面においては、ｎ型ウエル領域ＮＷＬは分離溝ＴＮＣのソース側壁面ＳＷＳ（ソース領域ＳＣ側の側面）および底面ＢＷＳの双方に接している。ｐ-ドリフト領域ＤＦＴは、分離溝ＴＮＣの底面ＢＷＳに接するとともに、ｎ型ウエル領域ＮＷＬの下面に接している。ｐ-ドリフト領域ＤＦＴの上面とｎ型ウエル領域ＮＷＬの下面とのｐｎ接合は、主表面ＭＳに沿う方向に延びている。
図６に示されるように、ｎ型ウエル領域ＮＷＬは、複数のウエル歯部ＷＬＣを有している。複数のウエル歯部ＷＬＣの各々は、ｎ型ウエル領域ＮＷＬの上記第１櫛部における複数の歯を構成している。またｐ-ドリフト領域ＤＦＴは、複数のドリフト歯部ＤＦＣを有している。複数のドリフト歯部ＤＦＣの各々は、ｐ-ドリフト領域ＤＦＴの上記第２櫛部における複数の歯を構成している。
平面視において、ｎ型ウエル領域ＮＷＬの第１櫛部とｐ-ドリフト領域ＤＦＴの第２櫛部とは互いに噛み合っている。具体的には、第１櫛部を構成する複数のウエル歯部ＷＬＣと第２櫛部を構成する複数のドリフト歯部ＤＦＣとが交互に配置されている。
これにより図６および図７に示されるように主表面ＭＳにおいて、複数のウエル歯部ＷＬＣと複数のドリフト歯部ＤＦＣとがｐＬＤＭＯＳトランジスタＬＰＴのチャネル幅方向Ｗに沿って交互に配置されている。
図６に示されるように、分離溝ＴＮＣのソース側壁面ＳＷＳおよび底面ＢＷＳの各々においても、複数のウエル歯部ＷＬＣと複数のドリフト歯部ＤＦＣとがｐＬＤＭＯＳトランジスタＬＰＴのチャネル幅方向Ｗに沿って交互に配置されている。
ウエル歯部ＷＬＣとドリフト歯部ＤＦＣとのｐｎ接合は、平面視においてｐＬＤＭＯＳトランジスタＬＰＴのチャネル長方向Ｌに沿って延在している。ウエル歯部ＷＬＣとドリフト歯部ＤＦＣとのｐｎ接合は、上記チャネル方向に沿って、主表面ＭＳから分離溝ＴＮＣのソース側壁面ＳＷＳを経て分離溝ＴＮＣの底面ＢＷＳにまで達している。これによりｎ型ウエル領域ＮＷＬとｐ-ドリフト領域ＤＦＴとにより構成されるｐｎ接合は、分離溝ＴＮＣのソース側壁面ＳＷＳに沿って主表面ＭＳから分離溝ＴＮＣの底面ＢＷＳに向かって延びている。
複数のウエル歯部ＷＬＣに含まれる２つのウエル歯部ＷＬＣは、複数のドリフト歯部ＤＦＣに含まれる１つのドリフト歯部ＤＦＣを挟み込んでいる。複数のウエル歯部ＷＬＣと複数のドリフト歯部ＤＦＣとは、分離溝ＴＮＣのソース側壁面ＳＷＳにおいてｐＬＤＭＯＳトランジスタＬＰＴのチャネル幅方向Ｗに沿って交互に配置されている。
分離溝ＴＮＣのソース側壁面ＳＷＳにおいて、複数のウエル歯部ＷＬＣの各々の主表面ＭＳに沿う方向の寸法（幅）ＷＷは、複数のドリフト歯部ＤＦＣの各々の主表面ＭＳに沿う方向の寸法（幅）ＷＤよりも大きい。
図４および図５に示されるように、ｐＬＤＭＯＳトランジスタＬＰＴを覆うように半導体基板ＳＵＢの主表面ＭＳ上に層間絶縁層ＩＳが配置されている。この層間絶縁層ＩＳには、ｎ+コンタクト領域ＷＣ、ｐ+ソース領域ＳＣおよびｐ+ドレイン領域ＤＣの各々に達するコンタクトホールＣＮ１、ＣＮ２、ＣＮ３が設けられている。このコンタクトホールＣＮ１〜ＣＮ２の各々の内部には、プラグ導電層ＰＬが埋め込まれている。層間絶縁層ＩＳ上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領に電気的に接続されている。
次に、本実施の形態の半導体装置の製造方法について図４〜図６および図８〜図１４を用いて説明する。図８〜図１３において（Ａ）は図３のＩＶ−ＩＶ線に沿う断面に対応し、（Ｂ）は図３のＶ−Ｖ線に沿う断面に対応する。図８〜図１３においては図４に示されるｐ型ウエル領域ＰＷは省略されているが、ｐ型ウエル領域ＰＷが設けられてもよい。図１４は図１０の工程におけるｐＬＤＭＯＳトランジスタ形成領域の状態を示す斜視図である。
図８（Ａ）、（Ｂ）に示されるように、ｐＬＤＭＯＳトランジスタＬＰＴの形成領域において、ｐ-基板領域ＳＢ上にｎ+埋め込み領域ＢＬが形成される。このｎ+埋め込み領域ＢＬ上にｎ-ウエル領域ＨＷＬが形成される。
図９（Ａ）、（Ｂ）に示されるように、半導体基板ＳＵＢの主表面ＭＳ上に、通常の写真製版技術により第１フォトレジスタパターン（図示せず）が形成される。この第１フォトレジストパターンをマスクとしてｐ型不純物が半導体基板ＳＵＢの主表面ＭＳにイオン注入される。これによりｎ-ウエル領域ＨＷＬ上にｐ-ドリフト領域ＤＦＴが形成される。この後、第１フォトレジストパターンは、たとえばアッシングなどにより除去される。
図１０（Ａ）、（Ｂ）に示されるように、半導体基板ＳＵＢの主表面ＭＳ上に、通常の写真製版技術により第２フォトレジスタパターン（図示せず）が形成される。この第２フォトレジストパターンをマスクとしてｎ型不純物が半導体基板ＳＵＢの主表面ＭＳにイオン注入される。これによりｎ型ウエル領域ＮＷＬがｐ-ドリフト領域ＤＦＴとｐｎ接合を構成するように主表面ＭＳに形成される。この後、第２フォトレジストパターンは、たとえばアッシングなどにより除去される。
この状態においては、図１４に示されるように、主表面ＭＳにおいて、ｎ型ウエル領域ＮＷＬが第１櫛部を有するように、かつｐ-ドリフト領域ＤＦＴが第２櫛部を有するようにそれぞれ形成される。ｎ型ウエル領域ＮＷＬは、その第１櫛部の歯となる複数のウエル歯部ＷＬＣを有するように形成される。ｐ-ドリフト領域ＤＦＴは、その第２櫛部の歯となる複数のドリフト歯部ＤＦＣを有するように形成される。
ｎ型ウエル領域ＮＷＬの第１櫛部とｐ-ドリフト領域ＤＦＴの第２櫛部とが互いに噛み合うように形成される。具体的には、主表面ＭＳにおいて、複数のウエル歯部ＷＬＣと複数のドリフト歯部ＤＦＣとがｐＬＤＭＯＳトランジスタＬＰＴのチャネル幅方向Ｗに沿って交互に並ぶように形成される。ウエル歯部ＷＬＣとドリフト歯部ＤＦＣとのｐｎ接合は、ｐＬＤＭＯＳトランジスタＬＰＴのチャネル長方向Ｌに沿って延びるように形成される。ｎ型ウエル領域ＮＷＬの第１櫛部はｐ-ドリフト領域ＤＦＴよりも浅く形成される。
図１１（Ａ）、（Ｂ）に示されるように、半導体基板ＳＵＢの主表面ＭＳ上に、たとえばシリコン酸化膜よりなるゲート絶縁層ＧＩが形成される。ゲート絶縁層ＧＩは、たとえば数μｍ〜数十μｍの膜厚で形成される。このゲート絶縁層ＧＩ上に、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなる導電膜ＧＥ１が形成される。この導電膜ＧＥ１上に、たとえばシリコン窒化膜よりなるハードマスク層ＨＭが形成される。導電膜ＧＥ１およびハードマスク層ＨＭの各々は、たとえば数十ｎｍの膜厚で形成される。
この後、通常の写真製版技術およびエッチング技術によりハードマスク層ＨＭがパターニングされる。このパターニングされたハードマスク層ＨＭをマスクとして、導電膜ＧＥ１、ゲート絶縁層ＧＩおよび半導体基板ＳＵＢがエッチングされる。このエッチングにより、半導体基板ＳＵＢの主表面ＭＳに分離溝ＴＮＣが形成される。
図６に示されるように、分離溝ＴＮＣは、ｎ型ウエル領域ＮＷＬおよびｐ-ドリフト領域ＤＦＴよりも浅く形成される。また分離溝ＴＮＣのソース側壁面ＳＷＳに、複数のウエル歯部ＷＬＣおよび複数のドリフト歯部ＤＦＣが交互に並ぶように分離溝ＴＮＣは形成される。また分離溝ＴＮＣの底面ＢＷＳに、複数のウエル歯部ＷＬＣおよび複数のドリフト歯部ＤＦＣが交互に並ぶように分離溝ＴＮＣは形成される。
図１２（Ａ）、（Ｂ）に示されるように、分離溝ＴＮＣ内を埋め込むように、たとえばシリコン酸化膜よりなる分離絶縁層ＳＩＳが形成される。この分離絶縁層ＳＩＳの形成においては、たとえば分離溝ＴＮＣ内を埋め込むように半導体基板ＳＵＢの主表面全体上に絶縁層が形成される。この後、たとえばＣＭＰ（Chemical Mechanical Polishing）でハードマスク層ＨＭの表面が露出するまで上記絶縁層が研磨される。これにより、分離絶縁層ＳＩＳが分離溝ＴＮＣ内のみに残存される。
図１３（Ａ）、（Ｂ）に示されるように、半導体基板ＳＵＢの主表面ＭＳ上の全面に、たとえばドープドポリシリコンよりなる導電膜ＧＥ２が形成される。導電膜ＧＥ２は、たとえば数十ｎｍの膜厚で形成される。この後、通常の写真製版技術およびエッチング技術により導電膜ＧＥ２、ＧＥ１がパターニングされる。これにより、導電膜ＧＥ１、ＧＥ２よりなるゲート電極ＧＥが形成される。
ゲート電極ＧＥの側壁にサイドウォール形状の側壁絶縁層が形成される。この後、イオン注入などにより半導体基板ＳＵＢの主表面ＭＳにｎ型不純物およびｐ型不純物が注入される。これにより半導体基板ＳＵＢの主表面ＭＳにｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣおよびｎ+コンタクト領域ＷＣが形成される。
図４および図５に示されるように、層間絶縁層ＩＳ、プラグ導電層ＰＬ、配線層ＩＮＣなどが形成されることにより、本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について説明する。
ＢｉＣ−ＤＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）分野においては、図２に示されるように、ＬＤＭＯＳトランジスタ、ロジックＣＭＯＳトランジスタおよびバイポーラトランジスタが混載される。このような分野においても、デザインスケーリングが進んできている。これにより従来のＬＯＣＯＳ（LoCal Oxidation of Silicon）に代えてＳＴＩが用いられるようになってきている。
この場合、ＬＤＭＯＳトランジスタのドリフト領域にもＳＴＩが用いられることになる。ＳＴＩにおいては、分離溝のコーナー部の形状がシャープである。このため、ドレインに高電圧が印加された場合に電界が分離溝のコーナー部に集中しやすい。この電界集中により、ＳＴＩの端部でインパクトイオン化が発生しやすい。インパクトイオン化により発生した電子・ホール対は、界面準位を生成したり、散乱により酸化膜に注入される。これによりホットキャリア変動が大きくなるという問題が顕著になる。特にｐＬＤＭＯＳトランジスタにおいては、ゲート絶縁層に電子が注入されることによりゲート絶縁層が絶縁破壊を生じる。
このような信頼性に関わる問題を解決することが、特に車載用途においては、オン抵抗の低減よりも重要となってくる。
そこで本発明者は、図３〜図５における本実施の形態の構成と、比較例の構成とについて、デバイス・シミュレーションによってインパクトイオン化の抑制効果について調べた。比較例の構成は、図３においてｎ型ウエル領域ＮＷＬおよびｐ-ドリフト領域ＤＦＴの各々が櫛状に形成されておらず、チャネル幅方向の全体において図４に示す断面を有する構成とした。上記シミュレーションの結果を図１５および図１６に示す。
図１５は比較例における半導体装置のインパクトイオン化率分布を示しており、図１６は本実施の形態における半導体装置のインパクトイオン化率分布を示している。この結果から、比較例においては、図１５に示すようにＳＴＩのソース領域側の下端においてインパクトイオン化率が高くなっていることがわかる。これに対して本実施の形態においては、図１６に示すようにＳＴＩのソース領域側の下端においてインパクトイオン化率が比較例よりも低くなっていることがわかる。
この結果は以下の理由によるものと考えられる。
本実施の形態では、分離溝ＴＮＣのソース側壁面ＳＷＳにｎ型ウエル領域ＮＷＬおよびｐ-ドリフト領域ＤＦＴが交互に分布しているためインパクトイオン化が抑制できたと考えられる。つまりｐＬＤＭＯＳトランジスタＬＰＴのＯＮ時には、ｐ-ドリフト領域ＤＦＴには電流が流れる。しかしｎ型ウエル領域ＮＷＬには、チャネルに反転した部分を除いて電流は流れない。インパクトイオン化は、電流が流れている領域において発生する。このため、ｐ-ドリフト領域ＤＦＴにおいてはインパクトイオン化が発生するが、ｎ型ウエル領域ＮＷＬではインパクトイオン化は発生しない。よってｎ型ウエル領域ＮＷＬが配置されたソース側壁面ＳＷＳではインパクトイオン化が発生しないためインパクトイオン化を抑制できたと考えられる。
また上記のように考えた場合、図６に示される分離溝ＴＮＣのソース側壁面ＳＷＳにおけるドリフト歯部ＤＦＣの幅ＷＤがウエル歯部ＷＬＣの幅ＷＷよりも小さければ、インパクトイオン化をより抑制することが可能となる。
また本発明者は、ゲート電流のゲート電圧依存性について調べた。その結果を図１７に示す。図１７は、本実施の形態の構成と上記比較例の構成との各々において、ドレインと半導体基板とに−８０Ｖの電位を印加した状態でゲート電位を変化させたときのゲート電流の変化を示している。図１７の結果から、本実施の形態においては比較例と比較してゲート電流が約６桁ほど低減できることが分かる。
ここでゲート電流とは、半導体基板ＳＵＢとゲート電極ＧＥとの間にゲート絶縁層ＧＩなどを介在して流れる電流のことである。このため、ゲート電流が小さいとは、ゲート電極ＧＥに半導体基板ＳＵＢから注入されるキャリアの量が少ないことを意味する。よって、ゲート電流が低減されるとの上記結果から、本実施の形態では比較例よりもゲート電極ＧＥ内へのホットキャリアの注入が抑制できていることがわかる。
また本発明者は、図７の一点鎖線Ｄ１−Ｄ２に沿う電位分布を調べた。その結果を図１８に示す。この電位分布の測定においては、図７においてｎ型ウエル領域ＮＷＬを接地電位、ゲート電極を０Ｖとして、ｐ-ドリフト領域ＤＦＴに−５Ｖを印加した。
図１８は図７の一点鎖線Ｄ１−Ｄ２に沿う電位分布を示している。図１８の結果から、本実施の形態においては比較例よりも電位の絶対値が低くなっており、電界が緩和されていることがわかる。
図７において上記電位が印加された場合に、ｎ型ウエル領域ＮＷＬに挟まれるｐ-ドリフト領域ＤＦＴには、両側のｎ型ウエル領域ＮＷＬとのｐｎ接合から空乏層が広がる。この結果、逆バイアス印加時にｐ-ドリフト領域ＤＦＴの空乏化が容易となり、比較例よりも電界が緩和されたと考えられる。
以上の検討により本実施の形態においては、ｎ型ウエル領域ＮＷＬとｐ-ドリフト領域ＤＦＴとにより構成されるｐｎ接合が分離溝ＴＣＮのソース側壁面ＳＷＳに沿って主表面ＭＳから分離溝ＴＮＣの底面ＢＷＳに向かって延びている。これにより、分離溝ＴＮＣのソース側壁面ＳＷＳにはｐ-ドリフト領域ＤＦＴだけでなくｎ型ウエル領域ＮＷＬも存在する。ｐＬＤＭＯＳトランジスタＬＰＴのＯＮ時には、このｎ型ウエル領域ＮＷＬには電流が流れないため、ｎ型ウエル領域ＮＷＬ内ではインパクトイオン化も生じない。よって、分離溝ＴＮＣのソース側壁面ＳＷＳにｎ型ウエル領域ＮＷＬおよびｐ-ドリフト領域ＤＦＴの双方が分布していることによって、インパクトイオン化が抑制される。
また本実施の形態においては、ｎ型ウエル領域ＮＷＬとｐ-ドリフト領域ＤＦＴとにより構成されるｐｎ接合が分離溝ＴＣＮのソース側壁面ＳＷＳに沿って主表面ＭＳから分離溝ＴＮＣの底面ＢＷＳに向かって延びている。このようにｐｎ接合が深さ方向に延びているため、スーパージャンクションのように、図６の矢印で示すように主表面ＭＳに沿う方向（横方向）に空乏層が広がる。これによりｐ-ドリフト領域ＤＦＴの空乏化が容易となり、オフ時の耐圧を向上させることができる。
また上記の構造を得るためには図１０に示す工程で、ｎ型ウエル領域ＮＷＬを形成するためのフォトマスクを変更するだけでよい。このため比較例の構成を製造する場合と比較して製造工程が追加になることはない。また特許文献１のように分離溝内の分離絶縁層にリセスを設ける必要もないためリセス形成工程が追加になることはない。
以上より本実施の形態によれば、簡易な製造工程で、ゲート絶縁層へのホットキャリアの注入を抑制することができ、かつオフ時の耐圧を向上することができる。
（実施の形態２）
図１９および図２０に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ｐ-ドリフト領域ＤＦＴおよびｎ型ウエル領域ＮＷＬの構成において実施の形態１と異なっている。
本実施の形態においては、ｐ-ドリフト領域ＤＦＴは、ｎ型ウエル領域ＮＷＬの下面に接していない。ｎ型ウエル領域ＮＷＬの下面にはｎ-ウエル領域ＨＷＬが接している。
具体的には、実施の形態１においては図５に示すようにｐ-ドリフト領域ＤＦＴが分離溝ＴＮＣのソース側壁面ＳＷＳよりｐ+ソース領域ＳＣ側へ延びている。これに対して、本実施の形態においてはｐ-ドリフト領域ＤＦＴがソース側壁面ＳＷＳよりｐ+ソース領域ＳＣ側へ延びていない。
このため図２１および図２２に示されるように、本実施の形態においては、分離溝ＴＮＣのソース側壁面ＳＷＳからｐ+ソース領域ＳＣ側において実施の形態１よりもｎ型不純物のネットドーピング濃度が高くなっている。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
本実施の形態においては、分離溝ＴＮＣのソース側壁面ＳＷＳからｐ+ソース領域ＳＣ側において実施の形態１よりもｎ型不純物のネットドーピング濃度が高くなっている。このため、空乏化がより促進される。つまりＲＥＳＵＲＦ（REduced SURface Field）効果がより高まる。
なお上記の実施の形態１および２の各々においては、ｐＬＤＭＯＳトランジスタＬＰＴについて説明したが、ｎＬＤＭＯＳトランジスタＬＮＴについても図２３および図２４に示されるように本開示内容を適用することができる。この構成においては、ｐ型ウエル領域ＰＷＬとｎ-ドリフト領域ＤＦＴとの各々が平面視において櫛状に形成されており、ｐ型ウエル領域ＰＷＬの第１櫛部とｎ-ドリフト領域ＤＦＴの第２櫛部とは互いに噛み合っている。
また上記の実施の形態においては図３に示されるようにｎ型ウエル領域ＮＷＬが平面視においてｐ-ドリフト領域ＤＦＴと並走する構成について説明したが、図２５に示されるようにｎ型ウエル領域ＮＷＬが平面視においてｐ-ドリフト領域ＤＦＴの周囲を取り囲んでいてもよい。
この構成においては、平面視においてｎ型ウエル領域ＮＷＬがｐ-ドリフト領域ＤＦＴの周囲を取り囲んでいるため、オン時の電流駆動能力を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＮＡ アナログ回路、ＢＣ ベース領域、ＢＩＬ 絶縁膜、ＢＬ ｎ+埋め込み領域領域、ＢＴＲ バイポーラトランジスタ、ＢＷＳ 底面、ＣＨ 半導体装置、ＣＮ，ＣＮ１，ＣＮ２ コンタクトホール、ＤＣ ドレイン領域、ＤＦＣ ドリフト歯部、ＤＦＴ ｐ-ドリフト領域、ＤＲＩ ドライバ回路、ＤＴＲ 溝、ＥＣ ｎ+エミッタ領域、ＧＥ ゲート電極、ＧＥ１，ＧＥ２ 導電膜、ＧＩ ゲート絶縁層、ＨＭ ハードマスク層、ＨＷＬ ｎ-ウエル領域、ＩＮＣ 配線層、ＩＯＣ 入出力回路、ＩＳ 層間絶縁層、ＬＣ ロジック回路、ＭＳ 主表面、ＮＷＬ ｎ型ウエル領域、ＰＣ 電源回路、ＰＤＲ プリドライバ回路、ＰＬ プラグ導電層、ＰＷ，ＰＷＬ ｐ型ウエル領域、ＳＢ ｐ-基板領域、ＳＣ ソース領域、ＳＩＳ 分離絶縁層、ＳＵＢ 半導体基板、ＳＷＳ ソース側壁面、ＴＣＮ，ＴＮＣ，ＴＲＣ 分離溝、ＷＣ ｎ+コンタクト領域、ＷＬＣ ウエル歯部。

Claims (10)

  1. 第１導電型の基板領域を有し、かつ主表面を有し、前記主表面に分離溝を有する半導体基板と、
    前記半導体基板の前記主表面に配置された第１導電型のソース領域と、
    前記主表面に配置され、前記ソース領域との間で前記分離溝を挟む第１導電型のドレイン領域と、
    前記分離溝の下側に配置され、かつ前記ドレイン領域よりも低い不純物濃度を有する第１導電型のドリフト領域と、
    前記ソース領域と前記分離溝との間の前記主表面に配置され、かつ前記ドリフト領域とｐｎ接合を構成する第２導電型のウエル領域と、
    前記ウエル領域および前記ドリフト領域に対して前記主表面とは反対側に配置された第２導電型の不純物領域と、
    前記基板領域の前記主表面側に配置された第２導電型の埋め込み領域とを備え、
    前記不純物領域は、前記ウエル領域の不純物濃度および前記埋め込み領域の不純物濃度よりも低い不純物濃度を有しており、かつ前記ドリフト領域の下面に接してｐｎ接合を構成しており、
    前記埋め込み領域は、前記基板領域とｐｎ接合を構成しており、
    前記不純物領域および前記埋め込み領域は、平面視において、前記ソース領域、前記ウエル領域および前記ドレイン領域と重なっており、
    前記ウエル領域と前記ドリフト領域とにより構成されるｐｎ接合は、前記分離溝の前記ソース領域側の側面に沿って前記主表面から前記分離溝の底面に向かって延びている、半導体装置。
  2. 前記ウエル領域は、第１櫛部を構成する複数のウエル歯部を有し、
    前記ドリフト領域は、第２櫛部を構成する複数のドリフト歯部を有し、
    前記複数のウエル歯部に含まれる２つの前記ウエル歯部は、前記複数のドリフト歯部に含まれる１つの前記ドリフト歯部を挟み込み、
    前記ウエル歯部と前記ドリフト歯部とのｐｎ接合が、前記分離溝の前記ソース領域側の側面に沿って前記主表面から前記分離溝の底面に向かって延びている、請求項１に記載の半導体装置。
  3. 前記複数のウエル歯部と前記複数のドリフト歯部とは、前記分離溝の前記ソース領域側の前記側面において交互に配置されている、請求項２に記載の半導体装置。
  4. 前記分離溝の前記ソース領域側の前記側面において、前記複数のウエル歯部の各々の前記主表面に沿う方向の寸法は、前記複数のドリフト歯部の各々の前記主表面に沿う方向の寸法よりも大きい、請求項２に記載の半導体装置。
  5. 前記ウエル領域の下面には前記ドリフト領域が接している、請求項２に記載の半導体装置。
  6. 前記ウエル領域の下面には前記ドリフト領域が接しておらず、前記不純物領域が接している、請求項２に記載の半導体装置。
  7. 前記主表面からの前記ドリフト領域の深さは、前記分離溝の深さよりも深い、請求項１に記載の半導体装置。
  8. 平面視において前記ウエル領域は前記ドリフト領域の周囲を取り囲んでいる、請求項１に記載の半導体装置。
  9. 前記分離溝に埋め込まれた分離絶縁層と、
    前記ウエル領域と絶縁しながら対向するように、かつ前記分離絶縁層の上に延在するように前記主表面の上に形成されたゲート電極とをさらに備えた、請求項１に記載の半導体装置。
  10. 半導体基板の第１導電型の基板領域上に、第２導電型の埋め込み領域を形成する工程と、
    前記埋め込み領域上に第２導電型の不純物領域を形成する工程と、
    前記半導体基板の主表面に、互いにｐｎ接合を構成する第１導電型のドリフト領域と第２導電型のウエル領域とを形成する工程と、
    前記半導体基板の前記主表面に分離溝を形成する工程と、
    前記分離溝との間で前記ウエル領域を挟みかつ前記ウエル領域とｐｎ接合を構成する第１導電型のソース領域と、前記ソース領域との間で前記分離溝を挟みかつ前記ドリフト領域よりも高い不純物濃度を有する第１導電型のドレイン領域と、を前記主表面に形成する工程と、を備え、
    前記不純物領域は、前記ウエル領域の不純物濃度および前記埋め込み領域の不純物濃度よりも低い不純物濃度を有しており、かつ前記ドリフト領域の下面に接してｐｎ接合を構成しており、
    前記埋め込み領域は、前記基板領域とｐｎ接合を構成しており、
    前記不純物領域および前記埋め込み領域は、平面視において、前記ソース領域、前記ウエル領域および前記ドレイン領域と重なっており、
    前記ウエル領域と前記ドリフト領域とにより構成されるｐｎ接合が、前記分離溝の前記ソース領域側の側面に沿って前記主表面から前記分離溝の底面に向かって延びるように前記分離溝が形成される、半導体装置の製造方法。
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