JP5378132B2

JP5378132B2 - 光電変換装置

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Description

本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡などに使用される光電変換装置に関する。

従来、デジタルカメラ、デジタルビデオカメラや内視鏡などの光電変換装置として、固体撮像装置が使用されている。また、この固体撮像装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などの小型化、低消費電力化が進んでおり、それに伴って固体撮像装置の小型化、低消費電力化が必要となっている。

固体撮像装置の小型化、低消費電力化への対応として、デジタル回路で構成したＡＤ変換器を内蔵した固体撮像装置が提案されている（特許文献１参照）。
図９は、従来の固体撮像装置の概略構成を示すブロック図である。図９に示した固体撮像装置は、入射光量に応じた画素信号を出力する光電変換素子を２次元にアレイ状に配列した画素ブロック９０と、この画素ブロック９０の画素から出力される画素信号をアナログ・デジタル変換するＡＤ変換器９１とを具備する複数のアレイブロック（サブアレイ）Ｂ１，Ｂ２，・・・が２次元、図９では、４行５列に配置されている。

また、図１０は、図９の各アレイブロック（サブアレイ）に具備されているＡＤ変換器９１の回路構成の一例を示すブロック図である。図１０に示すＡＤ変換器９１において、遅延回路９０１は、それぞれが各種ゲート回路からなる複数の遅延ユニットをリング状に接続した構成である。遅延回路９０１内の各遅延ユニットには、アナログ・デジタル変換の対象となる入力信号（電圧）が、遅延ユニットの駆動電圧として供給される。また、遅延回路９０１内の各遅延ユニットには、基準電圧が供給されている。

図１０に示したＡＤ変換器９１において、例えば、遅延回路９０１の基準電圧をＧＮＤとし、入力パルス信号φＰＬに“Ｈｉｇｈ”レベルの信号を入力すると、入力パルス信号φＰＬが、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延時間を持って順次、各遅延ユニットを通過し、遅延回路９０１内を周回する。また、入力パルス信号φＰＬを“Ｌｏｗ”レベルにすることによって、入力パルス信号φＰＬの遅延回路９０１内の周回が停止する。

入力パルス信号φＰＬが遅延回路９０１内を周回しているとき、所定時間内に入力パルス信号φＰＬが通過する遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、入力信号と基準電圧（ＧＮＤ）との電圧差によって決まる。エンコーダ９０２は、この遅延ユニットの通過段数（および周回数）を検出する。
エンコーダ９０２は、入力パルス信号φＰＬが遅延回路９０１内を周回した回数を計数するカウンタ回路９０２１と、遅延回路９０１内で走行している入力パルス信号φＰＬの段数を検出するラッチ＆エンコーダ回路９０２２と、カウンタ回路９０２１から出力される値を上位ビットデータ（例えば、ａ−ビット）とし、ラッチ＆エンコーダ回路９０２２から出力される値を下位ビットデータ（例えば、ｂ−ビット）としたａ＋ｂビットのデジタルデータを出力する加算器９０２３から構成される。エンコーダ９０２内の加算器９０２３の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。図９に示した固体撮像装置においては、画素ブロック９０から出力される画素信号を、ＡＤ変換器９１の入力信号とすることにより、入射光量に応じたデジタル値が出力される。

特開２００６−２８７８７９号公報

固体撮像装置にＡＤ変換器を搭載する場合、光電変換素子を２次元のアレイ状に配列した画素ブロックの各列にそれぞれＡＤ変換器を配置することがある。このように、画素ブロックの各列にＡＤ変換器を配置する場合、そのＡＤ変換器は縦長に配置する必要がある。

しかしながら、ＡＤ変換器を縦長に配置することによって、ＡＤ変換器内の遅延回路に含まれる遅延ユニットと、ラッチ＆エンコーダ回路に含まれるラッチ回路との距離が、遅延ユニットの各段によって異なってくる。例えば、図１１に示したＡＤ変換器内の概略のレイアウト配置例のように、遅延ユニットとラッチ回路内のラッチユニットとが配置されていた場合を考える。そして、図１１において、各遅延ユニット間の距離を距離ａとし、各ラッチユニット間の距離を距離ｂとし、最終段の遅延ユニットＤｎと第１段目のラッチユニットＬ１との間の距離を距離ｃとする。この場合において、各段の遅延ユニットとラッチユニットとの間の信号線の配線長（距離）を算出すると、各段によって配線長（距離）が異なることがわかる。
より具体的には、第１段目の遅延ユニットＤ１の配線長ｄ１は、配線長ｄ１＝３ａ＋ｃとなる。また、第２段目の遅延ユニットＤ２の配線長ｄ２は、配線長ｄ２＝２ａ＋ｂ＋ｃとなる。また、第３段目の遅延ユニットＤ３の配線長ｄ３は、配線長ｄ３＝ａ＋２ｂ＋ｃとなる。また、最終段の遅延ユニットＤｎの配線長ｄｎは、配線長ｄｎ＝３ｂ＋ｃとなる。なお、上記算出した各配線長は、図１１における左右方向の配線長を、各段とも同等であるものとしている。

このような、配線長（距離）の違いにより、各遅延ユニットの出力負荷にばらつきが生じてしまう。このばらつきによって、ラッチ回路で保持する遅延位置情報が正しく保持できないという問題がある。

本発明は、上記の課題認識に基づいてなされたものであり、入力パルス信号を光電変換素子の入射光量に応じた遅延時間で周回させ、入力パルス信号の周回数に応じたデジタル値を出力するＡＤ変換器を具備する光電変換装置において、ＡＤ変換器内に含まれる遅延ユニットの各段における出力負荷のばらつきを抑えることによって、良好なデジタル値を得ることができる光電変換装置を提供することを目的としている。

上記の課題を解決するため、本発明の光電変換装置（例えば、第１の実施形態における光電変換装置１）は、光電変換素子（例えば、第１の実施形態における画素２）を有し、該光電変換素子への入射光量に応じた画素信号（例えば、第１の実施形態における画素出力信号φＰ１〜φＰ５）を出力する画素が二次元に複数配置された画素アレイ（例えば、第１の実施形態における画素アレイ３）と、前記画素アレイから読み出した前記画素信号の電圧と基準電圧との差に応じた遅延時間でパルス信号（例えば、第１の実施形態における入力パルス信号φＰＬ）を遅延させる複数の遅延ユニット（例えば、第１の実施形態におけるＤ１，Ｄ２，Ｄ３，・・・，Ｄｎ）を、前記パルス信号が周回するように互いに接続したパルス遅延回路（例えば、第１の実施形態における遅延回路８１１）と、前記パルス信号が前記複数の遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダ（例えば、第１の実施形態におけるエンコーダ８１２）と、を具備する複数のＡＤ変換器（例えば、第１の実施形態におけるＡＤＣ８）と、を備えた光電変換装置において、前記エンコーダは、前記パルス信号が前記複数の遅延ユニットを通過したことにより前記複数の遅延ユニットから出力される遅延情報を保持する複数のラッチユニット（例えば、第１の実施形態におけるＬ１，Ｌ２，Ｌ３，・・・，Ｌｎ）を有し、前記複数のラッチユニットの各々は前記複数の遅延ユニットの対応する１つから出力される前記遅延情報を保持する、ラッチ回路（例えば、第１の実施形態におけるラッチ回路８１２２１）と、前記ラッチ回路が保持した前記遅延情報に基づいたデジタル値を出力するエンコーダ部（例えば、第１の実施形態におけるエンコーダ回路８１２２２）と、前記パルス遅延回路内の最終段の前記遅延ユニットから出力される遅延情報に基づいて、前記パルス信号が前記パルス遅延回路を所定時間に周回した周回数を計測し、該計測した前記パルス信号の周回数に基づいたデジタル値を出力するカウンタ部（例えば、第１の実施形態におけるカウンタ回路８１２１）と、を備え、前記複数の遅延ユニットの各々と、前記複数のラッチユニットの対応する１つとが、前記画素アレイの第１の方向に隣接して並ぶように配置された複数の遅延検出部（例えば、第１の実施形態における遅延検出部ＤＬ）を構成し、前記複数の遅延検出部は、前記第１の方向に並ぶように配置される、ことを特徴とする。

また、本発明の前記第１の方向に並ぶように配置された前記複数の遅延検出部と前記カウンタ部とが、前記第１の方向に、この順番で並ぶように配置され、前記複数の遅延検出部の内、最終段の前記遅延ユニット（例えば、第１の実施形態におけるＬｎ）を含んで構成された最終段の前記遅延検出部（例えば、第１の実施形態における遅延検出部ＤＬｎ）が、前記カウンタ部と隣接して並ぶように配置される、ことを特徴とする。

また、本発明の前記ＡＤ変換器に基準電圧を供給する基準電圧線は、前記ＡＤ変換器内の構成要素のそれぞれに対応した複数の分岐基準電圧線に分岐し、前記複数の分岐基準電圧線は、それぞれ対応する前記複数のＡＤ変換器内の構成要素に接続される、ことを特徴とする。

また、本発明の前記基準電圧線は、前記第１の方向に伸びるように配置され、前記分岐基準電圧線が前記基準電圧線から分岐する分岐点は、前記第１の方向に並ぶように配置され、前記分岐基準電圧線は、前記画素アレイの第２の方向に伸びるように配置され、前記複数のＡＤ変換器は、前記第２の方向に並ぶように配置され、前記ＡＤ変換器内で前記複数の遅延検出部が前記分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記カウンタ部が前記分岐基準電圧線に接続される接続点とが、前記第１の方向に、この順番で並ぶように配置される、ことを特徴とする。

また、本発明の前記ＡＤ変換器に基準電圧を供給する基準電圧線は、前記ＡＤ変換器内の前記パルス遅延回路のそれぞれに対応した第１の基準電圧線（例えば、第１の実施形態における基準電圧線ＧＮＤ＿Ａ）と、前記ＡＤ変換器内の前記エンコーダのそれぞれに対応した第２の基準電圧線（例えば、第１の実施形態における基準電圧線ＧＮＤ＿Ｄ）と、に分岐し、前記第１の基準電圧線は、前記ＡＤ変換器内の前記パルス遅延回路に接続され、前記第２の基準電圧線は、前記ＡＤ変換器内の前記エンコーダに接続される、ことを特徴とする。

また、本発明の前記第１の基準電圧線は、前記ＡＤ変換器内の前記パルス遅延回路の構成要素のそれぞれに対応した複数の第１の分岐基準電圧線に分岐し、前記第１の分岐基準電圧線は、それぞれ対応する前記複数のＡＤ変換器内の前記パルス遅延回路の構成要素に接続され、前記第２の基準電圧線は、前記ＡＤ変換器内の前記エンコーダの構成要素のそれぞれに対応した複数の第２の分岐基準電圧線に分岐し、前記第２の分岐基準電圧線は、それぞれ対応する前記複数のＡＤ変換器内の前記エンコーダの構成要素に接続され、前記第１の基準電圧線は、前記第１の方向に伸びるように配置され、前記第２の基準電圧線は、前記第１の方向に伸びるように配置され、前記第１の分岐基準電圧線は、前記第１の方向に伸びるように配置され、前記第２の分岐基準電圧線は、前記画素アレイの第２の方向に伸びるように配置され、前記複数のＡＤ変換器は、前記第２の方向に並ぶように配置され、前記ＡＤ変換器内で前記複数の遅延検出部が前記第１の分岐基準電圧線または前記第２の分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記カウンタ部が前記第２の分岐基準電圧線に接続される接続点とが、前記第１の方向に、この順番で並ぶように配置される、ことを特徴とする。

また、本発明の前記ＡＤ変換器に基準電圧を供給する基準電圧線は、前記ＡＤ変換器内の前記パルス遅延回路に対応した第１の基準電圧線（例えば、第２の実施形態におけるＧＮＤ電圧線）と、前記ＡＤ変換器内の前記エンコーダに対応した第２の基準電圧線（例えば、第２の実施形態におけるＧＮＤ２電圧線）と、であり、前記第１の基準電圧線は、前記複数のＡＤ変換器内の前記パルス遅延回路のそれぞれに対応した複数の第１の分岐基準電圧線に分岐し、前記第２の基準電圧線は、前記ＡＤ変換器内の前記エンコーダの構成要素のそれぞれに対応した複数の第２の分岐基準電圧線に分岐し、前記第１の分岐基準電圧線は、それぞれ対応する前記ＡＤ変換器内の前記パルス遅延回路にのみ接続され、前記第２の分岐基準電圧線は、それぞれ対応する前記複数のＡＤ変換器内の前記エンコーダの構成要素に接続される、ことを特徴とする。

また、本発明の前記第１の基準電圧線は、前記画素アレイの第２の方向に伸びるように配置され、前記第２の基準電圧線は、前記第１の方向に伸びるように配置され、前記第１の分岐基準電圧線が前記第１の基準電圧線から分岐する分岐点は、前記第２の方向に並ぶように配置され、前記第２の分岐基準電圧線が前記第２の基準電圧線から分岐する分岐点は、前記第１の方向に並ぶように配置され、前記第１の分岐基準電圧線は、前記第１の方向に伸びるように配置され、前記第２の分岐基準電圧線は、前記第２の方向に伸びるように配置され、前記複数のＡＤ変換器は、前記第２の方向に並ぶように配置され、前記ＡＤ変換器内で前記複数の遅延検出部が前記第１の分岐基準電圧線または前記第２の分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記カウンタ部が前記第２の分岐基準電圧線に接続される接続点とが、前記第１の方向に、この順番で並ぶように配置される、ことを特徴とする。

また、本発明の前記第１の方向は、前記画素アレイの列方向であり、前記第２の方向は、前記画素アレイの行方向であり、前記ＡＤ変換器は、前記画素アレイの列方向に応じた数のＡＤ変換器を備える、ことを特徴とする。

本発明によれば、光電変換装置に具備されたＡＤ変換器内に含まれる遅延ユニットの各段における遅延ユニットとラッチ回路との距離を同等にすることができるので、それぞれの遅延ユニットの出力負荷を統一することができ、ラッチ回路によって正しい遅延位置情報を保持することができる。これにより、光電変換装置から良好なデジタル値、すなわち良好な画像を得ることができるという効果が得られる。

本発明の実施形態による光電変換装置の概略構成を示したブロック図である。本実施形態の光電変換装置に具備されたＡＤ変換器の概略構成を示したブロック図である。本実施形態の光電変換装置に具備されたＡＤ変換器における各構成要素の概略のレイアウト配置例を示したブロック図である。本実施形態の光電変換装置に具備されたＡＤ変換器における各構成要素の概略のレイアウト配置の別例を示したブロック図である。本実施形態の光電変換装置に具備されたＡＤ変換器における電圧線の接続例を示したブロック図である。本発明の第２の実施形態による光電変換装置の概略構成を示したブロック図である。本第２の実施形態の光電変換装置に具備されたＡＤ変換器における各構成要素の概略のレイアウト配置例と電圧線の接続例とを示したブロック図である。本発明の実施形態における遅延回路の別例の構成を示したブロック図である。従来の固体撮像装置の概略構成を示すブロック図である。従来の固体撮像装置に具備されているＡＤ変換器の回路構成の一例を示すブロック図である。従来の固体撮像装置に具備されているＡＤ変換器内の構成要素の概略のレイアウト配置例を示したブロック図である。

＜第１実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態による光電変換装置の概略構成を示したブロック図である。図１において、光電変換装置１は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６、制御回路７、ＡＤ変換器８１〜８５（以下、ＡＤＣ８１〜ＡＤＣ８５という）、から構成される。また、図１においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには「画素２」という。また、列回路５１〜列回路５５のいずれか１つを示すときには「列回路５」という。また、ＡＤＣ８１〜ＡＤＣ８５のいずれか１つを示すときには「ＡＤＣ８」という。

画素Ｐ１１〜Ｐ４５は、光電変換素子である。画素Ｐ１１〜Ｐ４５は、垂直走査回路４によって自画素２が選択されると入射光量に応じたレベルの画素出力信号を出力する。また、画素Ｐ１１〜Ｐ４５は画素アレイ３として４行５列の二次元に配置され、画素列毎に画素出力信号φＰ１〜φＰ５を出力する。なお、画素Ｐ１１〜Ｐ４５で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。

列回路５１〜列回路５５は、画素アレイ３の各画素列にそれぞれ配置され、画素２から読み出された画素出力信号を処理し、対応する画素列のＡＤＣ８１〜ＡＤＣ８５に出力する。なお、列回路５１〜列回路５５で示した列回路５に続く数字は、画素アレイ３の列の番号を示す。

ＡＤＣ８１〜ＡＤＣ８５は、画素アレイ３の各画素列にそれぞれ配置され、列回路５１〜列回路５５からそれぞれ入力された処理後の画素信号をアナログ・デジタル変換するＡＤ変換器である。ＡＤＣ８１〜ＡＤＣ８５は、入力された画素信号をアナログ・デジタル変換し、変換後のデジタル値を出力する。なお、ＡＤＣ８１〜ＡＤＣ８５で示したＡＤＣ８に続く数字は、画素アレイ３の列の番号を示す。また、ＡＤＣ８に関する詳細な説明は、後述する。

垂直走査回路４は、制御回路７から入力される垂直制御信号に応じて、画素アレイ３から読み出す画素２の行を選択する回路である。垂直走査回路４は、画素アレイ３から読み出す画素２の行に応じた行選択信号φＳＬ１〜φＳＬ４を出力する。垂直走査回路４が、例えば、画素アレイ３の１行目を選択する場合は、行選択信号φＳＬ１を選択レベル（例えば、“Ｈｉｇｈ”レベル）にして画素アレイ３に出力し、その他選択されていない行選択信号φＳＬ２〜φＳＬ４を非選択レベル（例えば、“Ｌｏｗ”レベル）にして画素アレイ３に出力する。

水平走査回路６は、制御回路７から入力される水平制御信号に応じて、ＡＤＣ８１〜ＡＤＣ８５がアナログ・デジタル変換したデジタル値を列毎に出力させることによって光電変換装置１の出力とする回路である。水平走査回路６は、ＡＤＣ８から読み出すデジタル値の列に応じた列選択信号φＨ１〜φＨ５をＡＤＣ８へ出力する。水平走査回路６が、例えば、画素アレイ３の１列目のデジタル値を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてＡＤＣ８１に出力し、その他出力されていない列選択信号φＨ２〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ８２〜ＡＤＣ８５に出力する。続いて列選択信号φＨ２〜φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベル）、その他出力しない列に対応する列選択信号φＨ１〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ８に出力することによって、ＡＤＣ８がアナログ・デジタル変換したデジタル値を順次出力させる。

制御回路７は、光電変換装置１の全体を制御する回路である。制御回路７は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを出力する。
また、制御回路７は、列回路５およびＡＤＣ８の動作（動作開始および動作停止）を制御する。

次に、本実施形態の光電変換装置１のＡＤ変換器について説明する。図２は、本実施形態による光電変換装置１に具備されたＡＤ変換器の概略構成を示したブロック図である。図２では、光電変換装置１の画素列に具備されたＡＤ変換器の内、画素アレイ３の第１列目に対応したＡＤＣ８１を例として示している。なお、その他の画素列に対応したＡＤＣ８２〜ＡＤＣ８５の構成も、図２に示したＡＤＣ８１の構成と同様である。

図２において、ＡＤＣ８１は、遅延回路８１１、エンコーダ８１２、から構成される。また、エンコーダ８１２は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、から構成される。また、ラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットに対応したラッチ回路８１２２１、エンコーダ回路８１２２２、から構成される。

ＡＤＣ８１は、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、列回路５１から入力された画素信号のアナログ・デジタル変換を行う。また、アナログ・デジタル変換された画素信号のデジタル値は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持される。そして、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。

遅延回路８１１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（例えば、否定論理積回路と否定回路を含む構成の初段の遅延ユニットＤ１と、２つの否定回路を含む構成のその他の複数の遅延ユニットＤ２、Ｄ３，・・・Ｄｎ）をリング状に接続したリングディレイライン（ＲＤＬ）である。遅延回路８１１内の各遅延ユニットには、アナログ・デジタル変換の対象となる入力信号（電圧）が、駆動電圧として供給される。また、遅延回路８１１内の各遅延ユニットには、基準電圧（図２においては、接地：ＧＮＤレベル）が供給されている。

例えば、遅延回路８１１の入力パルス信号φＰＬに“Ｈｉｇｈ”レベルの信号を入力すると、入力パルス信号φＰＬが、入力信号と基準電圧（図示例では、ＧＮＤ）との電圧差に応じた遅延時間を持って順次、各遅延ユニットを通過し、遅延回路８１１内を周回する。入力パルス信号φＰＬが遅延回路８１１内を周回しているとき、所定時間内に入力パルス信号φＰＬが通過する遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、駆動電圧として供給された入力信号と基準電圧（図示例では、ＧＮＤ）との電圧差によって決まる。

エンコーダ８１２は、入力パルス信号φＰＬが遅延回路８１１内の遅延ユニットを通過した段数および遅延回路８１１の周回数を検出し、該通過段数および周回数をＡＤＣ８１がアナログ・デジタル変換した結果であるデジタル値として出力する。

ラッチ回路８１２２１は、所定時間経過後に入力される図示しないアナログ・デジタル変換完了のタイミング信号に応じて、遅延回路８１１内の各遅延ユニットの出力データを保持する。ラッチ回路８１２２１内には、遅延回路８１１内の各遅延ユニット（Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｎ）に対応したラッチユニット（Ｌ１，Ｌ２，Ｌ３，・・・，Ｌｎ）が設けられており、アナログ・デジタル変換完了のタイミング信号に応じて、対応する遅延ユニットの出力データを保持する。図２では、ラッチユニットＬ１は対応する遅延ユニットＤ１の出力値を、ラッチユニットＬ２は対応する遅延ユニットＤ２の出力値を、ラッチユニットＬ３は対応する遅延ユニットＤ３の出力値を、ラッチユニットＬｎは対応する遅延ユニットＤｎの出力値をそれぞれ保持するように接続されている。

エンコーダ回路８１２２２では、ラッチ回路８１２２１が保持した値から、入力パルス信号φＰＬが遅延回路８１１内を通過した遅延ユニットの通過段数を検出する。カウンタ回路８１２１は、遅延回路８１１の最終段の遅延ユニットＤｎの出力値の変化に基づいて、入力パルス信号φＰＬが遅延回路８１１内を通過した周回数を検出する。加算器８１２３は、カウンタ回路８１２１が出力する入力パルス信号φＰＬの周回数を上位ビットとし、ラッチ＆エンコーダ回路８１２２が出力する入力パルス信号φＰＬの通過段数を下位ビットとし２つの信号を合わせたデジタル信号を出力する。この加算器８１２３の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。

エンコーダ８１２のＧＮＤ端子には、遅延回路８１１内の各遅延ユニットに供給されている基準電圧（図示例では、ＧＮＤ）と同じレベルの信号（図２においては、基準電圧とＧＮＤ（接地）との電位は、同電位である）が供給される。以下、基準電圧（図示例では、ＧＮＤ）の電位線またはＧＮＤ電位の電位線を、「基準電圧線」という。

また、加算器８１２３から出力されたデジタル値は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持さる。図１に示した光電変換装置１においては、ＡＤＣ８１の入力信号として、画素アレイ３の第１列目に配置された列回路５１から出力される処理後の画素信号を入力され、アナログ・デジタル変換後の、第１列目の画素２の入射光量に応じたデジタル値を出力する。

ＡＤＣ８２〜ＡＤＣ８５もＡＤＣ８１と同様に、それぞれ対応する画素アレイ３の列に配置された列回路５２〜列回路５５から出力される処理後の画素信号を入力され、アナログ・デジタル変換後の、第２列目〜第５列目の画素２の入射光量に応じたデジタル値を出力する。

次に、本実施形態の光電変換装置１のＡＤ変換器における各構成要素のレイアウト配置について説明する。図３は、本実施形態の光電変換装置１に具備されたＡＤ変換器内の各構成要素の概略のレイアウト配置例を示したブロック図である。なお、図３では、図１に示した光電変換装置１に具備された構成要素の一部分のみを示し、本発明に直接関係しない部分を省略している。より具体的には、図１に示した光電変換装置１において、画素アレイ３の４列分の構成を示し、画素アレイ３の行を省略している。また、図１に示した光電変換装置１の内、画素２、列回路５およびＡＤＣ８のみを示し、その他の構成要素を省略している。また、ＡＤＣ８内において、ＡＤＣ８内の構成要素の電源端子に接続される電源電圧線（ＶＤＤ）、ＧＮＤ端子に接続される基準電圧線（ＧＮＤ）、遅延回路８１１内の各遅延ユニットとラッチ回路８１２２１内の各ラッチユニットまたはカウンタ回路８１２１との接続のみを示し、その他の光電変換装置１内およびＡＤＣ８内の構成要素と、その接続とを省略している。

図３に示したように、ＡＤＣ８における各構成要素のレイアウト配置は、遅延回路８１１内の各遅延ユニットと、対応するラッチ回路８１２２１内の各ラッチユニットとを対とし、それぞれ隣接して並ぶように配置する。より具体的には、遅延ユニットＤ１と遅延ユニットＤ１の出力値を保持するラッチユニットＬ１とを隣接して並ぶように配置し、遅延ユニットＤ２と遅延ユニットＤ２の出力値を保持するラッチユニットＬ２とを隣接して並ぶように配置し、遅延ユニットＤ３と遅延ユニットＤ３の出力値を保持するラッチユニットＬ３とを隣接して並ぶように配置し、遅延ユニットＤｎと遅延ユニットＤｎの出力値を保持するラッチユニットＬｎとを隣接して並ぶように配置する。以下、遅延ユニットと対応するラッチユニットとの対を「遅延検出部ＤＬ」という。また、この遅延検出部ＤＬに続く数字は、遅延ユニットおよびラッチユニットの段数を示すものとする。例えば、第１段目の遅延ユニットＤ１と第１段目の遅延ユニットＤ１の出力値を保持するラッチユニットＬ１との対を、第１段目の遅延検出部ＤＬとし、「遅延検出部ＤＬ１」という。なお、遅延ユニットおよびラッチユニットの段数を示さない場合は、「遅延検出部ＤＬ」と表し、遅延検出部ＤＬ１〜遅延検出部ＤＬｎのいずれか１つを示すものとする。

また、遅延検出部ＤＬ１〜遅延検出部ＤＬｎは、画素アレイ３の列方向に並ぶように配置され、この遅延検出部ＤＬの並びに対して、画素アレイ３の列方向に並ぶようにカウンタ回路８１２１を配置する。その後、図３においては図示していないエンコーダ回路８１２２２、加算器８１２３を配置する。

また、図３に示したように、光電変換装置１における、電源電圧線および基準電圧線は、画素アレイ３の列方向に伸びるように配置される。そして、この画素アレイ３の列方向に伸びるように配置された電源電圧線および基準電圧線は、ＡＤＣ８の構成要素の各段数用に分岐し、画素アレイ３の行方向に伸びるように配置される。この分岐した電源電圧線および基準電圧線は、各ＡＤＣ８内の構成要素における電源端子またはＧＮＤ端子に接続される。なお、光電変換装置１内のＡＤＣ８においてＡＤＣ８の構成要素の各段数用に分岐した電源電圧線（ＶＤＤ）および基準電圧線（ＧＮＤ）は、各ＡＤＣ８内において同一の段数である同一の構成要素にまたがって接続される。

より具体的には、図３に示したように、光電変換装置１においてＡＤＣ８が左から右にＡＤＣ８１、ＡＤＣ８２、ＡＤＣ８３、ＡＤＣ８４の順番で並ぶように配置され、各ＡＤＣ８内で、上から下に遅延検出部ＤＬ１、遅延検出部ＤＬ２、遅延検出部ＤＬ３、遅延検出部ＤＬｎの順番で並ぶように配置、すなわち、遅延回路８１１内の遅延ユニットとラッチ回路８１２２１内のラッチユニットとが交互に並ぶように配置され、最終段の遅延検出部ＤＬｎ内のラッチユニットＬｎに続いてカウンタ回路８１２１の順番で並ぶように配置されている場合を考える。この場合、画素アレイ３の列方向に伸びるように配置された基準電圧線は、上から第１段目の遅延ユニット用、第１段目のラッチユニット用、第２段目の遅延ユニット用、第２段目のラッチユニット用、第３段目の遅延ユニット用、第３段目のラッチユニット用、・・・、最終段の遅延ユニット用、最終段のラッチユニット用、カウンタ回路８１２１用の順番で分岐する。また、画素アレイ３の列方向に伸びるように配置された電源電圧線は、上から第１段目のラッチユニット用、第２段目のラッチユニット用、第３段目のラッチユニット用、・・・、最終段のラッチユニット用、カウンタ回路８１２１用の順番で分岐する。そして、分岐した電源電圧線および基準電圧線のそれぞれは、画素アレイ３の行方向に伸びるように配置される。そして、それぞれ画素アレイ３の行方向に伸びるように配置された各電源電圧線および各基準電圧線は、左からＡＤＣ８１内の構成要素、ＡＤＣ８２内の構成要素、ＡＤＣ８３内の構成要素、ＡＤＣ８４内の構成要素の順番で接続される。

なお、図３において図示していないエンコーダ回路８１２２２、加算器８１２３には、カウンタ回路８１２１用に分岐した後の電源電圧線および基準電圧線が接続されるが、本発明においては、エンコーダ回路８１２２２、加算器８１２３に対する電源電圧線および基準電圧線の接続方法に関しては、規定しない。

このように、ＡＤＣ８において、遅延回路８１１内の各遅延ユニットと、対応するラッチ回路８１２２１内の各ラッチユニットとを対とし、隣接して並ぶように配置することによって、遅延回路８１１内の遅延ユニットと、対応するラッチ回路８１２２１内のラッチユニットとの間の信号線の配線長（距離）を短くすることができる。また、全ての遅延ユニットとラッチユニットとを遅延検出部ＤＬとして構成することにより、各遅延検出部ＤＬ内の遅延ユニットとラッチユニットとの間の信号線の配線長（距離）をほぼ等しくすることができる。

また、ＡＤＣ８内において、遅延ユニットとラッチユニットとを遅延検出部ＤＬとして構成し、各遅延検出部ＤＬを画素アレイ３の列方向に並ぶように配置することにより、各遅延検出部ＤＬ間の信号線の配線長（距離）を短くすることができる。また、各遅延検出部ＤＬ間の信号線の配線長（距離）をほぼ等しくすることができる。これにより、各段の遅延ユニットの出力負荷をほぼ等しくすることができる。

上述のように、各段の遅延ユニットの出力負荷がほぼ等しくすることによって、ＡＤＣ８の動作において、ラッチユニットが保持する遅延ユニットからの出力信号の出力遅延量、すなわち、入力信号と基準電圧（図示例では、ＧＮＤ）との電圧差に応じた遅延時間を持って遅延回路８１１内を周回している入力パルス信号φＰＬの各段における位置情報の出力遅延量を、ほぼ等しくすることができる。このことから、ＡＤＣ８内のラッチユニットが、遅延ユニットから出力される正しい位置情報を保持することが可能となる。

次に、本実施形態の光電変換装置１のＡＤ変換器における各構成要素のレイアウト配置の別例について説明する。図４は、本実施形態の光電変換装置１に具備されたＡＤ変換器内の各構成要素の概略のレイアウト配置の別例を示したブロック図である。なお、図４に示したＡＤ変換器内のレイアウト配置の別例では、図３に示したＡＤＣ８１〜ＡＤＣ８４が、ＡＤ変換器８１＿２〜８４＿２（以下、ＡＤＣ８１＿２〜ＡＤＣ８４＿２という）に置き換わった構成である。なお、ＡＤＣ８１＿２〜ＡＤＣ８４＿２のいずれか１つを示すときには「ＡＤＣ８＿２」という。このＡＤＣ８＿２は、図３に示したＡＤＣ８と同様の構成である。

また、図４に示したＡＤ変換器内のレイアウト配置の別例では、図３に示したＡＤ変換器内のレイアウト配置例と同様に、図１に示した光電変換装置１に具備された構成要素の一部分のみを示している。なお、図４においては、図３に対してさらに、本発明に直接関係しない画素２、電源電圧線（ＶＤＤ）、および基準電圧線（ＧＮＤ）を省略し、列回路５およびＡＤＣ８＿２内の各遅延ユニットと各ラッチユニットまたはカウンタ回路８１２１との接続のみを示している。

図４に示したＡＤＣ８＿２における各構成要素のレイアウト配置では、図３に示したＡＤ変換器のレイアウト配置と同様に、遅延回路８１１内の各遅延ユニットと、対応するラッチ回路８１２２１内の各ラッチユニットとを対とした遅延検出部ＤＬを、画素アレイ３の列方向に並ぶように配置し、この遅延検出部ＤＬの並びに対して、画素アレイ３の列方向に並ぶようにカウンタ回路８１２１を配置している。その後、図３に示したＡＤ変換器のレイアウト配置と同様に、図４においては図示していないエンコーダ回路８１２２２、加算器８１２３を配置する。

図４に示したＡＤＣ８＿２における各構成要素のレイアウト配置は、図３に示したＡＤ変換器のレイアウト配置に対して、遅延検出部ＤＬの配置の順番が異なる。より具体的には、図３に示したＡＤ変換器のレイアウト配置では、遅延検出部ＤＬをＡＤＣ８内の上から下に、第１段目、第２段目、第３段目、最終段の順番で配置していたのに対し、図４に示したＡＤＣ８＿２内のレイアウト配置では、ＡＤＣ８＿２内の上から下に、第２段目、第３段目、第１段目、最終段の順番で配置している。

また、図４に示した遅延検出部ＤＬのレイアウト配置では、遅延検出部ＤＬ内の遅延ユニットとラッチユニットとの配置の順番が異なる。より具体的には、ＡＤＣ８＿２内の遅延検出部ＤＬにおいて、遅延検出部ＤＬ３と遅延検出部ＤＬｎとは、図３に示したＡＤ変換器の内の遅延検出部ＤＬのレイアウト配置と同様の配置としているが、遅延検出部ＤＬ２と遅延検出部ＤＬ１とは、図３に示したＡＤ変換器の内の遅延検出部ＤＬのレイアウト配置と逆の配置としている。例えば、遅延検出部ＤＬ３では、図３に示した遅延検出部ＤＬのレイアウト配置と同様に、ＡＤＣ８＿２内の上から下に、遅延ユニットＤ３、ラッチユニットＬ３の順番で配置しているが、遅延検出部ＤＬ２では、図３に示した遅延検出部ＤＬのレイアウト配置と逆に、ＡＤＣ８＿２内の上から下に、ラッチユニットＬ２、遅延ユニットＤ２の順番で配置している。

このように、ＡＤＣ８＿２内において配置する遅延検出部ＤＬを、遅延ユニットの段数の順番に関係なく配置し、さらに、遅延検出部ＤＬ内の遅延ユニットとラッチユニットとの配置を逆にすることによって、各遅延検出部ＤＬ間の信号線の配線長（距離）の差を少なくすることができる。例えば、図３に示したＡＤ変換器内の遅延検出部ＤＬのレイアウト配置においては、最終段の遅延検出部ＤＬｎから第１段目の遅延検出部ＤＬ１への信号線の配線長（最長の配線長）は、第１段目の遅延検出部ＤＬ１から第２段目の遅延検出部ＤＬ２、第２段目の遅延検出部ＤＬ２から第３段目の遅延検出部ＤＬ３、第３段目の遅延検出部ＤＬ３から最終段の遅延検出部ＤＬｎへの信号線の配線長に比べて長くなっている。これは、最終段の遅延ユニットＤｎの出力負荷が、第１段目の遅延ユニットＤ１、第２段目の遅延ユニットＤ２、第３段目の遅延ユニットＤ３の出力負荷よりも大きな値となっているということができる。これに対し、図４に示したＡＤＣ８＿２内の遅延検出部ＤＬのレイアウト配置においては、各遅延検出部ＤＬ間の配線長が等しい長さとはなっていないものの、最終段の遅延検出部ＤＬｎから第１段目の遅延検出部ＤＬ１への信号線の配線長が短くなっている。これは、最終段の遅延ユニットＤｎの出力負荷と、第１段目の遅延ユニットＤ１、第２段目の遅延ユニットＤ２、第３段目の遅延ユニットＤ３の出力負荷との差が少なくなっているということができる。このように、各段の遅延検出部ＤＬを配置する順番、さらには、遅延検出部ＤＬ内における遅延ユニットとラッチユニットとの配置を変更することによって、各遅延検出部ＤＬ間の信号線の配線長（距離）の差を少なくすることができ、各段の遅延ユニットの出力負荷の差を少なくすることができる。

なお、遅延検出部ＤＬ内における遅延ユニットとラッチユニットとの配置を逆にした場合、遅延回路８１１内の各遅延ユニットと、対応するラッチ回路８１２２１内の各ラッチユニットが隣接して並ぶように配置されていることには変わりない。よって、遅延検出部ＤＬ内における遅延ユニットとラッチユニットとの間の信号線の配線長（距離）が大きく変わることはなく、遅延ユニットとラッチユニットとの配置を逆にした場合でも遅延検出部ＤＬ内の配線長は、ほぼ等しい配線長である。すなわち、遅延検出部ＤＬ内における遅延ユニットの出力負荷は、変わっていないということができる。

上述のように、ＡＤＣ８＿２内に配置する遅延検出部ＤＬを、遅延ユニットの段数の順番と関係なく配置し、さらに、遅延検出部ＤＬ内の遅延ユニットとラッチユニットとの配置を逆にすることによって、各遅延検出部ＤＬ間の信号線の配線長（距離）の差を少なくすることができる。これによって、各段の遅延ユニットにおける出力負荷の差を少なくすることができる。このことにより、ＡＤＣ８＿２の動作において、ラッチユニットが保持する遅延ユニットからの出力信号の出力遅延量、すなわち、入力信号と基準電圧（図示例では、ＧＮＤ）との電圧差に応じた遅延時間を持って遅延回路８１１内を周回している入力パルス信号φＰＬの各段における位置情報の出力遅延量の差を少なくすることができる。このことから、ＡＤＣ８＿２内のラッチユニットが、遅延ユニットから出力される正しい位置情報を保持することが可能となる。

次に、本実施形態の光電変換装置１のＡＤ変換器における電源電圧線および基準電圧線の接続の別例について説明する。図５は、本実施形態の光電変換装置１に具備されたＡＤ変換器における電圧線の接続例を示したブロック図である。なお、図５に示したＡＤ変換器の電源電圧線および基準電圧線の接続の別例では、図３に示したＡＤ変換器内のレイアウト配置例において、ＡＤＣ８１内の各構成要素と、ＡＤＣ８１内の構成要素の電源端子に接続される電源電圧線（ＶＤＤ）およびＧＮＤ端子に接続される基準電圧線（ＧＮＤ）のみを示し、その他のＡＤ変換器（ＡＤＣ８２〜ＡＤＣ８４）や、光電変換装置１内およびＡＤＣ８内の構成要素と、その接続とを省略している。

図５に示した光電変換装置１における、電源電圧線（ＶＤＤ）および基準電圧線（ＧＮＤ）は、画素アレイ３の列方向に伸びるように配置される。また、基準電圧線（ＧＮＤ）は、その始点近くにおいて、ＡＤＣ８の入力信号と基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に大きく影響を与える遅延回路８１１（遅延ユニット）用の基準電圧線ＧＮＤ＿Ａと、ＡＤＣ８の電源電圧と基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さいラッチユニットやカウンタ回路８１２１用の基準電圧線ＧＮＤ＿Ｄとに分岐される。そして、この画素アレイ３の列方向に伸びるように配置された電源電圧線および基準電圧線（基準電圧線ＧＮＤ＿Ａおよび基準電圧線ＧＮＤ＿Ｄ）は、ＡＤＣ８の構成要素の各段数用に分岐し、画素アレイ３の行方向に伸びるように配置される。このＡＤＣ８の構成要素の各段数用に分岐した電源電圧線および基準電圧線は、各ＡＤＣ８内の構成要素における電源端子またはＧＮＤ端子に接続される。なお、図５においては図示していないが、図３に示したＡＤ変換器内のレイアウト配置例と同様に、光電変換装置１内のＡＤＣ８においてＡＤＣ８の構成要素の各段数用に分岐した電源電圧線（ＶＤＤ）および基準電圧線（基準電圧線ＧＮＤ＿Ａおよび基準電圧線ＧＮＤ＿Ｄ）は、各ＡＤＣ８内において同一の段数である同一の構成要素にまたがって接続される。

なお、基準電圧線ＧＮＤ＿ＡからＡＤＣ８の構成要素の各段数用に分岐した基準電圧線（ＧＮＤ）は、ＡＤＣ８内の遅延ユニットのみに接続される。この基準電圧線ＧＮＤ＿Ａから分岐した基準電圧線は、遅延ユニットのＧＮＤ端子に接続される。
また、基準電圧線ＧＮＤ＿ＤからＡＤＣ８の構成要素の各段数用に分岐した基準電圧線（ＧＮＤ）は、ＡＤＣ８内のラッチユニットおよびカウンタ回路８１２１のみに接続される。この基準電圧線ＧＮＤ＿Ｄから分岐した基準電圧線は、ラッチユニットおよびカウンタ回路８１２１のＧＮＤ端子に接続される。なお、図５において図示していないエンコーダ回路８１２２２、加算器８１２３には、カウンタ回路８１２１用に分岐した後の基準電圧線ＧＮＤ＿Ｄが接続されるが、本発明においては、エンコーダ回路８１２２２、加算器８１２３に対する基準電圧線ＧＮＤ＿Ｄの接続方法に関しては、規定しない。

より具体的には、図５に示したように、ＡＤＣ８内で、上から下に遅延検出部ＤＬ１〜遅延検出部ＤＬｎが順に画素アレイ３の列方向に並ぶように配置され、遅延検出部ＤＬｎに続いてカウンタ回路８１２１の順番で画素アレイ３の列方向に並ぶように配置されている場合、画素アレイ３の列方向に伸びるように配置された基準電圧線は、基準電圧線ＧＮＤ＿Ａと、基準電圧線ＧＮＤ＿Ｄとに分岐し、さらに画素アレイ３の列方向に伸びるように配置される。そして、基準電圧線ＧＮＤ＿Ａは、上から第１段目の遅延ユニット用、第２段目の遅延ユニット用、第３段目の遅延ユニット用、・・・、最終段の遅延ユニット用の順番で分岐する。また、基準電圧線ＧＮＤ＿Ｄは、上から第１段目のラッチユニット用、第２段目のラッチユニット用、第３段目のラッチユニット用、・・・、最終段のラッチユニット用、カウンタ回路８１２１用の順番で分岐する。また、電源電圧線は、上から第１段目のラッチユニット用、第２段目のラッチユニット用、第３段目のラッチユニット用、・・・、最終段のラッチユニット用、カウンタ回路８１２１用の順番で分岐する。そして、それぞれ分岐した電源電圧線、基準電圧線ＧＮＤ＿Ａ、および、基準電圧線ＧＮＤ＿Ｄは、画素アレイ３の行方向に伸びるように配置される。そして、それぞれ画素アレイ３の行方向に伸びるように配置された各電源電圧線および各基準電圧線ＧＮＤ＿Ａ、および、各基準電圧線ＧＮＤ＿Ｄは、それぞれ対応するＡＤＣ８内の構成要素に接続される。

なお、図５おいては図示していないが、図３に示したＡＤ変換器内のレイアウト配置例と同様に、光電変換装置１内のＡＤＣ８においてＡＤＣ８の構成要素の各段数用に分岐した電源電圧線（ＶＤＤ）および基準電圧線（基準電圧線ＧＮＤ＿Ａおよび基準電圧線ＧＮＤ＿Ｄ）は、各ＡＤＣ８内において同一の段数である同一の構成要素にまたがって接続される。例えば、図３に示したように、光電変換装置１においてＡＤＣ８が左から右にＡＤＣ８１、ＡＤＣ８２、ＡＤＣ８３、ＡＤＣ８４の順番で並ぶように配置されている場合、それぞれ画素アレイ３の行方向に伸びるように配置された各電源電圧線および各基準電圧線ＧＮＤ＿Ａ、および、各基準電圧線ＧＮＤ＿Ｄは、左からＡＤＣ８１内の構成要素、ＡＤＣ８２内の構成要素、ＡＤＣ８３内の構成要素、ＡＤＣ８４内の構成要素の順番で接続される。

このように、各ＡＤＣ８にまたがって接続される基準電圧線を、その始点近くでＡＤＣ８の基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に大きく影響を与える回路用の基準電圧線ＧＮＤ＿Ａと、基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さい回路用の基準電圧線ＧＮＤ＿Ｄとに分岐することによって、基準電圧線を分離して接続することができる。これにより、例えば、ＡＤＣ８のエンコーダ回路８１２が動作しているときに発生するノイズが、ＡＤＣ８の遅延回路８１１（遅延ユニット）の回路の動作に影響をおよぼすことがなくなる。すなわち、従来のＡＤ変換器では、遅延回路８１１とエンコーダ回路８１２との基準電圧線が共通に接続されていたため、エンコーダ回路８１２が動作することによって発生していた基準電圧線の変動に伴う自ＡＤＣ８のノイズが問題となっていたが、基準電圧線を分岐することによって、自ＡＤＣ８のエンコーダ回路８１２のノイズの影響を受けることがなくなる。

なお、図５においては、図３に示したＡＤＣ８１内のレイアウト配置例に対して電圧線の接続を変更した場合について説明したが、図４に示したＡＤＣ８＿２や、その他のＡＤ変換器内のレイアウト配置例に対しても同様に、電圧線の接続を変更することができる。

上記に述べたとおり、本発明の第１の実施形態によれば、遅延回路８１１内の各遅延ユニットと、対応するラッチ回路８１２２１内の各ラッチユニットとを対とし、それぞれ隣接して並ぶように配置した遅延検出部ＤＬとしてＡＤ変換器内に配置する。これにより、各遅延検出部ＤＬ間の信号線の配線長（距離）を短くすることができる。また、各遅延検出部ＤＬ間の信号線の配線長（距離）をほぼ等しくすることができるため、遅延回路８１１内の各遅延ユニットの出力負荷をほぼ等しくすることができる。また、遅延検出部ＤＬを遅延ユニットの段数の順番と関係なく配置することによって、各遅延検出部ＤＬ間の信号線の配線長（距離）の差を少なくすることができる。これにより、遅延回路８１１内の各遅延ユニットの出力負荷の差を少なくすることができる。このことによって、遅延回路８１１内の各遅延ユニットから出力される正しい位置情報を保持することが可能となる。このように、各遅延ユニットから正しい位置情報を取得することができるので、遅延回路を含むＡＤ変換器にて画素２の入射光量に応じた電圧をアナログ・デジタル変換する際、光電変換装置は、良好なデジタル値を出力することが可能となり、良好な画像データを取得することができる。

また、さらに、本発明の第１の実施形態によれば、基準電圧線をＡＤ変換器の基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に大きく影響を与える回路用と基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さい回路用とに分岐し、その分岐した基準電圧線を分離して接続することができる。例えば、ＡＤＣ８の基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に大きく影響を与える遅延回路８１１用の基準電圧線と、ＡＤＣ８の基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さいエンコーダ回路８１２用の基準電圧線とに分岐し、それぞれ、ＡＤＣ８内の遅延ユニットのみ、またはエンコーダ回路８１２のみに接続する。これにより、ＡＤ変換器内のエンコーダ回路８１２によるノイズを、基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に大きく影響を与える遅延回路８１１に影響させないようにすることができる。このように、遅延回路を含むＡＤ変換器にて画素２の入射光量に応じた電圧をアナログ・デジタル変換する際、エンコーダ回路から発生するノイズが遅延回路の動作に影響を与えないため、光電変換装置は、ノイズの少ない良好なデジタル値を出力することが可能となり、良好な画像データを取得することができる。

なお、本実施形態において、図２に示したＡＤ変換器の概略構成のブロック図では、遅延回路８１１内の各遅延ユニットに供給されている基準電圧（図示例では、ＧＮＤ）の電圧線と、エンコーダ８１２内の各構成要素に供給されているＧＮＤ（接地）電位の電圧線とを別の電圧線とし、これらの電圧線が接続されていない状態のブロック図を示しているが、上述のように、基準電圧の電圧線とＧＮＤ電位の電圧線とは、同電位の電圧線である。従って、これらの基準電圧の電圧線とＧＮＤ電位の電圧線とは、光電変換装置１の外部または内部でそれぞれが接続される。この基準電圧の電圧線とＧＮＤ電位の電圧線とが接続される位置は、図５に示したＡＤ変換器における電圧線の接続例と同様の考えに基づいて、上記電位の発生源、例えば、図示しない基準電圧発生部の近傍で接続することが望ましい。このように、基準電圧の電圧線とＧＮＤ電位の電圧線とを基準電圧（図示例では、ＧＮＤ）発生部の近傍で接続することによって、遅延回路８１１内の全ての遅延ユニットを基準電圧（図示例では、ＧＮＤ）発生部に向かって接続し、その後、エンコーダ８１２内のカウンタ回路８１２１やラッチ＆エンコーダ回路８１２２などのＧＮＤ電位の電圧線と接続するような構成とすることができる。これにより、基準電圧の電圧線とＧＮＤ電位の電圧線とを同じ電位に設定でき、図５を用いて説明したように、ＡＤ変換器の遅延回路８１１の動作が、エンコーダ回路８１２のノイズの影響を受けることがなくなり、光電変換装置が出力するデジタル値の精度が、さらに向上する。

＜第２実施形態＞
以下、本発明の第２の実施形態について、図面を参照して説明する。図６は、第２の実施形態による光電変換装置の概略構成を示したブロック図である。図６において、光電変換装置１０は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６、制御回路７、ＡＤ変換器８１０〜８５０（以下、ＡＤＣ８１０〜ＡＤＣ８５０という）、から構成される。また、ＡＤＣ８１０〜ＡＤＣ８５０のいずれか１つを示すときには「ＡＤＣ８０」という。また、ＡＤＣ８０は、図２に示したＡＤＣ８１と同様の構成である。

図６に示した本第２実施形態の光電変換装置１０は、図１に示した光電変換装置１におけるＡＤＣ８が、ＡＤＣ８０に置き換わった構成であり、ＡＤＣ８０内の遅延回路８１１に対して基準電圧を供給する基準電圧の電圧線と、エンコーダ８１２に対してＧＮＤ（接地）電位を供給するＧＮＤ電位の電圧線が別になっている点のみが異なる。また、その他の構成要素は、図１に示した光電変換装置１と同様である。従って、本第２実施形態における光電変換装置１０およびＡＤＣ８０の動作は、図１に示した光電変換装置１および図２に示したＡＤＣ８の動作と同様であるため、説明を省略する。

次に、本第２の実施形態の光電変換装置１０のＡＤ変換器における各構成要素のレイアウト配置と、電源電圧線、基準電圧の電圧線およびＧＮＤ電位の電圧線の接続とについて説明する。図７は、本第２の実施形態の光電変換装置１０に具備されたＡＤ変換器における各構成要素の概略のレイアウト配置例と電圧線の接続例とを示したブロック図である。なお、図７に示したＡＤＣ８０の各構成要素のレイアウト配置は、図３に示したＡＤ変換器のレイアウト配置と同様であるため、説明を省略する。

図７に示した光電変換装置１０における、電源電圧線（ＶＤＤ）およびＧＮＤ電位の電圧線（ＧＮＤ）は、画素アレイ３の列方向に伸びるように配置される。また、基準電圧の電圧線（ＧＮＤ２）は、画素アレイ３の行方向に伸びるように配置される。なお、図７において、ＧＮＤ電位の電圧線（ＧＮＤ）は、ＡＤＣ８０において基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さいエンコーダ回路８１２（ラッチユニットやカウンタ回路８１２１など）にＧＮＤ（接地）電位を供給する電圧線（以下、「ＧＮＤ電圧線」という）である。また、基準電圧の電圧線（ＧＮＤ２）は、ＡＤＣ８０において基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が大きい遅延回路８１１（遅延ユニット）に基準電圧（図示例では、ＧＮＤ）の電位を供給する電圧線（以下、「ＧＮＤ２電圧線」という）である。

この画素アレイ３の列方向に伸びるように配置された電源電圧線およびＧＮＤ電圧線は、ＡＤＣ８０の構成要素の各段数用に分岐し、画素アレイ３の行方向に伸びるように配置される。この分岐した電源電圧線およびＧＮＤ電圧線は、各ＡＤＣ８０内の構成要素における電源端子またはＧＮＤ端子に接続される。なお、光電変換装置１０内のＡＤＣ８０においてＡＤＣ８０の構成要素の各段数用に分岐した電源電圧線およびＧＮＤ電圧線は、各ＡＤＣ８０内において同一の段数である同一の構成要素にまたがって接続される。

また、画素アレイ３の行方向に伸びるように配置されたＧＮＤ２電圧線は、それぞれのＡＤＣ８０に対して分岐し、画素アレイ３の列方向に伸びるように配置される。このＡＤＣ８０用に分岐したＧＮＤ２電圧線は、各ＡＤＣ８０内の遅延ユニットの基準電位として、
基準電圧端子（ＧＮＤ端子）に接続される。なお、このＡＤＣ８０用に分岐したＡＤＣ８０用の基準電圧線は、対応するＡＤＣ８０内の遅延回路８１１のみに接続される。

より具体的には、図７に示したように、光電変換装置１０においてＡＤＣ８０が左から右にＡＤＣ８１０、ＡＤＣ８２０、ＡＤＣ８３０、ＡＤＣ８４０の順番で並ぶように配置され、各ＡＤＣ８０内で、上から下に遅延検出部ＤＬ１、遅延検出部ＤＬ２、遅延検出部ＤＬ３、遅延検出部ＤＬｎの順番で並ぶように配置、すなわち、遅延回路８１１内の遅延ユニットとラッチ回路８１２２１内のラッチユニットとが交互に並ぶように配置され、最終段の遅延検出部ＤＬｎ内のラッチユニットＬｎに続いてカウンタ回路８１２１の順番で並ぶように配置されている場合を考える。

この場合、画素アレイ３の列方向に伸びるように配置された電源電圧線は、図３に示したＡＤ変換器のレイアウト配置と同様に、上から第１段目のラッチユニット用、第２段目のラッチユニット用、第３段目のラッチユニット用、・・・、最終段のラッチユニット用、カウンタ回路８１２１用の順番で分岐する。また、画素アレイ３の列方向に伸びるように配置されたＧＮＤ電圧線は、上から第１段目のラッチユニット用、第２段目のラッチユニット用、第３段目のラッチユニット用、・・・、最終段のラッチユニット用、カウンタ回路８１２１用の順番で分岐する。そして、それぞれ分岐した電源電圧線およびＧＮＤ電圧線は、画素アレイ３の行方向に伸びるように配置される。そして、画素アレイ３の行方向に伸びるように配置された各電源電圧線および各ＧＮＤ電圧線のそれぞれは、左からＡＤＣ８１０内の構成要素、ＡＤＣ８２０内の構成要素、ＡＤＣ８３０内の構成要素、ＡＤＣ８４０内の構成要素の順番で接続される。

なお、図７において図示していないエンコーダ回路８１２２２、加算器８１２３には、カウンタ回路８１２１用に分岐した後の電源電圧線およびＧＮＤ電圧線が接続されるが、本発明においては、エンコーダ回路８１２２２、加算器８１２３に対する電源電圧線およびＧＮＤ電圧線の接続方法に関しては、規定しない。

一方、画素アレイ３の行方向に伸びるように配置されたＧＮＤ２電圧線は、左からＡＤＣ８１０用、ＡＤＣ８２０用、ＡＤＣ８３０用、ＡＤＣ８４０用の順番で分岐する。そして、それぞれのＡＤＣ８０用に分岐したＧＮＤ２電圧線は、画素アレイ３の列方向に伸びるように配置される。そして、画素アレイ３の列方向に伸びるように配置された各ＡＤＣ８０用のＧＮＤ２電圧線のそれぞれは、対応するＡＤＣ８０内の遅延回路８１１に接続される。例えば、ＡＤＣ８１０用のＧＮＤ２電圧線は、ＡＤＣ８１０内において、ＧＮＤ２電圧線の分岐点（図７の上から）から順番に第１段目の遅延ユニットＤ１、第２段目の遅延ユニットＤ２、第３段目の遅延ユニットＤ３、・・・、最終段の遅延ユニットＤｎの順番で接続される。

このようにＧＮＤ２電圧線を配置することによって、各ＡＤＣ８０のＧＮＤ２電圧線を、画素アレイ３の行方向の分岐点で分離し、画素アレイ３の行方向に伸びるように配置されたＧＮＤ２電圧線の電位を、ほぼ一定に保つことができる。そして、それぞれのＡＤＣ８０用に分岐したＧＮＤ２電圧線は、対応するＡＤＣ８０内の遅延回路８１１のみに接続することによって、各ＡＤＣ８０を分離することができる。また、各ＡＤＣ８０において基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が大きい遅延回路８１１と、ＡＤＣ８０において基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さいエンコーダ回路８１２とを分離することができる。これにより、例えば、ＡＤＣ８１０が動作しているときに発生するエンコーダ回路８１２のノイズが、ＡＤＣ８２０〜ＡＤＣ８４０の遅延回路８１１の動作に影響をおよぼすことがなくなる。また、ＡＤＣ８２０〜ＡＤＣ８４０が動作しているときに発生するエンコーダ回路８１２のノイズに対して、ＡＤＣ８１０の遅延回路８１１の動作が影響を受けることがなくなる。すなわち、各ＡＤＣ８０内の遅延回路８１１は、他のＡＤＣ８０が動作しているときに発生するエンコーダ回路８１２のノイズの影響を受けることがなくなる。また、それぞれのＡＤＣ８０は、自ＡＤＣ８０のエンコーダ回路８１２が動作しているときに発生するノイズを他のＡＤＣ８０の遅延回路８１１の動作に影響させないこととなる。

なお、図７においては、図３に示したＡＤＣ８１内のレイアウト配置例に対して電圧線の接続を変更した場合について説明したが、図４に示したＡＤＣ８＿２や、その他のＡＤ変換器内のレイアウト配置例に対しても同様に、電圧線の接続を変更することができる。

上記に述べたとおり、本発明の第２の実施形態によれば、ＡＤＣ８０における基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さい回路と基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が大きい回路とに電圧線を分離することができる。また、基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が大きい回路の電圧線をＡＤＣ８０毎に分岐し、それぞれのＡＤＣ８０用に分岐した電圧線を、対応するＡＤＣ８０内の基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が大きい回路のみに接続することができる。これにより、各ＡＤＣ８０が動作しているときに発生する基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さい回路からのノイズを分離することができる。例えば、ＡＤＣ８１０内の遅延回路８１１の基準電圧（図示例では、ＧＮＤ）は、自遅延回路８１１内の遅延ユニットのみに供給され、他のＡＤ変換器（ＡＤＣ８２０〜ＡＤＣ８５０）内の遅延回路８１１の基準電圧（図示例では、ＧＮＤ）と分離される。これにより、ＡＤＣ８１０は、他のＡＤ変換器（ＡＤＣ８２０〜ＡＤＣ８５０）が動作することによって発生するノイズの影響を受けることがない。

このことにより、本発明の第２の実施形態によれば、複数のＡＤ変換器を備えた光電変換装置であっても、ＡＤ変換器が動作することによって発生するノイズが、他のＡＤ変換器や自ＡＤ変換器内に影響をあたえることがなく、遅延回路８１１内の各遅延ユニットから出力される正しい位置情報を取得することができるので、光電変換装置が出力する画像データが劣化せず、ノイズの少ない画像データを取得することができる。

なお、本実施形態において、図６に示した光電変換装置１０および図２に示したＡＤ変換器の概略構成のブロック図では、ＡＤＣ８０内の遅延回路８１１に対して基準電圧を供給する基準電圧の電圧線（ＧＮＤ２電圧線）と、エンコーダ８１２に対してＧＮＤ（接地）電位を供給するＧＮＤ電位の電圧線（ＧＮＤ電圧線）とを別の電圧線とし、これらの電圧線が接続されていない状態のブロック図を示しているが、このＧＮＤ２電圧線とＧＮＤ電圧線とが同電位での電圧線である場合は、光電変換装置１０の外部または内部で接続する必要がある。その場合、このＧＮＤ２電圧線とＧＮＤ電圧線とが接続される位置は、図５に示したＡＤ変換器における電圧線の接続例と同様の考えに基づいて、上記電位の発生源、例えば、図示しない基準電圧発生部の近傍で接続することが望ましい。このように、ＧＮＤ２電圧線とＧＮＤ電圧線とを基準電圧（図示例では、ＧＮＤ）発生部の近傍で接続することによって、遅延回路８１１内の全ての遅延ユニットを基準電圧（図示例では、ＧＮＤ）発生部に向かって接続し、その後、エンコーダ８１２内のカウンタ回路８１２１やラッチ＆エンコーダ回路８１２２などをＧＮＤ電圧線と接続するような構成とすることができる。これにより、ＧＮＤ２電圧線とＧＮＤ電圧線とを同じ電位に設定でき、図５を用いて説明したように、ＡＤＣ８０内の遅延回路８１１が、エンコーダ８１２が動作することにより発生するノイズの影響を、さらに受けにくくなり、光電変換装置１０が出力するデジタル値の精度が、さらに向上する。

上記に述べたとおり、本発明を実施するための形態によれば、遅延回路８１１内の各遅延ユニットと、対応するラッチ回路８１２２１内の各ラッチユニットとを対とし、それぞれ隣接して並ぶように配置した遅延検出部ＤＬとしてＡＤ変換器内に配置することによって、遅延回路８１１内の各遅延ユニットの出力負荷をほぼ等しくすることができる。また、遅延検出部ＤＬを配置する順番を変更することによって、遅延回路８１１内の各遅延ユニットの出力負荷の差を少なくすることができる。これにより、遅延回路８１１内の各遅延ユニットから正しい位置情報を取得することができ、遅延回路を含むＡＤ変換器にて画素２の入射光量に応じた電圧をアナログ・デジタル変換する光電変換装置は、良好なデジタル値を出力することが可能となり、良好な画像データを取得することができる。

また、さらに、本発明を実施するための形態によれば、ＡＤ変換器内の基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が大きい回路と基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さい回路とに分離または分岐した電圧線を接続することができるので、ＡＤ変換器内の基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が小さい回路によるノイズを、基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に与える影響が大きい回路に影響させないようにすることができる。これにより、遅延回路を含むＡＤ変換器にて画素２の入射光量に応じた電圧をアナログ・デジタル変換する際に動作する遅延回路に、エンコーダ回路から発生するノイズの影響を与えないようにできるため、光電変換装置は、ノイズの少ない良好なデジタル値を出力することが可能となり、良好な画像データを取得することができる。

なお、本発明においては、エンコーダ８１２における入力パルス信号φＰＬが遅延回路８１１内の遅延ユニットを通過した段数や遅延回路８１１の周回数の検出方法、および検出した遅延ユニットの通過段数や周回数からＡＤＣ８１やＡＤＣ８１０がアナログ・デジタル変換した結果である最終的なデジタル値を算出する処理方法に関しては、規定しない。

また、本実施形態においては、４行５列の二次元に配置された画素アレイ３の入射光量に応じたＡＤＣ８１〜ＡＤＣ８５やＡＤＣ８１０〜ＡＤＣ８５０を配置した例について説明したが、複数画素を１列に構成したリニアセンサの出力をアナログ・デジタル変換するＡＤ変換器に適応することもできる。

また、本実施形態においては、画素アレイ３と、ＡＤＣ８またはＡＤＣ８０との間に列回路５を配置した例について説明したが、列回路５を配置しなくても良く、画素出力信号の画素リセット信号と光信号の差分に相当する画素信号を、ＡＤＣ８またはＡＤＣ８０に入力するものであれば、同様にアナログ・デジタル変換をすることができる。

なお、本実施形態の遅延回路８１１における遅延ユニットは、電源側を入力信号、すなわち、アナログ・デジタル変換の対象となる画素信号とし、接地側を基準電圧とした構成で説明したが、図８の遅延回路８２１に示すように、電源側を基準電圧とし、接地側を入力信号とした構成とすることもできる。
また、図示しないが、２種類の入力信号がある場合は、電源側を第１の入力信号とし、接地側を第２の入力信号とした構成とすることもできる。また、逆に電源側を第２の入力信号とし、接地側を第１の入力信号とした構成とすることもできる。

また、本実施形態の遅延回路８１１や遅延回路８２１では、初段の遅延ユニットを否定論理積回路（ＮＡＮＤゲート）と否定回路（ＩＮＶゲート）を含む構成とし、その他の遅延ユニットを２つの否定回路（ＩＮＶゲート）を含む構成とした場合について説明したが、本発明においては、遅延回路の構成は規定しない。すなわち、遅延回路は、入力信号の電圧レベルと基準電圧の電圧レベル、または２つの入力信号の電圧レベルのレベル差に応じた遅延時間をもって入力パルスを周回させる構成であれば、どのような構成であっても適用することができる。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

１・・・光電変換装置
２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ２５，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ４５・・・画素
３・・・画素アレイ
４・・・垂直走査回路
５，５１，５２，５３，５４，５５・・・列回路
６・・・水平走査回路
７・・・制御回路
８，８０，８１，８２，８３，８４，８５，８１０，８２０，８３０，８４０，８５０・・・ＡＤ変換器
８１１，８２１・・・遅延回路
８１２・・・エンコーダ
８１２１・・・カウンタ回路
８１２２・・・ラッチ＆エンコーダ回路
８１２２１・・・ラッチ回路
８１２２２・・・エンコーダ回路
８１２３・・・加算器
９０・・・画素ブロック
９１・・・ＡＤ変換器
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，Ｂ１６，Ｂ１７，Ｂ１８，Ｂ１９，Ｂ２０・・・アレイブロック（サブアレイ）
９０１・・・遅延回路
９０２・・・エンコーダ
９０２１・・・カウンタ回路
９０２２・・・ラッチ＆エンコーダ回路
９０２３・・・加算器

Claims

光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
前記画素アレイから読み出した前記画素信号の電圧と基準電圧との差に応じた遅延時間でパルス信号を遅延させる複数の遅延ユニットを、前記パルス信号が周回するように互いに接続したパルス遅延回路と、前記パルス信号が前記複数の遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダと、を具備する複数のＡＤ変換器と、
を備えた光電変換装置において、
前記エンコーダは、
前記パルス信号が前記複数の遅延ユニットを通過したことにより前記複数の遅延ユニットから出力される遅延情報を保持する複数のラッチユニットを有し、前記複数のラッチユニットの各々は前記複数の遅延ユニットの対応する１つから出力される前記遅延情報を保持する、ラッチ回路と、
前記ラッチ回路が保持した前記遅延情報に基づいたデジタル値を出力するエンコーダ部と、
前記パルス遅延回路内の最終段の前記遅延ユニットから出力される遅延情報に基づいて、前記パルス信号が前記パルス遅延回路を所定時間に周回した周回数を計測し、該計測した前記パルス信号の周回数に基づいたデジタル値を出力するカウンタ部と、
を備え、
前記複数の遅延ユニットの各々と、前記複数のラッチユニットの対応する１つとが、前記画素アレイの第１の方向に隣接して並ぶように配置された複数の遅延検出部を構成し、
前記複数の遅延検出部は、
前記第１の方向に並ぶように配置される、
ことを特徴とする光電変換装置。
前記第１の方向に並ぶように配置された前記複数の遅延検出部と前記カウンタ部とが、
前記第１の方向に、この順番で並ぶように配置され、
前記複数の遅延検出部の内、最終段の前記遅延ユニットを含んで構成された最終段の前記遅延検出部が、前記カウンタ部と隣接して並ぶように配置される、
ことを特徴とする請求項１に記載の光電変換装置。
前記ＡＤ変換器に基準電圧を供給する基準電圧線は、
前記ＡＤ変換器内の構成要素のそれぞれに対応した複数の分岐基準電圧線に分岐し、
前記複数の分岐基準電圧線は、
それぞれ対応する前記複数のＡＤ変換器内の構成要素に接続される、
ことを特徴とする請求項１または請求項２に記載の光電変換装置。
前記基準電圧線は、
前記第１の方向に伸びるように配置され、
前記分岐基準電圧線が前記基準電圧線から分岐する分岐点は、
前記第１の方向に並ぶように配置され、
前記分岐基準電圧線は、
前記画素アレイの第２の方向に伸びるように配置され、
前記複数のＡＤ変換器は、
前記第２の方向に並ぶように配置され、
前記ＡＤ変換器内で前記複数の遅延検出部が前記分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記カウンタ部が前記分岐基準電圧線に接続される接続点とが、前記第１の方向に、この順番で並ぶように配置される、
ことを特徴とする請求項３に記載の光電変換装置。
前記ＡＤ変換器に基準電圧を供給する基準電圧線は、
前記ＡＤ変換器内の前記パルス遅延回路のそれぞれに対応した第１の基準電圧線と、
前記ＡＤ変換器内の前記エンコーダのそれぞれに対応した第２の基準電圧線と、
に分岐し、
前記第１の基準電圧線は、
前記ＡＤ変換器内の前記パルス遅延回路に接続され、
前記第２の基準電圧線は、
前記ＡＤ変換器内の前記エンコーダに接続される、
ことを特徴とする請求項１または請求項２に記載の光電変換装置。
前記第１の基準電圧線は、
前記ＡＤ変換器内の前記パルス遅延回路の構成要素のそれぞれに対応した複数の第１の分岐基準電圧線に分岐し、
前記第１の分岐基準電圧線は、
それぞれ対応する前記複数のＡＤ変換器内の前記パルス遅延回路の構成要素に接続され、
前記第２の基準電圧線は、
前記ＡＤ変換器内の前記エンコーダの構成要素のそれぞれに対応した複数の第２の分岐基準電圧線に分岐し、
前記第２の分岐基準電圧線は、
それぞれ対応する前記複数のＡＤ変換器内の前記エンコーダの構成要素に接続され、
前記第１の基準電圧線は、
前記第１の方向に伸びるように配置され、
前記第２の基準電圧線は、
前記第１の方向に伸びるように配置され、
前記第１の分岐基準電圧線は、
前記第１の方向に伸びるように配置され、
前記第２の分岐基準電圧線は、
前記画素アレイの第２の方向に伸びるように配置され、
前記複数のＡＤ変換器は、
前記第２の方向に並ぶように配置され、
前記ＡＤ変換器内で前記複数の遅延検出部が前記第１の分岐基準電圧線または前記第２の分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記カウンタ部が前記第２の分岐基準電圧線に接続される接続点とが、前記第１の方向に、この順番で並ぶように配置される、
ことを特徴とする請求項５に記載の光電変換装置。
前記ＡＤ変換器に基準電圧を供給する基準電圧線は、
前記ＡＤ変換器内の前記パルス遅延回路に対応した第１の基準電圧線と、
前記ＡＤ変換器内の前記エンコーダに対応した第２の基準電圧線と、
であり、
前記第１の基準電圧線は、
前記複数のＡＤ変換器内の前記パルス遅延回路のそれぞれに対応した複数の第１の分岐基準電圧線に分岐し、
前記第２の基準電圧線は、
前記ＡＤ変換器内の前記エンコーダの構成要素のそれぞれに対応した複数の第２の分岐基準電圧線に分岐し、
前記第１の分岐基準電圧線は、
それぞれ対応する前記ＡＤ変換器内の前記パルス遅延回路にのみ接続され、
前記第２の分岐基準電圧線は、
それぞれ対応する前記複数のＡＤ変換器内の前記エンコーダの構成要素に接続される、
ことを特徴とする請求項１または請求項２に記載の光電変換装置。
前記第１の基準電圧線は、
前記画素アレイの第２の方向に伸びるように配置され、
前記第２の基準電圧線は、
前記第１の方向に伸びるように配置され、
前記第１の分岐基準電圧線が前記第１の基準電圧線から分岐する分岐点は、
前記第２の方向に並ぶように配置され、
前記第２の分岐基準電圧線が前記第２の基準電圧線から分岐する分岐点は、
前記第１の方向に並ぶように配置され、
前記第１の分岐基準電圧線は、
前記第１の方向に伸びるように配置され、
前記第２の分岐基準電圧線は、
前記第２の方向に伸びるように配置され、
前記複数のＡＤ変換器は、
前記第２の方向に並ぶように配置され、
前記ＡＤ変換器内で前記複数の遅延検出部が前記第１の分岐基準電圧線または前記第２の分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記カウンタ部が前記第２の分岐基準電圧線に接続される接続点とが、前記第１の方向に、この順番で並ぶように配置される、
ことを特徴とする請求項７に記載の光電変換装置。
前記第１の方向は、
前記画素アレイの列方向であり、
前記第２の方向は、
前記画素アレイの行方向であり、
前記ＡＤ変換器は、
前記画素アレイの列方向に応じた数のＡＤ変換器を備える、
ことを特徴とする請求項４、請求項６、および請求項８のいずれか１の項に記載の光電変換装置。