JP2009200546A - 固体撮像装置 - Google Patents
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Abstract
【課題】水平転送バスライン55がカラムAD回路51上を交差する構成であっても、レイアウト面積の増加を抑制しつつ、カラムAD回路から水平転送バスライン55へのクロストークによるノイズの発生を低減させる。
【解決手段】画素から得られる画素信号をデジタル信号に変換する列並列に配置された複数のカラムAD回路51A,51B上を、これらのカラムAD回路51A,51Bから出力されるデジタル信号をそれぞれ伝送する複数の水平転送線を有する水平転送バスライン55が交差して配置される固体撮像装置において、水平転送バスライン55が交差する部分の信号位相が互いに反転する第1のカラムAD回路51Aと第2のカラムAD回路51Bとからなり、当該第1のカラムAD回路51Aと第2のカラムAD回路51Bとを所定数ごとに交互に配置した。
【選択図】図4
【解決手段】画素から得られる画素信号をデジタル信号に変換する列並列に配置された複数のカラムAD回路51A,51B上を、これらのカラムAD回路51A,51Bから出力されるデジタル信号をそれぞれ伝送する複数の水平転送線を有する水平転送バスライン55が交差して配置される固体撮像装置において、水平転送バスライン55が交差する部分の信号位相が互いに反転する第1のカラムAD回路51Aと第2のカラムAD回路51Bとからなり、当該第1のカラムAD回路51Aと第2のカラムAD回路51Bとを所定数ごとに交互に配置した。
【選択図】図4
Description
本発明は、固体撮像装置、特に、入射光量に応じて画素から得られる画素信号をデジタル信号に変換する列並列に配置された複数のアナログ−デジタル変換回路を備えた固体撮像装置に関する。
入射光量に応じて生成された電荷を画素信号に変換する変換部を画素内に含む固体撮像装置、例えばCCD(Charge Coupled Device)型の固体撮像装置やCMOS(Complementary Metal Oxide Semiconductor)型の固体撮像装置が様々な分野で用いられている。
ここで、図9に従来の固体撮像装置100の構成を示す。この固体撮像装置100は、入射光量に応じて画素から得られる画素信号をデジタル信号に変換する、列並列に配置された複数のアナログ−デジタル変換回路を備えた固体撮像装置である(特許文献1参照)。
図9に示すように、この固体撮像装置100は、複数の画素101が行及び列にマトリックス状に配列された画素部110と、画素部110の行走査などを制御する垂直走査回路120と、画素部110の列走査などを制御する水平走査回路130と、垂直走査回路120及び水平走査回路130などを制御するSCU(Sensor Control Unit;駆動制御部)140と、画素101から得られる画素信号をデジタル信号に変換する、列並列に配された複数のカラムアナログ−デジタル変換回路151(以下、「カラムAD回路151」とする。)を有するカラム処理部150と、カラム処理部150の各カラムAD回路151にデジタル信号への変換用の参照信号を供給する参照信号生成部であるデジタル−アナログ変換回路(以下、「DAC」とする。)160と、カラム処理部150の各カラムAD回路151の出力信号を増幅するセンスアンプ部(SA部)170と、このセンスアンプ部170の出力を映像データに変換する出力部180と、を備えている。
各画素101は、垂直走査回路120で制御される行制御線102や、画素信号をカラム処理部150に伝達する垂直信号線103と接続されている。
カラムAD回路151は、行制御線102ごとに、画素101から垂直信号線103を経由し得られるアナログの画素信号とDAC160で生成される参照信号とを比較する比較回路152と、この比較回路152が比較処理を完了するまでの時間をカウントし、このカウント値を保持するカウント部153とを有しており、nビットAD変換機能を有している。
個々のカラムAD回路151の出力側は、水平転送バスライン155に接続されている。この水平転送バスライン155は、nビット幅分の水平転送線を有しており、センスアンプ部170のn個のセンスアンプを経由して出力部180に接続される。出力部180から出力された映像データは、出力端子190から固体撮像装置100の外部に出力される。
特開2005−323331号公報
ところが、上述した従来の固体撮像装置100においては、一般的にレイアウト上の制約から、図9に示すように、水平転送バスライン155がカラムAD回路151上を交差する構成となる場合(例えば、多層基板に固体撮像装置100の各部品や配線が配置されるときに、カラムAD回路151が形成されている層とは別の層に水平転送バスライン155がカラムAD回路151を交差するように配置される場合)があり、このような場合には、水平転送バスライン155とカラムAD回路151内の配線との間で寄生容量が発生する。
そのため、カラムAD回路151内の信号が水平転送バスライン155経由でセンスアンプ部170の各センスアンプの動作へ悪影響を及ぼしてしまい、最終的にはセンスアンプ部170からの出力にエラーが発生してしまう虞がある。
このような問題に対する従来の対策として、(a)水平転送バスライン155とカラムAD回路151内の配線間の寄生容量をレイアウト的な手法で減らす、(b)センスアンプ部170の各センスアンプを差動化してノイズに対するエンデュランスを向上させる、などの対策が為されていた。
これらの対策(a),(b)を行うことによって、一定の効果を得ることが可能である。しかしながら、上記(a)の対策は、ノイズの悪影響を定量的に減らしているだけであり、しかも、レイアウト段階での定量的なノイズ軽減効果の見積りが難しい。従って、センスアンプ部170のエラーの発生量自体を減らすことはできるが十分な解決には至らない場合が多く、レイアウトへのフィードバック修正などにより、設計期間が増大してしまう虞がある。また、上記(b)の対策は、通常ではシングルエンド構成であるセンスアンプを差動化することで消費電力が増加し、しかも、センスアンプ部170のレイアウト面積が増加してしまう。
本発明は、上記事情に鑑みてなされたものであり、水平転送バスラインがカラムAD回路上を交差する構成であっても、レイアウト面積の増加を抑制しつつ、カラムAD回路から水平転送バスラインへのクロストークによるノイズの発生を低減させることができる固体撮像装置を提供することを目的とするものである。
請求項1に記載の発明は、入射光量を画素信号に変換する画素が複数配列され、前記入射光量に応じて前記画素から得られる画素信号をデジタル信号に変換する列並列に配置された複数のアナログ−デジタル変換回路と、前記複数のアナログ−デジタル変換回路から出力されるデジタル信号を伝送する複数の転送線とを有し、前記転送線が前記複数のアナログ−デジタル変換回路上を交差して配置される固体撮像装置において、前記複数のアナログ−デジタル変換回路は、前記転送線が交差する部分の信号位相が互いに反転する第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とからなり、当該第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とを所定数ごとに交互に配置したことを特徴とする。
また、請求項2に記載の発明は、請求項1に記載の発明において、前記アナログ−デジタル変換回路は、前記デジタル信号に変換するための参照信号と前記画素信号とを比較する比較回路と、直列に接続された複数のカウンタ回路を有し、前記比較回路による比較処理と並行してカウント処理を行って、前記比較回路による比較が終了した時点でのカウント値を保持するカウンタ部と、を有し、前記転送線は、前記カウンタ部のカウンタ回路上に交差するように配置されていることを特徴とする。
また、請求項3に記載の発明は、請求項2に記載の発明において、前記カウンタ部を構成する各前記カウンタ回路にはそのカウント出力部の位相を反転して出力する位相反転回路を設け、前記第1のアナログ−デジタル変換回路及び前記第2のアナログ−デジタル変換回路のうち一方の各カウンタ回路の位相反転回路によりカウント出力部の位相を反転して出力しているとき、他方の各カウンタ回路の位相反転回路によりカウント出力部の位相を反転しないで出力しており、前記転送線は、前記カウンタ回路のカウント出力部と位相反転回路とを接続する配線上を交差するように配置されていることを特徴とする。
本発明によれば、水平転送バスラインがカラムAD回路上を交差する構成であっても、レイアウト面積の増加を抑制しつつ、カラムAD回路から水平転送バスラインへのクロストークによるノイズの発生を低減させることができる。
本発明の一実施形態における固体撮像装置は、入射光量を画素信号に変換する画素が行及び列に複数配列され、入射光量に応じて各画素列の画素から得られる画素信号をnビットのデジタル信号にそれぞれ変換する列並列に配置された複数のアナログ−デジタル変換回路と、これらのアナログ−デジタル変換回路から出力されるデジタル信号を伝送する複数の水平転送線とを有しており、これらの水平転送線が複数のアナログ−デジタル変換回路上を交差して配置される固体撮像装置である。
各画素は、入射光量に応じた電荷をアナログ信号である画素信号として出力する受光素子と、この受光素子から垂直信号線への画素信号の出力を制御する画素内アンプなどを有しており、垂直走査回路などによって制御される。各アナログ−デジタル変換回路の出力側は、それぞれ水平転送バスラインの複数の水平転送線に接続されている。水平転送バスラインの各水平転送線は、センスアンプにそれぞれ接続されており、これらのセンスアンプを経由して出力部から映像データが出力される。
ここで、アナログ−デジタル変換回路(例えば、回路内の配線)が、水平転送線と交差していることから、アナログ−デジタル変換回路内の配線等と水平転送線との間に寄生容量が発生する。そのため、アナログ−デジタル変換回路内の配線を通過する信号が水平転送線に対して影響(クロストーク)する虞がある。特に、レイアウト上の制約から、アナログ−デジタル変換回路は同一レイアウトとし、水平転送線はアナログ−デジタル変換回路内の同一部分上に交差させることが多い。すなわち、水平転送線が複数のアナログ−デジタル変換回路に亘って交差することが多い。
そこで、本実施形態における固体撮像装置では、複数のアナログ−デジタル変換回路を、水平転送線が交差する部分の信号位相が互いに反転する第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とで構成している。
従って、水平転送線には、複数のアナログ−デジタル変換回路との間で寄生容量が発生して、第1のアナログ−デジタル変換回路内の信号がクロストークすることになるが、第2のアナログ−デジタル変換回路内の信号もクロストークすることになる。
その結果、第1のアナログ−デジタル変換回路によってクロストークする信号が第2のアナログ−デジタル変換回路によってクロストークする信号と打ち消し合って、水平転送線に発生するノイズを低減することができる。
ところで、例えば、アナログ−デジタル変換回路を左右に第1のアナログ−デジタル変換回路の組と第2のアナログ−デジタル変換回路の組とに分けると、水平転送線の配線抵抗により、センスアンプに近いアナログ−デジタル変換回路からの影響が大きくなり、打ち消し合いの効果が悪くなる。
そこで、本実施形態における固体撮像装置では、第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とを所定数ごとに組にして交互に配置している。このようにすることで、第1のアナログ−デジタル変換回路からのクロストークと第2のアナログ−デジタル変換回路からのクロストークを互いに打ち消し合う効果をより向上させることができ、それにより、水平転送線に発生するノイズをより低減することができる。特に、第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とを1個ごとに交互に配置することでより大きなノイズ低減効果を得ることが出来る。
また、本実施形態における固体撮像装置においては、アナログ−デジタル変換回路は、デジタル信号に変換するための参照信号と画素信号とを比較する比較回路と、直列に接続された複数のカウンタ回路を有し、比較回路による比較処理と並行してカウント処理を行って、比較回路による比較が終了した時点でのカウント値を保持するカウンタ部とを有しており、水平転送線がカウンタ部のカウンタ回路上に交差するように配置されている。
上述したように、レイアウト上の制約から、アナログ−デジタル変換回路は同一レイアウトとし、水平転送線はアナログ−デジタル変換回路内の同一部分上に交差させることが多い。従って、アナログ−デジタル変換回路のカウンタ回路が一斉にカウント動作を行うと、これらのカウンタ回路から水平転送線へ同時にカウント信号がクロストークすることになり、水平転送線に対する影響が大きくなる。
しかし、本実施形態における固体撮像装置では、水平転送線が交差する部分の信号位相が互いに反転するようにしているので、水平転送線に発生するノイズを低減することができる。すなわち、アナログ−デジタル変換回路のカウンタ回路の信号を、第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とで信号位相を異なるようにしており、それによりクロストークする信号を打ち消しあうのである。
なお、リセット成分の読み出しのために、アップカウント動作及びダウンカウント動作のうちの一方のモードで、比較回路による比較処理と並行してカウント処理を行って、比較回路による比較が終了した時点でのカウント値を保持し、その後、信号成分の読み出しのために、他方のモードで、比較回路による比較処理と並行してカウント処理を行って、比較回路による比較が終了した時点でのカウント値を保持することにより、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能とAD変換機能を実現しており、詳細については後述することとする。
ここで、上記カウンタ部は、アップカウント動作及びダウンカウント動作のいずれのモードでもカウント処理が可能であり、さらに当該カウンタ部を構成する各カウンタ回路にはそのカウント出力部の位相を反転して出力する位相反転回路を設けている。
そして、第1のアナログ−デジタル変換回路及び第2のアナログ−デジタル変換回路のうち一方の各カウンタ回路の位相反転回路によりカウント出力部の位相を反転して出力しているとき、他方の各カウンタ回路の位相反転回路によりカウント出力部の位相を反転しないで出力する。
このように、各カウンタ回路に位相反転回路を設けることで各カウンタ回路からの出力は、第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とで同一カウント動作での出力としつつも、カウンタ回路のカウント出力部と位相反転回路とを接続する配線上を水平転送線が交差するように配置したときに、第1アナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とで水平転送線にクロストークする信号が互いに逆位相となり、打ち消し合いによるノイズの低減が可能となる。
以下、本実施形態における固体撮像装置の具体的な構成及び動作の一例について図面を参照して説明する。図1は本実施形態における固体撮像装置の全体構成図、図2はカウンタ部におけるカウンタ回路の具体的構成を示す図、図3は従来のカラムAD回路のレイアウトの例を示す図、図4は本実施形態におけるカラムAD回路のレイアウトの例を示す図である。
図1に示すように、本実施形態における固体撮像装置1は、入射光量を画素信号に変換する複数の画素11が行及び列にマトリックス状に配列された画素部10と、画素部10の行走査などを制御する垂直走査回路20と、画素部10の列走査などを制御する水平走査回路30と、垂直走査回路20及び水平走査回路30等を制御するSCU(Sensor Control Unit;駆動制御部)40と、各画素列の画素11から得られる画素信号をデジタル信号に変換する、列並列に配された複数のカラムアナログ−デジタル変換回路51(以下、「カラムAD回路51」とする。)を有するカラム処理部50と、このカラム処理部50の各カラムAD回路51にデジタル信号への変換用の参照信号を供給する参照信号生成部であるデジタル−アナログ変換回路60(以下、「DAC60」とする。)と、各回路にバイアスを供給するバイアス(Bias)回路61、カラムAD回路51へカウント用クロック信号xCKなどを供給するPLL回路62と、カラムAD回路51の出力を増幅するセンスアンプ(SA)部70と、このセンスアンプ部70の出力を映像データに変換する出力部80とを備えている。
画素部10は、現実には、各行や各列には、数十から数千の画素11が配置される。この画素11は、典型的には、電荷生成部としての受光素子と、増幅用の半導体素子(たとえばトランジスタ)を有する画素内アンプとから構成される。
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な4つのトランジスタからなる構成のものを使用することができる。
また、画素11は、行選択のための行制御線12を介して垂直走査回路20と、また垂直信号線13を介してカラムAD回路51が垂直列ごとに設けられるカラム処理部50とにそれぞれ接続される。ここで、行制御線12は垂直走査回路20から画素11に入る配線全般を示す。
垂直走査回路20は、画素部10の行を選択し、その行に必要なパルスを供給するものである。たとえば、図示しないが、垂直方向の読出行を規定する(画素部10の行を選択する)垂直デコーダと、この垂直デコーダにて規定された読出アドレス上(行方向)の画素11に対する行制御線12にパルスを供給して駆動する垂直駆動回路とを有する。なお、行制御線12には、画素11を駆動するための種々のパルス信号(たとえば、リセットパルス、転送パルス、DRN制御パルスなど)を送信するものが含まれる。
水平走査回路30は、クロックに同期してカラム処理部50のカラムAD回路51を順番に選択し、その信号を水平転送バスライン55の水平転送線56(56_1,56_2,・・・)に導くものである。たとえば、図示しないが、水平方向の読出列を規定する(カラム処理部50内の個々のカラムAD回路51を選択する)水平デコーダと、この水平デコーダにて規定された読出アドレスに従って、カラム処理部50の各信号を水平転送バスライン55の水平転送線56に導く水平駆動回路とを有する。なお、水平転送線56は、たとえばカラムAD回路51が取り扱うビット数n(nは正の整数)分、たとえば10(=n)ビットならば、そのビット数分に対応して10本配置される。
SCU40は、図示しないが、各部の動作に必要なクロック、所定タイミングのパルス信号或いはアドレス信号などを供給する機能ブロックを備えており、たとえば、垂直アドレス信号を垂直走査回路20へ、また水平アドレス信号を水平走査回路30へ出力し、垂直走査回路20及び水平走査回路30の各デコーダは、それを受けて対応する行もしくは列を選択する。
ここで、画素11から出力された画素信号は、垂直列ごとに、垂直信号線13を介して、カラム処理部50のカラムAD回路51に供給される。
カラムAD回路51は、DAC60で生成される参照信号と、行制御線12ごとに画素11から垂直信号線13を経由し得られるアナログの画素信号とを電圧比較する比較回路52と、ラッチ及び複数のカウンタ回路(B0,B1,・・・)が直列に接続されて構成され、比較回路52による比較処理と並行してカウント処理を行って、比較回路52が比較処理を完了するまでの時間をカウントし、このカウント値を保持するカウンタ部53とを備えて構成され、nビットAD変換機能を有している。
個々のカラムAD回路51で保持されたカウント値は、水平転送バスライン55を介してセンスアンプ部70に供給される。センスアンプ部70は、各水平転送線56に接続されるセンスアンプを有しており、カラムAD回路51の各カウンタ回路内のラッチから各水平転送線56へ出力される信号を増幅する。センスアンプ部70で増幅された信号は、出力部80から出力端子90を介して映像データとして出力される。
ここで、図1を参照して、カラムAD回路51の具体的動作について説明する。このカラムAD回路51は、画素部10の画素列ごとにCDS(Correlated Double Sampling;相関2重サンプリング)処理機能とAD変換機能を実現する回路である。
DAC60は、カウント用クロック信号xCKに同期して、階段状の鋸歯状波(ランプ波形)を生成して、カラム処理部50の個々のカラムAD回路51に、この生成した鋸歯状波をAD変換用の参照信号として供給するようになっている。
比較回路52の一方の入力端子は、他の比較回路52の入力端子と共通に、ADC60で生成される階段状の参照信号が入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線13が接続され、画素部10からの画素信号電圧が個々に入力される。比較回路52の出力信号はカウンタ部53に供給される。
カウンタ部53は、カウントモードに拘わらず共通のアップダウンカウンタ(U/D CNT)を用いて、SCU40による制御によりダウンカウント動作とアップカウント動作とを切り替えて(具体的には交互に)カウント処理を行なうことが可能に構成されている。
カウンタ部53は、DAC60から発せられるランプ波形電圧に同期してダウンカウント動作もしくはアップカウント動作でカウント動作を開始し、比較回路52の出力から反転した情報がカウンタ部53に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する。
この後、カウンタ部53は、所定のタイミングで水平走査回路30から制御線を介して入力される水平選択信号によるシフト動作に基づいて、記憶・保持した画素データを、水平転送バスライン55の水平転送線56へ出力する。
ここで、垂直信号線13から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔVの後に信号成分Vsigが現れることから、1回目の読出し時は、画素信号電圧におけるリセットレベルを比較回路52で検知してカウント動作を行なう。これにより、画素11のリセット成分ΔVを読み出すことができる。その後、第2回目の読み出し時に、リセット成分ΔVに加えて、画素11ごとの入射光量に応じた信号成分Vsigを読み出し、1回目の読出しと同様の動作を行なう。これにより、画素11の信号成分Vsigを読み出すことができる。
そして、カウンタ部53におけるカウント動作を、例えば、1回目の読出し時にはダウンカウント動作、2回目の読出し時にはアップカウント動作とすることで、カウンタ部53内で自動的に、式(1)で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部53に保持される。
ここで、式(1)は、式(2)のように変形でき、結果としては、カウンタ部53に保持されるカウント値は信号成分Vsigに応じたものとなる。
つまり、上述のようにして、1回目の読出し時におけるダウンカウント動作(P相:リセット成分ΔV読み出し動作)と2回目の読出し時におけるアップカウント動作(D相:信号成分Vsig読み出し動作)といった、2回の読出しとカウント処理によるカウンタ部53内での減算処理によって、画素11毎のばらつきを含んだリセット成分ΔVとカラムAD回路51ごとのオフセット成分とを除去することができ、画素11毎の入射光量に応じた信号成分Vsigのみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。
よって、本実施形態のカラムAD回路51は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部としても動作することとなる。
ここで、本実施形態のカラムAD回路51のカウンタ部53は、上述したように複数のカウンタ回路B0,B1,・・・から構成されるものである。図2はカウンタ部53におけるカウンタ回路の具体的構成を示す図である。ここでは、説明を容易にするために、カラムAD回路51のAD変換を5ビットとし、5個のカウンタ回路B0,B1,B2,B3,B4が直列に接続されて、5ビットカウンタを構成しているものとして説明する。なお、以下において、カウンタ回路B0,B1,B2,B3,B4のうち任意のカウンタ回路をカウンタ回路Bと表現することがあるものとする。また、図2における各スイッチSW1〜SW8は、Hレベルの信号入力で短絡状態となり、Lレベルの信号入力で非短絡状態となる。
図2に示すように、カウンタ回路Bは、2進カウンタ回路であり、カウンタ57、位相反転回路58、ラッチ(Latch)59を備えている。なお、カウンタ回路Bは、水平走査回路30やSCU40などから制御される。
カウンタ57は、入力信号CINの立ち下がりタイミングでカウント出力部NodeAから出力する信号(キャリービット信号)の状態を変化させる。すなわち、入力信号CINの立ち下がりタイミングでカウント出力部NodeAから出力するキャリービット信号をLレベルからHレベルへ、或いはHレベルからLレベルへ変化させる。
また、カウンタ57は、制御パルス信号XRL(XRL_A,XRL_B)が入力されると、NodeAからの出力をLレベルにリセットし、カウンタ値をクリアする。また、制御パルス信号RH(RH_A,RH_B)が入力されると、カウント出力部NodeAからの出力をHレベルにリセットし、カウンタ値をクリアする。
さらに、カウンタ57は、ホールド信号HOLDが入力されると、カウントを保持する。すなわち、このホールド信号HOLDは、アップカウント動作とダウンカウント動作との切り替え時に懸念されるカウントの誤動作を防止するために、カウント値を保持するためのイネーブル信号となる。
位相反転回路58は、カウント出力部NodeAの位相を反転して出力する回路であり、アップカウント動作とダウンカウント動作とを切り替える機能も兼ね備えている。この位相反転回路58は、水平走査回路30から出力される制御信号UDSL(UDSL_A,UDSL_B)によって制御され、制御信号UDSLがLレベルのときに、カウント出力部NodeAの電圧を反転した信号を出力端子COUTから出力するものである。なお、P相はダウンカウント動作、D相はアップカウント動作となるように制御信号UDSLが制御される。
ラッチ59は、位相反転回路58の出力、すなわちカウンタ回路Bの出力をラッチして保持する回路である。そして、このラッチ59に保持されたカウント値を、水平転送バスライン55の一つの水平転送線56へ出力する。
以上のように構成されるカウンタ回路Bにおいて、レイアウトの制約上、図2に示すように、水平転送バスライン55が交差することがある。このようにカウンタ回路B上に水平転送バスライン55が交差すると、カウンタ回路B内の配線等と水平転送バスライン55の各水平転送線56との間に寄生容量が発生する。そのため、カウンタ回路B内の配線を通過する信号が水平転送線に対して影響(クロストーク)する虞がある。
ここでは、カウンタ57のカウント出力部NodeAと位相反転回路58との間の配線上に水平転送バスライン55が交差する配置状態(例えば、多層基板に固体撮像装置1の各部品や配線が配置されるときに、カウンタ57のカウント出力部NodeAと位相反転回路58との間の配線が形成されている層とは別の層に、当該配線を交差するように水平転送バスライン55が配置される場合)を説明するが、このとき、レイアウト上の制約から、図3に示すように、カラムAD回路51は同一レイアウトで並列に配置され、水平転送バスライン55は各カラムAD回路51内の同一部分上に交差させることが多い。
本実施形態における固体撮像装置1では、すべてのカラムAD回路51を一括してカウント(P相及びD相)動作を行うため、これらのカウンタ回路Bから水平転送バスライン55の水平転送線56へ同時にカウント信号がクロストークすることになり、水平転送線56に大きなノイズが発生する虞がある。このように水平転送線56に大きなノイズが発生すると、水平転送バスライン55経由でセンスアンプ部70の各センスアンプの動作へ悪影響を及ぼしてしまい、最終的にはセンスアンプ部70からの出力にエラーが発生してしまう虞がある。
そこで、本実施形態における固体撮像装置1では、複数のカラムAD回路51を、水平転送線が交差する部分の信号(ここでは、カウンタ57のカウント出力部NodeAと位相反転回路58との間の配線のキャリービット信号)の位相が互いに反転する第1のカラムAD回路51Aと第2のカラムAD回路51Bとで構成している。
そして、第1のカラムAD回路51Aと第2のカラムAD回路51Bとを、行方向に定数ごとに交互に配列する。このようにすることで、第1のカラムAD回路51Aと第2のカラムAD回路51Bからのクロストークを互いに打ち消し合う効果をより向上させることができ、それにより、水平転送線56に発生するノイズをより低減することができる。このような構成にするのは、例えば、カラムAD回路51を左右に第1のカラムAD回路51Aの組と第2のカラムAD回路51Bの組の2つの組に分けるだけであれば、水平転送線の配線抵抗により、センスアンプに近いアナログ−デジタル変換回路からの影響が大きくなり、打ち消し合いの効果が悪くなるからである。
図4に示す例では、第1のカラムAD回路51Aと第2のカラムAD回路51Bとを、行方向にそれぞれ4個1組のユニット(UNIT_A,UNIT_B)として交互に配置している。なお、第1のカラムAD回路51Aと第2のカラムAD回路51Bとを1個ごとに交互に配置すれば、より大きなノイズ低減効果を得ることが出来る。
以上のように第1のカラムAD回路51Aと第2のカラムAD回路51Bとを、行方向にそれぞれ所定数ごとに交互に配置した本実施形態における固体撮像装置1の各カウンタ回路Bの動作について、図面を参照して説明する。図5及び図6は、本実施形態の固体撮像装置1における第1のカラムAD回路51Aのカウンタ回路Bの動作を説明するための図、図7及び図8は、本実施形態の固体撮像装置1における第2のカラムAD回路51Bのカウンタ回路Bの動作を説明するための図である。
まず、第1のカラムAD回路51Aのカウンタ回路B0〜B4の動作を説明する。なお、図5に示すNodeA[0]〜NodeA[4]は、各カウンタ回路B0〜B4のカウンタ57のカウント出力部NodeAから出力されるキャリービット信号、制御パルス信号XRL_A,RH_Aは、第1のカラムAD回路51Aに入力される制御パルス信号XRL,RH、制御信号UDSL_Aは、第1のカラムAD回路51Aに入力される制御信号UDSLである。また、図6に示すCOUT[0]〜COUT[4]は、各カウンタ回路B0〜B4の出力信号である。
図5に示すように、まず、各カウンタ回路B0〜B4には、制御パルス信号XRL_A(Lレベルのパルス)が入力されると、各カウンタ57において、NodeA[0]〜NodeA[4]からの出力がLレベルにリセットされ、カウンタ値がクリアされる。
次に、カウンタ回路B0にクロック信号xCKが入力され、クロック信号xCKの立ち下がりタイミングで、カウンタ回路B0内のカウント出力部NodeA[0]から出力されるキャリービット信号がLレベルとHレベルの間で変化する。このカウンタ回路B0内のカウント出力部NodeA[0]から出力されるキャリービット信号の電圧は、カウンタ回路B0内の位相反転回路58へ入力される。
ここで、各カウンタ回路B0〜B4には、Hレベルの制御信号UDSLが入力されているため、カウント出力部NodeA[0]から出力されるキャリービット信号の位相が反転されて、図6に示すように、カウンタ回路B0内の位相反転回路58から出力信号COUT[0]が出力される。
そして、カウント用クロック信号xCKの立ち下がりタイミングごとに、カウンタ回路B0がカウント値を変更していく。カウンタ回路B0のカウント値が変化すると、このカウント値(COUT[0])の変化がカウンタ回路B1のCINとして入力され、カウンタ回路B1によるカウントが行われる。以下、同様に、カウンタ回路B2はカウンタ回路B1の出力(COUT[1])に基づき、カウンタ回路B3はカウンタ回路B2の出力(COUT[2])に基づき、カウンタ回路B4はカウンタ回路B3(COUT[3])の出力に基づき、カウンタ値を変更していくことになる。この第1回目のカウントは、P相のカウントであり、図6に示すように、ダウンカウント動作で行われることになる。
その後、第1のカラムAD回路51Aの各カウンタ回路B0〜B4は、比較回路52での比較が完了したとき、そのカウントを終了して、ラッチ59にカウント値を保存する。
次に、第2回目のカウントが行われる。この第2回目のカウントは、D相のカウントであり、アップカウント動作で行われる。
各カウンタ回路B0〜B4は、ダウンカウント動作となっていることから、アップカウント動作に切り替えるために、制御信号UDSL_AがHレベルからLレベルへ変更される。これにより、位相反転回路58へLレベルの制御信号UDSLが入力され、カウント出力部NodeAから出力されるキャリービット信号の位相が反転されずに、カウンタ回路B0内の位相反転回路58から出力信号COUT[0]として出力される。
その後、同様に、クロック信号xCKの立ち下がりタイミングごとに、P相のカウントと同様に、カウンタ回路B0がカウント値(COUT[0])を順次変更していき、図6に示すように、カウンタ回路B0〜B4のカウンタ値(COUT[0]〜COUT[4])を変更していくことになる。この第2回目のカウントは、D相のカウントであり、アップカウント動作で行われることになる。
その後、第1のカラムAD回路51Aの各カウンタ回路B0〜B4は、比較回路52での比較が完了したとき、そのカウントを終了して、ラッチ59にカウント値を保存する。これにより、第2回目のカウント値から第1回目のカウント値が減算されたカウント値がカウンタ回路B0〜B4のラッチ59に保存されることになる。
一方、第2のカラムAD回路51Bのカウンタ回路B0〜B4も、カウンタ回路B0〜B4からの出力(COUT[0]〜COUT[4])は、図8に示すように、第1のカラムAD回路51Aと同様である(図6参照)。なお、図7及び図8において、制御パルス信号XRL_B,RH_Bは、第2のカラムAD回路51Bに入力される制御パルス信号XRL,RH、制御信号UDSL_Bは、第2のカラムAD回路51Bに入力される制御信号UDSLである。
しかし、第2のカラムAD回路51Bにおける各カウンタ回路Bのカウント出力部NodeA[0]〜NodeA[4]は、第1のカラムAD回路51Aのカウンタ回路Bのカウント出力部NodeA[0]〜NodeA[4]に対して反転させた電圧としている。
これにより、第1のカラムAD回路51Aと第2のカラムAD回路51Bとで、カウンタ57のカウント出力部NodeA[0]〜NodeA[4]と位相反転回路58との間の配線に伝送されるキャリービット信号の位相を反転している。
すなわち、第2のカラムAD回路51Bでは、各カウンタ回路B0〜B4に、制御パルス信号XRL_A(Lレベルのパルス)ではなく、制御パルス信号RH_B(Lレベルのパルス)を入力して、各カウンタ57において、カウント出力部NodeA[0]〜NodeA[4]から出力されるキャリービット信号をHレベルにリセットして、カウンタ値をクリアする。これにより、第2のカラムAD回路51Bの各カウンタ57の状態を第1のカラムAD回路51Aの各カウンタ57の状態に対して反転させるようにして、第1のカラムAD回路51Aと第2のカラムAD回路51Bとで出力部NodeA[0]〜NodeA[4]から出力されるキャリービット信号の位相を互いに反転させた信号(逆相の信号)としている。
そして、第1のカラムAD回路51Aの各カウンタ回路Bに入力する制御信号UDSL_Aのレベルを反転させた制御信号UDSL_Bを第2のカラムAD回路51Bの各カウンタ回路Bに入力することにより、第2のカラムAD回路51Bのカウンタ回路Bからの出力(COUT[0]〜COUT[4])を、図8に示すように、第1のカラムAD回路51Aのカウンタ回路Bからの出力(COUT[0]〜COUT[4])と同様の信号位相にしている。
このように本実施形態における固体撮像装置1では、それぞれ異なる制御パルス信号XRL,RH及び制御信号UDSLを入力し、カラムAD回路の制御を行うといった簡単な配線処理及び制御により、従来とカラムAD回路の構成を変更することなく、しかも、CDS機能を損なわずに、水平転送線56と交差する部分(ここでは、カウンタ57のカウント出力部NodeAと位相反転回路58との間の配線)のキャリービット信号の位相が互いに反転する(すなわち逆相となる)第1のカラムAD回路51Aと第2のカラムAD回路51Bとを構成することができる。
従って、水平転送バスライン55がカラムAD回路51上を交差する構成であっても、レイアウト面積の増加を抑制しつつ、カラムAD回路51から水平転送バスライン55へのクロストークによるノイズの発生を低減させることができる
1 固体撮像装置
11 画素
12 行制御線
13 垂直信号線
20 垂直走査回路
30 水平走査回路
40 センスアンプ(SA)部
50 カラム処理部
51 カラムAD回路(アナログ−デジタル変換回路)
52 比較回路
53 カウンタ部
54 ラッチ
55 水平転送バスライン
56 水平転送線
57 カウンタ
58 位相反転回路
59 ラッチ
60 デジタル−アナログ変換回路(DAC)
61 バイアス回路
62 PLL回路
70 センスアンプ(SA)部
80 出力部
90 出力端子
11 画素
12 行制御線
13 垂直信号線
20 垂直走査回路
30 水平走査回路
40 センスアンプ(SA)部
50 カラム処理部
51 カラムAD回路(アナログ−デジタル変換回路)
52 比較回路
53 カウンタ部
54 ラッチ
55 水平転送バスライン
56 水平転送線
57 カウンタ
58 位相反転回路
59 ラッチ
60 デジタル−アナログ変換回路(DAC)
61 バイアス回路
62 PLL回路
70 センスアンプ(SA)部
80 出力部
90 出力端子
Claims (3)
- 入射光量を画素信号に変換する画素が複数配列され、前記入射光量に応じて前記画素から得られる画素信号をデジタル信号に変換する列並列に配置された複数のアナログ−デジタル変換回路と、前記複数のアナログ−デジタル変換回路から出力されるデジタル信号を伝送する複数の転送線とを有し、前記転送線が前記複数のアナログ−デジタル変換回路上を交差して配置される固体撮像装置において、
前記複数のアナログ−デジタル変換回路は、前記転送線が交差する部分の信号位相が互いに反転する第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とからなり、当該第1のアナログ−デジタル変換回路と第2のアナログ−デジタル変換回路とを所定数ごとに交互に配置したことを特徴とする固体撮像装置。 - 前記アナログ−デジタル変換回路は、
前記デジタル信号に変換するための参照信号と前記画素信号とを比較する比較回路と、
直列に接続された複数のカウンタ回路を有し、前記比較回路による比較処理と並行してカウント処理を行って、前記比較回路による比較が終了した時点でのカウント値を保持するカウンタ部と、を有し、
前記転送線は、前記カウンタ部のカウンタ回路上に交差するように配置されている
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記カウンタ部を構成する各前記カウンタ回路にはそのカウント出力部の位相を反転して出力する位相反転回路を設け、前記第1のアナログ−デジタル変換回路及び前記第2のアナログ−デジタル変換回路のうち一方の各カウンタ回路の位相反転回路によりカウント出力部の位相を反転して出力しているとき、他方の各カウンタ回路の位相反転回路によりカウント出力部の位相を反転しないで出力しており、
前記転送線は、前記カウンタ回路のカウント出力部と位相反転回路とを接続する配線上を交差するように配置されている
ことを特徴とする請求項2に記載の固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008036900A JP2009200546A (ja) | 2008-02-19 | 2008-02-19 | 固体撮像装置 |
Applications Claiming Priority (1)
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JP2008036900A JP2009200546A (ja) | 2008-02-19 | 2008-02-19 | 固体撮像装置 |
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Family
ID=41143635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008036900A Pending JP2009200546A (ja) | 2008-02-19 | 2008-02-19 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009200546A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071783A (ja) * | 2009-09-28 | 2011-04-07 | Olympus Corp | 光電変換装置 |
US8432469B2 (en) | 2009-09-09 | 2013-04-30 | Olympus Corporation | Photoelectric conversion device |
US10234891B2 (en) | 2016-03-16 | 2019-03-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit |
US10380453B2 (en) | 2016-06-28 | 2019-08-13 | Canon Kabushiki Kaisha | Imaging apparatus and imaging system having multiple comparators |
US10582142B2 (en) | 2016-03-10 | 2020-03-03 | Ricoh Company, Ltd. | Photoelectric conversion device |
-
2008
- 2008-02-19 JP JP2008036900A patent/JP2009200546A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US8432469B2 (en) | 2009-09-09 | 2013-04-30 | Olympus Corporation | Photoelectric conversion device |
JP2011071783A (ja) * | 2009-09-28 | 2011-04-07 | Olympus Corp | 光電変換装置 |
US8441563B2 (en) | 2009-09-28 | 2013-05-14 | Olympus Corporation | Photoelectric conversion device |
US10582142B2 (en) | 2016-03-10 | 2020-03-03 | Ricoh Company, Ltd. | Photoelectric conversion device |
US10234891B2 (en) | 2016-03-16 | 2019-03-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit |
US10901453B2 (en) | 2016-03-16 | 2021-01-26 | Ricoh Company, Ltd. | Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit |
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