JP2011071783A - 光電変換装置 - Google Patents
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Abstract
【解決手段】画素アレイから読み出した画素信号の電圧と基準電圧との差に応じた遅延時間でパルス信号を遅延させる遅延ユニットと、パルス遅延回路に備えた複数の遅延ユニットのそれぞれに対応し、パルス信号が各遅延ユニットを通過したことにより出力される遅延情報を保持するラッチユニットを複数有するラッチ回路と、を備え、遅延ユニットと、該遅延ユニットに対応するラッチユニットとが、画素アレイの第1の方向に隣接して並ぶように配置された複数の遅延検出部を構成し、複数の遅延検出部は、第1の方向に並ぶように配置される。
【選択図】図3
Description
図9は、従来の固体撮像装置の概略構成を示すブロック図である。図9に示した固体撮像装置は、入射光量に応じた画素信号を出力する光電変換素子を2次元にアレイ状に配列した画素ブロック90と、この画素ブロック90の画素から出力される画素信号をアナログ・デジタル変換するAD変換器91とを具備する複数のアレイブロック(サブアレイ)B1,B2,・・・が2次元、図9では、4行5列に配置されている。
エンコーダ902は、入力パルス信号φPLが遅延回路901内を周回した回数を計数するカウンタ回路9021と、遅延回路901内で走行している入力パルス信号φPLの段数を検出するラッチ&エンコーダ回路9022と、カウンタ回路9021から出力される値を上位ビットデータ(例えば、a−ビット)とし、ラッチ&エンコーダ回路9022から出力される値を下位ビットデータ(例えば、b−ビット)としたa+bビットのデジタルデータを出力する加算器9023から構成される。エンコーダ902内の加算器9023の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。図9に示した固体撮像装置においては、画素ブロック90から出力される画素信号を、AD変換器91の入力信号とすることにより、入射光量に応じたデジタル値が出力される。
より具体的には、第1段目の遅延ユニットD1の配線長d1は、配線長d1=3a+cとなる。また、第2段目の遅延ユニットD2の配線長d2は、配線長d2=2a+b+cとなる。また、第3段目の遅延ユニットD3の配線長d3は、配線長d3=a+2b+cとなる。また、最終段の遅延ユニットDnの配線長dnは、配線長dn=3b+cとなる。なお、上記算出した各配線長は、図11における左右方向の配線長を、各段とも同等であるものとしている。
以下、本発明の実施形態について、図面を参照して説明する。図1は、本実施形態による光電変換装置の概略構成を示したブロック図である。図1において、光電変換装置1は、画素P11〜P45、垂直走査回路4、列回路51〜55、水平走査回路6、制御回路7、AD変換器81〜85(以下、ADC81〜ADC85という)、から構成される。また、図1においては、画素P11〜P45が4行5列の二次元に配置され、画素アレイ3として構成されている。なお、画素P11〜P45のいずれか1つを示すときには「画素2」という。また、列回路51〜列回路55のいずれか1つを示すときには「列回路5」という。また、ADC81〜ADC85のいずれか1つを示すときには「ADC8」という。
また、制御回路7は、列回路5およびADC8の動作(動作開始および動作停止)を制御する。
また、基準電圧線GND_DからADC8の構成要素の各段数用に分岐した基準電圧線(GND)は、ADC8内のラッチユニットおよびカウンタ回路8121のみに接続される。この基準電圧線GND_Dから分岐した基準電圧線は、ラッチユニットおよびカウンタ回路8121のGND端子に接続される。なお、図5において図示していないエンコーダ回路81222、加算器8123には、カウンタ回路8121用に分岐した後の基準電圧線GND_Dが接続されるが、本発明においては、エンコーダ回路81222、加算器8123に対する基準電圧線GND_Dの接続方法に関しては、規定しない。
以下、本発明の第2の実施形態について、図面を参照して説明する。図6は、第2の実施形態による光電変換装置の概略構成を示したブロック図である。図6において、光電変換装置10は、画素P11〜P45、垂直走査回路4、列回路51〜55、水平走査回路6、制御回路7、AD変換器810〜850(以下、ADC810〜ADC850という)、から構成される。また、ADC810〜ADC850のいずれか1つを示すときには「ADC80」という。また、ADC80は、図2に示したADC81と同様の構成である。
基準電圧端子(GND端子)に接続される。なお、このADC80用に分岐したADC80用の基準電圧線は、対応するADC80内の遅延回路811のみに接続される。
また、図示しないが、2種類の入力信号がある場合は、電源側を第1の入力信号とし、接地側を第2の入力信号とした構成とすることもできる。また、逆に電源側を第2の入力信号とし、接地側を第1の入力信号とした構成とすることもできる。
2,P11,P12,P13,P14,P15,P21,P22,P23,P24,P25,P31,P32,P33,P34,P35,P41,P42,P43,P44,P45・・・画素
3・・・画素アレイ
4・・・垂直走査回路
5,51,52,53,54,55・・・列回路
6・・・水平走査回路
7・・・制御回路
8,80,81,82,83,84,85,810,820,830,840,850・・・AD変換器
811,821・・・遅延回路
812・・・エンコーダ
8121・・・カウンタ回路
8122・・・ラッチ&エンコーダ回路
81221・・・ラッチ回路
81222・・・エンコーダ回路
8123・・・加算器
90・・・画素ブロック
91・・・AD変換器
B1,B2,B3,B4,B5,B6,B7,B8,B9,B10,B11,B12,B13,B14,B15,B16,B17,B18,B19,B20・・・アレイブロック(サブアレイ)
901・・・遅延回路
902・・・エンコーダ
9021・・・カウンタ回路
9022・・・ラッチ&エンコーダ回路
9023・・・加算器
Claims (9)
- 光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
前記画素アレイから読み出した前記画素信号の電圧と基準電圧との差に応じた遅延時間でパルス信号を遅延させる遅延ユニットを、前記パルス信号が周回するように複数段接続したパルス遅延回路と、前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダと、を具備する複数のAD変換器と、
を備えた光電変換装置において、
前記エンコーダは、
前記パルス遅延回路に備えた前記複数の遅延ユニットのそれぞれに対応し、前記パルス信号が前記各遅延ユニットを通過したことにより出力される遅延情報を保持するラッチユニットを複数有するラッチ回路と、
前記ラッチ回路が保持した前記遅延情報に基づいたデジタル値を出力するエンコーダ部と、
前記パルス遅延回路内の最終段の前記遅延ユニットから出力される遅延情報に基づいて、前記パルス信号が前記パルス遅延回路を所定時間に周回した周回数を計測し、該計測した前記パルス信号の周回数に基づいたデジタル値を出力するカウンタ部と、
を備え、
前記遅延ユニットと、該遅延ユニットに対応する前記ラッチユニットとが、前記画素アレイの第1の方向に隣接して並ぶように配置された複数の遅延検出部を構成し、
前記複数の遅延検出部は、
前記第1の方向に並ぶように配置される、
ことを特徴とする光電変換装置。 - 前記第1の方向に並ぶように配置された前記複数の遅延検出部と前記カウンタ部とが、
前記第1の方向に、この順番で並ぶように配置され、
前記複数の遅延検出部の内、最終段の前記遅延ユニットを含んで構成された最終段の前記遅延検出部が、前記カウンタ部と隣接して並ぶように配置される、
ことを特徴とする請求項1に記載の光電変換装置。 - 前記AD変換器に基準電圧を供給する基準電圧線は、
前記AD変換器内の構成要素のそれぞれに対応した複数の分岐基準電圧線に分岐し、
前記複数の分岐基準電圧線は、
それぞれ対応する前記複数のAD変換器内の構成要素に接続される、
ことを特徴とする請求項1または請求項2に記載の光電変換装置。 - 前記基準電圧線は、
前記第1の方向に伸びるように配置され、
前記分岐基準電圧線が前記基準電圧線から分岐する分岐点は、
前記第1の方向に並ぶように配置され、
前記分岐基準電圧線は、
前記画素アレイの第2の方向に伸びるように配置され、
前記複数のAD変換器は、
前記第2の方向に並ぶように配置され、
前記AD変換器内で前記複数の遅延検出部が前記分岐基準電圧線に接続される接続点と、該AD変換器内で前記カウンタ部が前記分岐基準電圧線に接続される接続点とが、前記第1の方向に、この順番で並ぶように配置される、
ことを特徴とする請求項3に記載の光電変換装置。 - 前記AD変換器に基準電圧を供給する基準電圧線は、
前記AD変換器内の前記パルス遅延回路のそれぞれに対応した第1の基準電圧線と、
前記AD変換器内の前記エンコーダのそれぞれに対応した第2の基準電圧線と、
に分岐し、
前記第1の基準電圧線は、
前記AD変換器内の前記パルス遅延回路に接続され、
前記第2の基準電圧線は、
前記AD変換器内の前記エンコーダに接続される、
ことを特徴とする請求項1または請求項2に記載の光電変換装置。 - 前記第1の基準電圧線は、
前記AD変換器内の前記パルス遅延回路の構成要素のそれぞれに対応した複数の第1の分岐基準電圧線に分岐し、
前記第1の分岐基準電圧線は、
それぞれ対応する前記複数のAD変換器内の前記パルス遅延回路の構成要素に接続され、
前記第2の基準電圧線は、
前記AD変換器内の前記エンコーダの構成要素のそれぞれに対応した複数の第2の分岐基準電圧線に分岐し、
前記第2の分岐基準電圧線は、
それぞれ対応する前記複数のAD変換器内の前記エンコーダの構成要素に接続され、
前記第1の基準電圧線は、
前記第1の方向に伸びるように配置され、
前記第2の基準電圧線は、
前記第1の方向に伸びるように配置され、
前記第1の分岐基準電圧線は、
前記第1の方向に伸びるように配置され、
前記第2の分岐基準電圧線は、
前記第2の方向に伸びるように配置され、
前記複数のAD変換器は、
前記第2の方向に並ぶように配置され、
前記AD変換器内で前記複数の遅延検出部が前記第1の分岐基準電圧線または前記第2の分岐基準電圧線に接続される接続点と、該AD変換器内で前記カウンタ部が前記第2の分岐基準電圧線に接続される接続点とが、前記第1の方向に、この順番で並ぶように配置される、
ことを特徴とする請求項5に記載の光電変換装置。 - 前記AD変換器に基準電圧を供給する基準電圧線は、
前記AD変換器内の前記パルス遅延回路に対応した第1の基準電圧線と、
前記AD変換器内の前記エンコーダに対応した第2の基準電圧線と、
であり、
前記第1の基準電圧線は、
前記複数のAD変換器内の前記パルス遅延回路のそれぞれに対応した複数の第1の分岐基準電圧線に分岐し、
前記第2の基準電圧線は、
前記AD変換器内の前記エンコーダの構成要素のそれぞれに対応した複数の第2の分岐基準電圧線に分岐し、
前記第1の分岐基準電圧線は、
それぞれ対応する前記AD変換器内の前記パルス遅延回路にのみ接続され、
前記第2の分岐基準電圧線は、
それぞれ対応する前記複数のAD変換器内の前記エンコーダの構成要素に接続される、
ことを特徴とする請求項1または請求項2に記載の光電変換装置。 - 前記第1の基準電圧線は、
前記画素アレイの第2の方向に伸びるように配置され、
前記第2の基準電圧線は、
前記第1の方向に伸びるように配置され、
前記第1の分岐基準電圧線が前記第1の基準電圧線から分岐する分岐点は、
前記第2の方向に並ぶように配置され、
前記第2の分岐基準電圧線が前記第2の基準電圧線から分岐する分岐点は、
前記第1の方向に並ぶように配置され、
前記第1の分岐基準電圧線は、
前記第1の方向に伸びるように配置され、
前記第2の分岐基準電圧線は、
前記第2の方向に伸びるように配置され、
前記複数のAD変換器は、
前記第2の方向に並ぶように配置され、
前記AD変換器内で前記複数の遅延検出部が前記第1の分岐基準電圧線または前記第2の分岐基準電圧線に接続される接続点と、該AD変換器内で前記カウンタ部が前記第2の分岐基準電圧線に接続される接続点とが、前記第1の方向に、この順番で並ぶように配置される、
ことを特徴とする請求項7に記載の光電変換装置。 - 前記第1の方向は、
前記画素アレイの列方向であり、
前記第2の方向は、
前記画素アレイの行方向であり、
前記AD変換器は、
前記画素アレイの列方向に応じた数のAD変換器を備える、
ことを特徴とする請求項1から請求項8のいずれか1の項に記載の光電変換装置。
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