WO2016190116A1 - 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 Download PDF

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WO2016190116A1
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pixel region
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row
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茂 齊藤
清茂 辻
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ソニー株式会社
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Definitions

  • the present technology relates to a solid-state imaging device, a driving method of the solid-state imaging device, and an electronic device.
  • a solid-state image signal can be added between pixel regions.
  • the present invention relates to an imaging device, a driving method of a solid-state imaging device, and an electronic apparatus.
  • a plurality of unit pixels are arranged in a matrix in a pixel array section, and each unit pixel is connected to a vertical signal line for each column.
  • the vertical signal line has parasitic resistance and parasitic capacitance, and when these values increase, the readout time of the pixel signal increases. As a result, the pixel signal readout time and the charge accumulation time are shifted between the rows of the pixel array portion.
  • the CMOS image sensor has increased in number of pixels and the light receiving area has been increased, and the parasitic resistance and parasitic capacitance of the vertical signal line tend to increase.
  • CMOS image sensor that reduces the parasitic resistance and parasitic capacitance of the vertical signal line by dividing the pixel array part into two pixel regions in the vertical direction and electrically dividing the vertical signal line in the pixel array part.
  • Patent Document 1 a CMOS image sensor that reduces the parasitic resistance and parasitic capacitance of the vertical signal line by dividing the pixel array part into two pixel regions in the vertical direction and electrically dividing the vertical signal line in the pixel array part.
  • an analog signal output from a unit pixel via a vertical signal line is converted into a digital value by an ADC (analog / digital conversion circuit), and the obtained digital value is converted between unit pixels in a plurality of rows.
  • a CMOS image sensor that realizes a high frame rate without reducing sensitivity by adding and reading has been proposed (for example, see Patent Document 2).
  • Patent Document 2 does not consider dividing the pixel array portion as in Patent Document 1. Therefore, in Patent Document 2, it is not assumed that pixel signals are added between the divided pixel regions.
  • the present technology makes it possible to add pixel signals between pixel regions without degrading image quality when the pixel array unit is divided into a plurality of pixel regions.
  • a plurality of effective pixel areas in which unit pixels used for image generation are arranged in a matrix are arranged in a column direction, and a vertical signal line is provided for each column of the effective pixel areas.
  • the vertical signal line is not connected between the effective pixel regions, and the pixel array unit is provided so as to correspond to each effective pixel region, and at least unit pixels that are not used for generating the image are provided.
  • a plurality of dummy pixel regions arranged in one row a row driving unit that drives the effective pixel region and unit pixels of the dummy pixel region in units of rows, and each set of the effective pixel region and the dummy pixel region
  • An analog signal provided correspondingly and output from the unit pixel of the row selected by the row driving unit via the vertical signal line is converted into a digital signal for each column, and a plurality of rows
  • a plurality of column processing units capable of adding and outputting digital signals of unit pixels; and a signal processing unit for processing digital signals output from the column processing units, wherein r1 row of the first effective pixel region When adding the pixel signal of the eye and the pixel signal of the r2th row of the second effective pixel region, the row driving unit starts with the first pixel corresponding to the first effective pixel region from the unit pixel of the r1th row.
  • a first analog signal is output to the first column processing unit, a second analog signal is output from the first dummy pixel region corresponding to the first effective pixel region to the first column processing unit, and the r2
  • a third analog signal is output from the unit pixel in the row to the second column processing unit corresponding to the second effective pixel region, and the second dummy pixel region corresponding to the second effective pixel region is output from the second dummy pixel region.
  • 4th analog in the 2nd column processing part The first column processing unit outputs a first digital signal corresponding to the first analog signal, and a second digital signal corresponding to the second analog signal. And the second column processing unit outputs a third digital signal corresponding to the third analog signal and does not output a fourth digital signal corresponding to the fourth analog signal.
  • the signal processor adds and outputs the first digital signal and the third digital signal.
  • the first column processing unit is configured to perform analog / digital conversion of the first analog signal and the second analog signal within a first horizontal scanning period, and after the first horizontal scanning period.
  • the first digital signal is output within the second horizontal scanning period, and the second column processing unit causes the third analog signal and the fourth digital signal to be output within the second horizontal scanning period.
  • the third digital signal can be output within the third horizontal scanning period following the second horizontal scanning period.
  • the first column processing unit includes a first analog / digital conversion unit including a first memory for each column, and the second column processing unit includes a second analog including a second memory.
  • / Digital conversion unit is provided for each column, and the first analog / digital conversion unit converts the first analog signal into the first digital signal within the first horizontal scanning period, and Storing a first digital signal in the first memory, converting the second analog signal into the second digital signal, and erasing the second digital signal without storing it in the first memory;
  • the first digital signal is output from the first memory within the second horizontal scanning period, and the second analog / digital conversion unit is configured to output the first digital signal within the second horizontal scanning period.
  • the third analog signal is converted to the third analog signal.
  • the third digital signal is stored in the second memory, the fourth analog signal is converted into the fourth digital signal, and the fourth digital signal is converted into the second digital signal.
  • the third digital signal can be output from the second memory during the third horizontal scanning period without being stored in the memory.
  • the pixel signals of the unit pixels for a row (a ⁇ 1) of the first effective pixel region and the pixel signals of the unit pixels for b row (b ⁇ 1) of the second effective pixel region are added.
  • the row driving unit outputs a fifth analog signal to the first column processing unit from the unit pixels corresponding to the a row in the first effective pixel region, and the unit of the first dummy pixel region
  • a sixth analog signal for b rows is output from the pixel to the first column processing unit
  • a seventh analog signal is output from the unit pixel for b rows in the second effective pixel region to the second column processing unit.
  • a signal is output, and the second column processing unit is controlled to output an eighth analog signal for a row from the unit pixel of the second dummy pixel region, and the first column processing unit , Outputs a fifth digital signal indicating a value obtained by adding the fifth analog signals for a rows
  • the second column processing unit does not output the sixth digital signal corresponding to the sixth analog signal for b rows, and adds a value obtained by adding the seventh analog signal for b rows to the second column processing unit.
  • the seventh digital signal is output, the eighth digital signal corresponding to the eighth analog signal for a rows is not output, and the signal processing unit has the fifth digital signal and the seventh digital signal output. Can be added and output.
  • the pixel array unit is configured by the first effective pixel region, the second effective pixel region, the first dummy pixel region, and the second dummy pixel region, and the first dummy pixel region.
  • the first effective pixel region, the second effective pixel region, and the second dummy pixel region can be arranged in the column direction in this order.
  • the pixel array unit can be disposed on a first substrate, and the dummy pixel regions and the column processing units can be disposed on a second substrate stacked on the first substrate.
  • a plurality of effective pixel regions in which unit pixels used for generating an image are arranged in a matrix are arranged in a column direction, and each column of the effective pixel regions is arranged.
  • a unit that is provided to correspond to each effective pixel region and a pixel array unit in which vertical signal lines are wired and the vertical signal line is not connected between the effective pixel regions, and is not used for generating the image A plurality of dummy pixel regions in which pixels are arranged in at least one row; a row driving unit that drives the effective pixel region and unit pixels of the dummy pixel region in units of rows; and each of the effective pixel region and the dummy pixel region.
  • a solid-state imaging device comprising: a plurality of column processing units that can add and output digital signals of unit pixels in a plurality of rows; and a signal processing unit that processes digital signals output from the column processing units.
  • a second analog pixel region corresponding to the second effective pixel region is output by outputting a third analog signal from the unit pixel in the r2th row to a second column processing unit corresponding to the second effective pixel region.
  • the first column processing unit outputs a first digital signal corresponding to the first analog signal, and outputs a second digital signal corresponding to the second analog signal. Without outputting the third digital signal corresponding to the third analog signal from the second column processing unit, without outputting the fourth digital signal corresponding to the fourth analog signal, The signal processing unit adds the first digital signal and the third digital signal and outputs the result.
  • a plurality of effective pixel areas in which unit pixels used for image generation are arranged in a matrix are arranged in a column direction, and a vertical signal line is provided for each column of the effective pixel areas.
  • At least one unit pixel that is provided so as to correspond to each of the effective pixel regions and the pixel array portion that is wired and the vertical signal line is not connected between the effective pixel regions, and is not used for generating the image.
  • An analog signal output from the unit pixel in the row selected by the row driving unit via the vertical signal line is converted into a digital signal for each column, and a plurality of rows
  • a plurality of column processing units capable of adding and outputting digital signals of pixels; and a signal processing unit for processing digital signals output from the column processing units, and the r1th row of the first effective pixel region
  • the row driving unit outputs the first effective pixel region corresponding to the first effective pixel region from the unit pixel of the r1 row.
  • a first analog signal is output to the column processing unit, a second analog signal is output from the first dummy pixel region corresponding to the first effective pixel region to the first column processing unit, and the r2 rows
  • a third analog signal is output from the unit pixel of the eye to the second column processing unit corresponding to the second effective pixel region, and the second dummy pixel region corresponding to the second effective pixel region is output from the second dummy pixel region.
  • the fourth analog signal to the column processor The first column processing unit outputs a first digital signal corresponding to the first analog signal, and outputs a second digital signal corresponding to the second analog signal.
  • the second column processing unit outputs a third digital signal corresponding to the third analog signal, does not output a fourth digital signal corresponding to the fourth analog signal
  • the signal processing unit includes a solid-state imaging device that adds and outputs the first digital signal and the third digital signal.
  • the r1 A first analog signal is output from the unit pixel in the row to the first column processing unit corresponding to the first effective pixel region, and from the first dummy pixel region corresponding to the first effective pixel region, the first analog signal is output.
  • a second analog signal is output to the first column processing unit, and a third analog signal is output from the unit pixel in the r2th row to the second column processing unit corresponding to the second effective pixel region,
  • a fourth analog signal is output from the second dummy pixel region corresponding to the second effective pixel region to the second column processing unit, and the first analog signal is output from the first column processing unit.
  • the corresponding first digital signal is output
  • the second digital signal corresponding to the second analog signal is not output, and the third digital signal corresponding to the third analog signal is output from the second column processing unit, and the fourth digital signal is output.
  • the fourth digital signal corresponding to the analog signal is not output, and the first digital signal and the third digital signal are added and output from the signal processing unit.
  • pixel signals when the pixel array unit is divided into a plurality of pixel regions, pixel signals can be added between the pixel regions without degrading the image quality.
  • FIG. 6 is a schematic block diagram which shows the structural example of the CMOS image sensor which concerns on one embodiment of this technique. It is a schematic block diagram which shows the structural example of a pixel array part. It is a schematic block diagram which shows the specific structural example of a part of column processing circuit and control part.
  • 6 is a timing chart for explaining an operation in a normal frame rate mode. 6 is a timing chart for explaining an operation in a normal frame rate mode. 6 is a timing chart for explaining an operation in a high-speed frame rate mode. 6 is a timing chart for explaining an operation in a high-speed frame rate mode. It is a timing chart for demonstrating operation
  • FIG. 1 It is a schematic block diagram which shows the structural example of a CMOS image sensor in the case of dividing
  • Embodiment 2 modes for carrying out the present technology (hereinafter referred to as embodiments) will be described. The description will be given in the following order. 1. Embodiment 2. FIG. Modified example 2. Examples of using solid-state imaging devices
  • FIG. 1 is a schematic block diagram showing an embodiment of a CMOS image sensor 10 to which the present technology is applied.
  • FIG. 2 is a schematic block diagram illustrating a configuration example of the pixel array unit 11 of the CMOS image sensor 10. In FIG. 1 and FIG. 2, description of signal lines and the like for driving each unit pixel is omitted as appropriate.
  • the CMOS image sensor 10 is configured to include a pixel array unit 11, a row driving circuit 12, column processing circuits 13a and 13b, column driving circuits 14a and 14b, a control unit 15, and a correction unit 16.
  • the pixel array unit 11, the row drive circuit 12, the column processing circuits 13a and 13b, the column drive circuits 14a and 14b, the control unit 15, and the correction unit 16 are integrated on the same substrate, for example.
  • the pixel array unit 11 is a pixel region that receives incident light.
  • ⁇ N + 2R ⁇ (rows) ⁇ M (columns) unit pixels are arranged in a matrix.
  • Such a CMOS image sensor 10 is called an XY address type CMOS image sensor.
  • the vertical signal line is divided at the center. Accordingly, the pixel array unit 11 is divided into an upper pixel region 11a and a lower pixel region 11b in the column direction (vertical direction) and has a two-stage configuration.
  • the pixel area 11a is further divided into an effective pixel area 21a and a dummy pixel area 22a
  • the pixel area 11b is further divided into an effective pixel area 21a and a dummy pixel area 22a.
  • the dummy pixel region 22a, the effective pixel region 21a, the effective pixel region 21b, and the dummy pixel region 22b are arranged in the column direction in this order.
  • the effective pixel region 21a and the effective pixel region 21b are arranged so as to be adjacent to each other in the column direction (vertical direction), and the last row of the effective pixel region 21a and the first row of the effective pixel region 21b are adjacent to each other.
  • the dummy pixel region 22a is disposed on the opposite side to the effective pixel region 21b so as to be adjacent to the effective pixel region 21a in the column direction, and the last row of the dummy pixel region 22a and the first row of the effective pixel region 21a are adjacent to each other.
  • the dummy pixel region 22b is arranged on the opposite side to the effective pixel region 21a so as to be adjacent to the effective pixel region 21b in the column direction, and the last row of the effective pixel region 21b and the first row of the dummy pixel region 22b are adjacent to each other.
  • the column processing circuit 13a is arranged so as to be adjacent to the dummy pixel region 22a in the column direction on the side opposite to the effective pixel region 21a.
  • the column drive circuit 14a is disposed on the opposite side to the dummy pixel region 22a so as to be adjacent to the column processing circuit 13a in the column direction.
  • the column processing circuit 13b is arranged so as to be adjacent to the dummy pixel region 22b in the column direction on the side opposite to the effective pixel region 21b.
  • the column driving circuit 14b is disposed adjacent to the column processing circuit 13b in the column direction on the side opposite to the dummy pixel region 22a.
  • an effective pixel region 21 a region obtained by combining the effective pixel region 21a and the effective pixel region 21b is referred to as an effective pixel region 21.
  • N (row) ⁇ M (column) unit pixels are arranged in a matrix.
  • N / 2 (row) ⁇ M (column) unit pixels are arranged in a matrix. Then, image data output from the CMOS image sensor 10 is generated using pixel signals output from the unit pixels in the effective pixel region 21.
  • R (row) ⁇ M (column) unit pixels are arranged in a matrix.
  • the dummy pixel region 22a and the dummy pixel region 22b are shielded from light, and the pixel signals output from the unit pixels in the dummy pixel region 22a and the dummy pixel region 22b are used to generate image data output from the CMOS image sensor 10. Not used.
  • a dummy pixel region 22 In addition, hereinafter, when it is not necessary to distinguish the dummy pixel region 22a and the dummy pixel region 22b, they are simply referred to as a dummy pixel region 22.
  • the unit pixel in the effective pixel area 21 is also referred to as an effective pixel PE.
  • the effective pixels PE are distinguished by coordinates as in the effective pixel PE (i, j). Note that the coordinates of the effective pixel PE at the upper left corner of the effective pixel area 21 are (1, 1), and the coordinates of the effective pixel PE at the lower right corner are (M, N).
  • the effective pixel region 21a effective pixels PE from the effective pixel PE (1, 1) to the effective pixel PE (M, N / 2) are arranged in a matrix.
  • the effective pixel region 21b effective pixels PE from the effective pixel PE (1, ⁇ N / 2 ⁇ +1) to the effective pixel PE (M, N) are arranged in a matrix.
  • the unit pixel in the dummy pixel region 22a is also referred to as a dummy pixel PDa.
  • the dummy pixels PDa are individually distinguished, the dummy pixels PDa are distinguished by coordinates as in the dummy pixel PDa (i, j). Note that the coordinates of the dummy pixel PDa at the upper left corner of the dummy pixel region 22a are (1, 1), and the coordinates of the dummy pixel PDa at the lower right corner are (M, R).
  • the unit pixel in the dummy pixel region 22b is also referred to as a dummy pixel PDb.
  • the dummy pixels PDb are individually distinguished, the dummy pixels PDb (i, j) are distinguished by coordinates.
  • the coordinates of the dummy pixel PDb at the upper left corner of the dummy pixel region 22b are (1, 1), and the coordinates of the dummy pixel PDb at the lower right corner are (M, R).
  • a dummy pixel PD when it is not necessary to distinguish between the dummy pixel PDa and the dummy pixel PDb, they are referred to as a dummy pixel PD. Furthermore, hereinafter, when it is not necessary to distinguish the effective pixel PE and the dummy pixel PD, they are referred to as a unit pixel P.
  • unit pixel P in addition to a photoelectric conversion element (for example, photodiode), for example, the electric charge obtained by photoelectrically converting with the photoelectric conversion element concerned is FD (floating diffusion) part.
  • FD floating diffusion
  • Each unit pixel P is provided with a color filter of Gr (green), R (red), B (blue), and Gb (green), and detects a color corresponding to the color filter of each color.
  • the pixel array unit 11 is a Bayer pixel array.
  • an R unit pixel P (effective pixel PE (1, 1)) is arranged in the first column and first row of the effective pixel region 21, and a Gr unit pixel P (effective pixel) is arranged in the second column and first row.
  • PE (2, 1)) is arranged.
  • the Gb unit pixel P (effective pixel PE (1, 2)) is arranged in the first column and the second row
  • the B unit pixel P (effective pixel PE (2, 2)) is arranged in the second column and the second row. Is arranged.
  • pixel blocks composed of 2 ⁇ 2 unit pixels P are arranged in a matrix.
  • vertical signal lines 23a-1 to 23a-M are wired for each column.
  • vertical signal lines 23b-1 to 23b-M are wired for each column in the pixel region 11b.
  • One end of the vertical signal line 23a-i is connected to the column processing circuit 13a, and one end of the vertical signal line 23b-i is connected to the column processing circuit 13b.
  • the vertical signal lines in the same column that is, the other end of the vertical signal line 23a-i and the other end of the vertical signal line 23b-i are electrically disconnected. In other words, the vertical signal line is not electrically connected between the pixel region 11a and the pixel region 11b.
  • the unit pixel P in the pixel area 11a (effective pixel area 21a and dummy pixel area 22a) and the unit pixel P in the pixel area 11b (effective pixel area 21b and dummy pixel area 22b) are connected to the vertical signal of the connection destination.
  • the lines are different.
  • the analog voltage signal (pixel signal) output from the unit pixel P in the pixel area 11a is processed by the column processing circuit 13a.
  • the analog voltage signal (pixel signal) output from the unit pixel P in the pixel region 11b is processed by the column processing circuit 13b.
  • the row driving circuit 12 drives the unit pixel P of the pixel array unit 11 for each row. For example, the row drive circuit 12 selects a row of unit pixels P to be driven based on a row selection signal SVDR from the control unit 15.
  • the row driving circuit 12 applies a reset signal to a reset signal line (not shown), applies a transfer signal to a transfer signal line (not shown), and applies a selection signal to a selection signal line (not shown).
  • the unit pixels P arranged in the same row are driven.
  • the column processing circuit 13a is a signal processing unit that performs AD conversion, correlated double sampling (CDS) processing, and the like on an analog pixel signal input from the unit pixel P of the pixel region 11a.
  • the column processing circuit 13a performs an addition process (hereinafter referred to as a vertical addition process) of the pixel signals of the unit pixels P in a plurality of rows of the pixel area 11a.
  • the column processing circuit 13a is provided with switches 73a-1 to 73-M for the vertical signal lines 23a-1 to 23a-M, respectively.
  • the switches 73a-1 to 73a-M can be individually opened and closed, and the digital pixel signals in the column in which the switches are turned on are output to the control unit 15 via the horizontal signal line 24a.
  • the column processing circuit 13b performs the same processing as the column processing circuit 13a on the analog pixel signal input from the unit pixel P in the pixel region 11b.
  • the column processing circuit 13b is provided with switches 73b-1 to 73-M for the vertical signal lines 23b-1 to 23b-M, respectively.
  • the switches 73b-1 to 73b-M can be individually opened and closed, and the digital pixel signal of the column in which the switch is turned on is output to the control unit 15 via the horizontal signal line 24b.
  • the column drive circuit 14a is configured by, for example, a shift register.
  • the column drive circuit 14a reads out the pixel signal of the unit pixel P held in the column processing circuit 13a for each column based on the column selection signal SHDRa of the control unit 15.
  • the column drive circuit 14b also reads out the pixel signal of the unit pixel P held in the column processing circuit 13b for each column based on the column selection signal SHDRb of the control unit 15.
  • the control unit 15 is configured to include a control circuit and a signal processing circuit.
  • the control unit 15 supplies a row selection signal SVDR to the row drive circuit 12, supplies a column selection signal SHDRa to the column drive circuit 14a, and supplies a column selection signal SHDRb to the column drive circuit 14b.
  • the control unit 15 performs a process such as amplification on the pixel signal input from the column processing circuit 13 a via the horizontal signal line 24 a and outputs the processed pixel signal to the correction unit 16.
  • the control unit 15 performs processing such as amplification on the pixel signal input from the column processing circuit 13b via the horizontal signal line 24b, and outputs the processed pixel signal to the correction unit 16.
  • the control unit 15 adds the pixel signal input from the column processing circuit 13a and the pixel signal input from the column processing circuit 13b as necessary, and outputs the pixel signal after the addition to the correction unit 16.
  • the correction unit 16 corrects the deviation (distortion) of the gain and the offset voltage generated in the pixel signals in the same column.
  • the vertical signal line 23 when it is not necessary to distinguish the vertical signal line 23a from the vertical signal line 23b, they are simply referred to as the vertical signal line 23.
  • the horizontal signal line 24 when there is no need to distinguish between the horizontal signal line 24a and the horizontal signal line 24b, they are simply referred to as the horizontal signal line 24.
  • FIG. 3 shows a specific configuration example of part of the column processing circuit 13b and the control unit 15. Note that the column processing circuit 13a has the same configuration as the column processing circuit 13b, and the description and illustration thereof are omitted.
  • DAC 52b is provided for the column processing circuit 13b, and a DAC 52a (not shown) having the same configuration is provided for the column processing circuit 13a.
  • the timing control circuit 51 Based on the master clock signal MCK, the timing control circuit 51 generates a clock signal, a control signal, and the like that serve as a reference for operations of the row drive circuit 12, the column processing circuits 13a and 13b, the column drive circuits 14a and 14b, the DACs 52a and 52b, and the like. Generate and supply to each part.
  • the DAC 52b generates the reference voltage Vrefb based on the clock signal CK supplied from the timing control circuit 51 under the control of the control signal CS1b from the timing control circuit 51.
  • the reference voltage Vrefb is a voltage signal having a so-called ramp (RAMP) waveform whose level changes in an inclined manner as time elapses.
  • the DAC 52b supplies the generated reference voltage Vrefb to ADCs (Analog / Digital Conversion Circuits) 61b-1 to 61b-M of the column processing circuit 13b.
  • ADCs 61b-1 to 61b-M are provided for each pixel column of the pixel array unit 11, that is, for the vertical signal lines 23b-1 to 23b-M, respectively.
  • the ADCs 61b-1 to 61b-M convert an analog signal output for each column from each unit pixel P in the pixel region 11b into a digital signal and output the digital signal.
  • Each of the ADCs 61b-1 to 61b-M can perform AD conversion (analog / digital conversion) operation corresponding to each operation mode of the normal frame rate mode and the high-speed frame rate mode.
  • the normal frame rate mode is an operation mode in which all information of the effective pixel PE is read by the progressive scanning method.
  • the high-speed frame rate mode is an operation mode in which the exposure time of the unit pixel P is set to 1 / N (for example, 1/2) and the frame rate is set to N times (for example, twice) compared to the normal frame rate mode. is there.
  • the switching of the operation mode is executed by control by control signals CS2b and CS3b given from the timing control circuit 51.
  • instruction information for switching between the normal frame rate mode and the high-speed frame rate mode is given to the timing control circuit 51 from an external system controller (not shown).
  • the ADCs 61b-1 to 61b-M all have the same configuration, and the configuration of the ADC 61b-1 will be described here.
  • the ADC 61b-1 includes a comparator 71b-1, an up / down counter (U / D CNT) 72b-1, a switch 73b-1, and a memory device 74b-1.
  • the comparator 71b-1 includes a signal voltage Vx of the vertical signal line 23b-1 corresponding to an analog pixel signal output from each unit pixel P in the first column of the pixel region 11b, and a reference voltage Vrefb supplied from the DAC 52b. And compare.
  • the output signal Vco of the comparator 71b-1 becomes “H” level when the reference voltage Vrefb is larger than the signal voltage Vx, for example, and becomes “L” level when the reference voltage Vrefb is equal to or lower than the signal voltage Vx. Become.
  • the up / down counter 72b-1 is composed of an asynchronous counter, for example.
  • the up / down counter 72b-1 performs down-counting or up-counting in synchronization with the clock signal CK simultaneously supplied from the timing control circuit 51 to the DAC 52b under the control of the control signal CS2b from the timing control circuit 51. .
  • the length of the period during which the output signal Vco is at the H level in the comparison period from the start of the comparison operation in the comparator 71b-1 to the end of the comparison operation (hereinafter referred to as comparison signal output time) is measured. .
  • the switch 73b-1 is switched between an on (closed) state and an off (open) state under the control of the control signal CS3b from the timing control circuit 51.
  • the switch 73b-1 is turned on, the count value of the up / down counter 72b-1 is transferred to the memory device 74b-1 via the switch 73b-1.
  • an analog signal supplied from each unit pixel P in the first column of the pixel region 11b via the vertical signal line 23b-1 is n bits by the comparator 71b-1 and the up / down counter 72b-1. And is stored in the memory device 74b-1.
  • the digital signals stored in the memory devices 74b-1 to 74b-M are sequentially read out to the horizontal signal line 24b and are sent to the control unit 15 via the horizontal signal line 24b. Is output.
  • the ADC 61b-1 can selectively transfer the count value of the up / down counter 72b-1 to the memory device 74b-1 via the switch 73b-1. Therefore, the ADC 61b-1 can independently control the count operation of the up / down counter 72b-1 and the operation of reading the count value of the up / down counter 72b-1 to the horizontal signal line 24b. .
  • the column processing circuit 13a (not shown) is configured to include ADCs 61a-1 to 61a-M, similarly to the column processing circuit 13b.
  • the ADCs 61a-1 to 61a-M include comparators 71a-1 to 71a-M, up / down counters 72a-1 to 72a-M, and switches 73a-1 to 73a. -M and memory devices 74a-1 to 74a-M.
  • ADCs 61a-1 to 61a-M comparators 71a-1 to 71a-M, up / down counters 72a-1 to 72a-M, switches 73a-1 to 73a-M, and memory devices 74a-1 to 74a
  • comparators 71a-1 to 71a-M comparators 71a-1 to 71a-M
  • up / down counters 72a-1 to 72a-M switches 73a-1 to 73a-M
  • memory devices 74a-1 to 74a When it is not necessary to individually distinguish -M, they are simply referred to as ADC 61a, comparator 71a, up / down counter 72a, switch 73a, and memory device 74a.
  • ADC 61 when it is not necessary to distinguish between the ADC 61a and the ADC 61b, they are simply referred to as ADC 61.
  • comparator 71a and the comparator 71b they are simply referred to as a comparator 71.
  • up / down counter 72a and the up / down counter 72b they are simply referred to as the up / down counter 72.
  • switch 73a and the switch 73b they are simply referred to as a switch 73.
  • the memory device 74a and the memory device 74b when there is no need to distinguish between the memory device 74a and the memory device 74b, they are simply referred to as the memory device 74.
  • FIG. 4 shows a time series of the mode control signal, the reset control signal, the reference voltage Vrefb, the signal voltage Vx of the vertical signal line 23b, the output signal Vco of the comparator 71b, the clock signal CK, and the count value of the up / down counter 72b. It shows the transition of.
  • the mode control signal and the reset control signal are included in the control signal CS2b supplied from the timing control circuit 51 to the up / down counter 72b.
  • the mode control signal is a signal for setting whether the up / down counter 72b is to count up or down. For example, when the mode control signal is at “H” level, the up / down counter 72b performs up-counting, and when the mode control signal is at “L” level, the up / down counter 72b performs down-counting.
  • the reset control signal is a signal for resetting the count value of the up / down counter 72b.
  • FIG. 5 shows a vertical synchronization signal VS indicating one frame period, a horizontal synchronization signal HS indicating a horizontal scanning period, a row selection signal supplied from the row driving circuit 12 to each unit pixel P of the pixel array unit 11 for each row, The time-series transition of the AD conversion period, the data latch signal, and the signal output from the memory device 74b to the horizontal signal line 24b is shown.
  • the data latch signal is included in the control signal CS3b supplied from the timing control circuit 51 to the switch 73b.
  • the switch 73b is turned on (closed) when the data latch signal is input, and is turned off (open) when the data latch signal is not input.
  • the column processing circuit 13b and the column driving circuit 14b mainly read out the pixel signal of the unit pixel P in the pixel region 11b will be described.
  • the same operation is performed when the column processing circuit 13a and the column driving circuit 14a read out the pixel signal of the unit pixel P in the pixel region 11a. Further, the reading operation for each column of the pixel region 11a and each column of the pixel region 11b is performed in parallel.
  • a description of a specific operation of the unit pixel P is omitted, but as is well known, a reset operation and a transfer operation are performed in the unit pixel P.
  • the reset operation the potential of the FD portion when reset to a predetermined potential is output from the unit pixel P to the vertical signal line 23b as a reset component.
  • the transfer operation the potential of the FD portion when the photoelectric conversion charge is transferred from the photoelectric conversion element is output as a signal component from the unit pixel P to the vertical signal line 23b.
  • a row j in the pixel region 11b is selected by row scanning by the row driving circuit 12, and after the first reading operation from the unit pixel P of the selected row j to each vertical signal line 23b is stabilized, the DAC 52b
  • the reference voltage Vrefb is supplied to the comparator 71b of each ADC 61b.
  • the comparator 71b performs a comparison operation between the signal voltage Vx of each vertical signal line 23b and the reference voltage Vrefb.
  • the clock signal CK is supplied from the timing control circuit 51 to each up / down counter 72b.
  • the mode control signal supplied from the timing control circuit 51 to each up / down counter 72b is set to L level.
  • the up / down counter 72b measures the comparison signal output time of the comparator 71b during the first read operation based on the clock signal CK by the down-count operation.
  • the output signal Vco of the comparator 71b is inverted from the “H” level to the “L” level.
  • the up / down counter 72b stops the down-counting operation and obtains a count value (digital value) corresponding to the first comparison signal output time in the comparator 71b. Hold.
  • the reset component ⁇ V of the unit pixel P is read.
  • This reset component ⁇ V includes fixed pattern noise that varies for each unit pixel P as an offset.
  • the signal component Vsig corresponding to the amount of incident light for each unit pixel P is read out by the same operation as the readout operation of the first reset component ⁇ V. That is, after the second reading from the unit pixel P of the selected row j to the vertical signal line 23b is stabilized, the reference voltage Vrefb is supplied from the DAC 52b to each comparator 71b of each ADC 61b, and at the same time from the timing control circuit 51.
  • a clock signal CK is supplied to each up / down counter 72b.
  • the mode control signal supplied from the timing control circuit 51 to each up / down counter 72b is set to H level.
  • the comparator 71b performs a comparison operation between each signal voltage Vx of the vertical signal line 23b and the reference voltage Vrefb.
  • the second comparison signal output time in the comparator 71b is measured by the up / down counter 72b by the up-counting operation contrary to the first time.
  • the count operation of the up / down counter 72b is set to the down count operation for the first time and the up count operation for the second time, so that the up / down counter 72b automatically (second comparison signal output time). )-(First comparison signal output time) is subtracted.
  • the reference voltage Vrefb becomes equal to the signal voltage Vx of the vertical signal line 23b
  • the polarity of the output signal Vco of the comparator 71b is inverted, and the counting operation of the up / down counter 72b is stopped in response to the polarity inversion.
  • the up / down counter 72b holds a count value (digital value) corresponding to the result of the subtraction process of (second comparison signal output time) ⁇ (first comparison signal output time).
  • the up / down counter 72b holds an n-bit count value.
  • a data latch signal is input from the timing control circuit 51 to each switch 73b and the switch 73b is turned on, the count value (digital signal) of the up / down counter 72b is transferred to the memory device 74b via the switch 73b.
  • the digital signal stored in each memory device 74b is output to the controller 15 for each column via the n-bit width horizontal signal line 24b.
  • the up / down counter 72b needs to be reset before the up / down counter 72b executes the count operation.
  • the up / down counter operation of the (j + 1) th row is performed without resetting the up / down counter 72b, the initial value of the up / down counter 72b becomes the AD conversion result of the previous jth row. If the same operation is repeated as it is, the up / down counter 72b holds the addition result of the jth and j + 1th rows.
  • the above operation is sequentially repeated for each row in each column of the pixel region 11a and each column of the pixel region 11b, thereby generating a two-dimensional image.
  • each ADC 61 includes a memory device 74, as shown in the timing chart of FIG. 5, AD conversion of an analog pixel signal and reading of a digital signal after AD conversion to the horizontal signal line 24 are performed. Can be performed in parallel. Specifically, each ADC 61 transfers the digital signal after AD conversion of the unit pixel P in the j-th row to the memory device 74 and outputs the digital signal to the control unit 15 through the horizontal signal line 24 while the next j + 1-th row. AD conversion of the analog pixel signal of the unit pixel P of the eye can be executed in parallel.
  • FIGS. 4 is a timing chart similar to FIG. 6, and FIG. 5 is a timing chart similar to FIG.
  • the column processing circuit 13b and the column driving circuit 14b mainly read the pixel signal of the unit pixel P in the pixel region 11b will be described.
  • the same operation is performed when the column processing circuit 13a and the column driving circuit 14a read out the pixel signal of the unit pixel P in the pixel region 11a. Further, the reading operation for each column of the pixel region 11a and each column of the pixel region 11b is performed in parallel.
  • the up / down counter 72b can hold the count value therein. Using the data holding characteristic of the up / down counter 72b, the up / down counter 72b performs vertical addition processing of the AD conversion value (digital signal) of the unit pixel P between a plurality of rows (for example, j row and j + 1 row). Is realized.
  • the up / down counter 72b is not reset, and the operation proceeds to the pixel signal reading operation of the unit pixel P of the j + 1-th row, and the same reading operation as that of the j-th row is performed. repeat.
  • the ADC 61b can output a digital signal indicating a value Vsig1 + Vsig2 obtained by vertically adding the signal components of the unit pixels P for the two rows of the jth and j + 1th rows.
  • each ADC 61 transfers a digital signal indicating the added value of the count value after AD conversion of the unit pixels P in the j-th row and the j + 1-th row to the memory device 74b and to the control unit 15 through the horizontal signal line 24b. While outputting, AD conversion of the pixel signals of the unit pixels P in the (j + 2) th row and the (j + 3) th row is executed in parallel.
  • the high-speed frame rate mode from the viewpoint of the number of read pixel information, it is the same as performing thinning-out readout (skipping readout) in half in the vertical direction.
  • the pixel information is doubled from the viewpoint of the amount of information about one pixel information. Therefore, even if the exposure time of the unit pixel P is set to 1 ⁇ 2 in order to improve the frame rate by, for example, twice, the digital value is vertically added between the unit pixels P for two rows at the time of AD conversion. Thus, the information amount for one piece of pixel information is doubled. As a result, the sensitivity does not decrease compared to the normal frame rate mode.
  • the up / down counter 72 is built in the ADC 61 and the addition processing is performed by the up / down counter 72, a high-precision addition operation can be realized without using an external memory device or adding a circuit. can do.
  • the vertical signal line is not connected between the effective pixel region 21a and the effective pixel region 21b of the pixel array unit 11, and is electrically separated. Therefore, the pixel signal of the unit pixel P in the effective pixel area 21a and the pixel signal of the unit pixel P in the effective pixel area 21b cannot be added in the ADC 61.
  • the pixel signal of the unit pixel P in the effective pixel area 21a and the pixel signal of the unit pixel P in the effective pixel area 21b are displayed in the high-speed frame rate mode. It may be necessary to add.
  • the pixel signal of the unit pixel P in the N / 2th row which is the last row of the effective pixel region 21a, and the ⁇ N / 2 ⁇ that is the first row of the effective pixel region 21b
  • the timing chart of FIG. 8 is the same timing chart as FIG.
  • the signal component of the unit pixel P in the N / 2 row is Vsig3
  • the reset component is ⁇ V3
  • the signal component of the unit pixel P in the ⁇ N / 2 ⁇ +1 row is Vsig4, and the reset component is ⁇ V4.
  • the up / down counter 72a has (second comparison signal output time) ⁇ (first comparison signal output time).
  • ⁇ V3 A count value of Vsig3 is held.
  • the timing control circuit 51 inputs a data latch signal to the switch 73a and turns on the switch 73a.
  • the count value representing the signal component Vsig3 is transferred from the up / down counter 72a to the memory device 74a via the switch 73a.
  • the pixel signal of the unit pixel P in any row of the dummy pixel region 22a (hereinafter referred to as a dummy row) is read.
  • the count value representing the component obtained by adding the signal component Vsig3 of the unit pixel P in the N / 2th row and the signal component of the unit pixel P in the dummy row is held in the up / down counter 72a.
  • the timing control circuit 51 inputs a reset control signal to the up / down counter 72a to reset the count value of the up / down counter 72a. That is, the pixel signal in the dummy row is transferred to the memory device 74a and erased without being stored. Therefore, the digital signal indicating the signal component Vsig3 of the pixel signal of the unit pixel P in the last row (N / 2 row) of the effective pixel region 21a remains stored in the memory device 74a.
  • the above processing is performed within one horizontal scanning period.
  • the timing control circuit 51 inputs a data latch signal to the switch 73b and turns on the switch 73b.
  • the count value representing the signal component Vsig4 is transferred from the up / down counter 72b to the memory device 74b via the switch 73b.
  • the up / down counter 72b holds a count value representing a component obtained by adding the signal component Vsig4 of the unit pixel P in the ⁇ N / 2 ⁇ +1 row and the signal component of the unit pixel P in the dummy row.
  • the timing control circuit 51 inputs a reset control signal to the up / down counter 72b to reset the count value of the up / down counter 72b. That is, the pixel signal in the dummy row is transferred to the memory device 74b and erased without being stored. Accordingly, the digital signal indicating the signal component Vsig4 of the pixel signal of the unit pixel P in the first row ( ⁇ N / 2 ⁇ +1 row) of the effective pixel region 21b remains stored in the memory device 74b.
  • a digital signal indicating the signal component Vsig3 of the unit pixel P of N / 2 rows stored in each memory device 74a is transmitted through the horizontal signal line 24a by the column scanning by the column driving circuit 14a. And output to the control unit 15 for each column.
  • the above processing is performed within one horizontal scanning period.
  • AD conversion and vertical conversion of the signal components of the unit pixels P in ⁇ N / 2 ⁇ +2 rows and ⁇ N / 2 ⁇ +3 rows are performed. Addition is performed.
  • a digital signal indicating the signal component Vsig4 of the unit pixel P in ⁇ N / 2 ⁇ +1 row stored in each memory device 74b is applied to the horizontal signal line 24b by column scanning by the column driving circuit 14b. And output to the control unit 15 for each column.
  • control unit 15 adds the digital signal indicating the signal component Vsig3 of the unit pixel P in the N / 2th row and the digital signal indicating the signal component Vsig4 of the unit pixel P in the ⁇ N / 2 ⁇ + 1th row. Output.
  • the pixel signal of the unit pixel P in the pixel area 11a and the pixel signal of the unit pixel P in the pixel area 11b can be vertically added and output. Accordingly, it is possible to obtain a pixel signal obtained by vertically adding a digital signal actually obtained without performing an interpolation process or the like, thereby preventing deterioration in image quality.
  • the same processing as the vertical addition processing of other rows can be executed except that the pixel signal of the dummy row is read and the timing of reading the count value of the up / down counter 72 is different. As a result, it is possible to prevent deterioration in image quality due to a change in signal characteristics due to special processing or operation.
  • the present technology is not limited to the combination of the last row of the effective pixel region 21a and the first row of the effective pixel region 21b, and is vertical between any row of the effective pixel region 21a and any row of the effective pixel region 21b. It can also be applied to the case of addition. For example, in the Bayer parallel shown in FIG. 2, pixels of the same color are arranged every other row, and therefore, for example, vertical addition between odd rows and even rows may be performed. Also in this case, vertical addition can be performed, for example, between the last odd row of the effective pixel region 21a and the first odd row of the effective pixel region 21b by the same method as described above.
  • the present technology can be applied to the case of performing vertical addition of three lines or more. For example, when vertical addition of a + b rows is performed, a pixel signal of unit pixels P for the last a rows of the effective pixel region 21a and a pixel signal of unit pixels P for the first b rows of the effective pixel region 21b are obtained.
  • a and b are integers of 1 or more
  • a + b is an integer of 3 or more.
  • the pixel signal of the unit pixel P corresponding to the last a rows of the effective pixel region 21a is read.
  • the read pixel signals are added by the up / down counter 72a and then stored in the memory device 74a.
  • the pixel signal of the p unit pixel P for b rows in the dummy pixel region 22a is read.
  • pixel signals of the same dummy row may be read b times, or pixel signals of dummy rows for b rows may be read.
  • the read pixel signal is reset without being transferred from the up / down counter 72a to the memory device 74a.
  • the above processing is performed within one horizontal scanning period.
  • pixel signals of the unit pixels P for the first b rows of the effective pixel region 21b are read.
  • the read pixel signals are added by the up / down counter 72b and then stored in the memory device 74b.
  • the pixel signal of the unit pixel P for a row in the dummy pixel region 22b is read.
  • pixel signals in the same dummy row may be read a times, or pixel signals in dummy rows for a rows may be read.
  • the read pixel signal is reset without being transferred from the up / down counter 72b to the memory device 74b.
  • a digital signal representing the vertical addition value of the unit pixels P for the last a rows of the effective pixel region 21a stored in the memory device 74a is sent to the control unit 15 via the horizontal signal line 24a. Transferred.
  • the above processing is performed within one horizontal scanning period.
  • pixel signals of the unit pixels P from the b + 1th row to the a + 2bth row of the effective pixel region 21b are read.
  • the read pixel signals are added by the up / down counter 72b and then stored in the memory device 74b.
  • a digital signal representing the vertical addition value of the unit pixels P for the first b rows of the effective pixel region 21b stored in the memory device 74b is sent to the control unit 15 via the horizontal signal line 24b. Transferred.
  • control unit 15 adds the digital signal obtained by adding the pixel signals of the unit pixels P for the last a rows of the effective pixel region 21a and the pixel signal of the unit pixels P for the first b rows of the effective pixel region 21b.
  • the digital signal is added and output.
  • the readout of the pixel signal of the N / 2 row and the readout order of the pixel signal of the dummy row are reversed, the readout of the pixel signal of the ⁇ N / 2 ⁇ +1 row, and the dummy It is possible to reverse the readout order of the pixel signals in the row.
  • the present technology can also be applied to a case where the pixel array unit is divided into three or more pixel regions in units of rows in the column direction (vertical direction).
  • the pixel array unit is divided into three or more pixel regions in units of rows in the column direction (vertical direction).
  • the resulting image will have line defects.
  • the CMOS image sensor has a multilayer structure.
  • the CMOS image sensor 100 has a structure in which a substrate 101 and a substrate 102 are stacked.
  • a pixel array unit 111 is formed on the substrate 101.
  • the pixel array unit 111 is divided into n effective pixel regions 121-1 to 121-n in the column direction (vertical direction).
  • the effective pixel regions 121-1 to 121-n are each provided with a vertical signal line (not shown) for each column, and no vertical signal line is connected between the effective pixel regions.
  • dummy pixel regions 131-1 to 131-n On the substrate 102, dummy pixel regions 131-1 to 131-n, column processing circuits 132-1 to 132-n, and column drive circuits 133-1 to 133-n are formed.
  • the column processing circuit 132-j and the column driving circuit 133-j are provided so as to correspond to a set of the effective pixel region 121-j and the dummy pixel region 131-j.
  • the column processing circuits 132-1 to 132-n have, for example, the same configuration as the column processing circuit 13b in FIG.
  • the column drive circuits 133-1 to 133-n have the same configuration as the column drive circuits 14a and 14b in FIG.
  • dummy pixel regions 131-1 to 131-n can be individually provided for the effective pixel regions 121-1 to 121-n of the pixel array unit 111, respectively. Further, since the dummy pixel regions 131-1 to 131-n are provided in a region different from the pixel array unit 111, there is no defect in a row in the generated image.
  • the pixel signals of the unit pixels P in different effective pixel areas can be vertically added by the same method as described above.
  • the column driving circuit is not necessarily provided for each column processing circuit.
  • the column driving circuits may be combined into one to drive a plurality of column processing circuits from one column driving circuit.
  • the dummy pixel region can be configured by one pixel row.
  • the present technology is not limited to application to a CMOS image sensor. That is, the present technology can be applied to all XY address type solid-state imaging devices in which unit pixels are two-dimensionally arranged in a matrix.
  • the present technology is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but a solid-state that captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image. Applicable to all imaging devices.
  • the solid-state imaging device may be formed as a single chip, or may be in a module-like form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. Good.
  • FIG. 10 is a diagram illustrating a usage example of the above-described solid-state imaging device.
  • the solid-state imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports, such as action cameras and wearable cameras for sports applications, etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • FIG. 11 is a block diagram illustrating a configuration example of an electronic device 200 that is an example of an electronic device to which the present technology is applied.
  • the electronic device 200 includes a solid-state imaging device (element chip) 201, an optical lens 202, a shutter device 203, a drive circuit 204, and a signal processing circuit 205.
  • a solid-state imaging device 201 for example, the above-described CMOS image sensor 10 or the CMOS image sensor 100 is provided.
  • the optical lens 202 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 201. Thereby, signal charges are accumulated in the solid-state imaging device 201 for a certain period.
  • the shutter device 203 controls a light irradiation period and a light shielding period for the solid-state imaging device 201.
  • the drive circuit 204 supplies a drive signal for controlling the signal transfer operation of the solid-state imaging device 201 and the shutter operation of the shutter device 203.
  • the solid-state imaging device 201 performs signal transfer by a drive signal (timing signal) supplied from the drive circuit 204.
  • the signal processing circuit 205 performs various types of signal processing on the signal output from the solid-state imaging device 201.
  • the video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.
  • the present technology can take the following configurations.
  • a plurality of effective pixel regions in which unit pixels used for image generation are arranged in a matrix are arranged in a column direction, and a vertical signal line is wired for each column of the effective pixel region, and the vertical signal line is the effective pixel region.
  • a pixel array unit that is not connected between, A plurality of dummy pixel regions that are provided so as to correspond to each of the effective pixel regions and in which at least one row of unit pixels that are not used for generating the image is arranged; A row driving unit for driving unit pixels of the effective pixel region and the dummy pixel region in units of rows; Analog signals output from the unit pixels of the row selected by the row driving unit via the vertical signal line are provided for each column, corresponding to each set of the effective pixel region and the dummy pixel region.
  • a plurality of column processing units capable of converting into digital signals and adding and outputting digital signals of a plurality of rows of unit pixels; and A signal processing unit for processing a digital signal output from each of the column processing units, When adding the pixel signal in the r1 row of the first effective pixel region and the pixel signal in the r2 row of the second effective pixel region, The row driving unit outputs a first analog signal from the unit pixel in the r1th row to a first column processing unit corresponding to the first effective pixel region, and corresponds to the first effective pixel region.
  • a second analog signal is output from the first dummy pixel region to the first column processing unit, and the second column processing unit corresponding to the second effective pixel region is supplied from the unit pixel in the r2 row to the second column processing unit.
  • 3 analog signal, and control to output the fourth analog signal from the second dummy pixel region corresponding to the second effective pixel region to the second column processing unit The first column processing unit outputs a first digital signal corresponding to the first analog signal, does not output a second digital signal corresponding to the second analog signal, The second column processing unit outputs a third digital signal corresponding to the third analog signal, does not output a fourth digital signal corresponding to the fourth analog signal, The signal processing unit adds and outputs the first digital signal and the third digital signal.
  • the first column processing unit performs analog / digital conversion of the first analog signal and the second analog signal within a first horizontal scanning period, and performs the first / second conversion after the first horizontal scanning period. Outputting the first digital signal within two horizontal scanning periods;
  • the second column processing unit performs analog / digital conversion of the third analog signal and the fourth analog signal within the second horizontal scanning period, and performs the next to the second horizontal scanning period.
  • the solid-state imaging device according to (1), wherein the third digital signal is output within a third horizontal scanning period.
  • the first column processing unit includes a first analog / digital conversion unit including a first memory for each column
  • the second column processing unit includes a second analog / digital conversion unit including a second memory for each column
  • the first analog / digital conversion unit converts the first analog signal into the first digital signal within the first horizontal scanning period, and converts the first digital signal into the first memory.
  • the second analog signal is converted into the second digital signal, the second digital signal is erased without being stored in the first memory, and the second horizontal signal is stored within the second horizontal scanning period.
  • the second analog / digital conversion unit converts the third analog signal into the third digital signal within the second horizontal scanning period, and converts the third digital signal into the second memory.
  • the fourth analog signal is converted into the fourth digital signal, the fourth digital signal is erased without being stored in the second memory, and the third horizontal scanning period is reached.
  • the pixel signals of the unit pixels for a row (a ⁇ 1) of the first effective pixel region and the pixel signals of the unit pixels for b row (b ⁇ 1) of the second effective pixel region are added. If The row driving unit outputs a fifth analog signal to the first column processing unit from unit pixels corresponding to a rows in the first effective pixel region, and from the unit pixels in the first dummy pixel region.
  • a sixth analog signal for b rows is output to the first column processing unit, and a seventh analog signal is output to the second column processing unit from unit pixels for b rows in the second effective pixel region.
  • a unit pixel in the second dummy pixel region is controlled to output an eighth row analog signal to the second column processing unit;
  • the first column processing unit outputs a fifth digital signal indicating a value obtained by adding the fifth analog signals for a rows, and outputs a sixth digital signal corresponding to the sixth analog signals for b rows.
  • No digital signal output The second column processing unit outputs a seventh digital signal indicating a value obtained by adding the seventh analog signals for b rows and outputs an eighth digital signal corresponding to the eighth analog signals for a rows.
  • the solid-state imaging device according to any one of (1) to (3), wherein the signal processing unit adds and outputs the fifth digital signal and the seventh digital signal.
  • the pixel array unit includes the first effective pixel region, the second effective pixel region, the first dummy pixel region, and the second dummy pixel region, and the first dummy pixel region.
  • the first effective pixel region, the second effective pixel region, and the second dummy pixel region are arranged so as to be arranged in the column direction in this order.
  • the pixel array unit is disposed on a first substrate; Each said dummy pixel area
  • a plurality of effective pixel regions in which unit pixels used for image generation are arranged in a matrix are arranged in a column direction, and a vertical signal line is wired for each column of the effective pixel region, and the vertical signal line is the effective pixel region.
  • a pixel array unit that is not connected between, A plurality of dummy pixel regions that are provided so as to correspond to each of the effective pixel regions and in which at least one row of unit pixels that are not used for generating the image is arranged; A row driving unit for driving unit pixels of the effective pixel region and the dummy pixel region in units of rows; Analog signals output from the unit pixels of the row selected by the row driving unit via the vertical signal line are provided for each column, corresponding to each set of the effective pixel region and the dummy pixel region.
  • a plurality of column processing units capable of converting into digital signals and adding and outputting digital signals of a plurality of rows of unit pixels; and
  • a solid-state imaging device comprising: a signal processing unit that processes a digital signal output from each of the column processing units, When adding the pixel signal in the r1 row of the first effective pixel region and the pixel signal in the r2 row of the second effective pixel region, A first analog signal is output from the unit pixel in the r1 row to a first column processing unit corresponding to the first effective pixel region; A second analog signal is output from the first dummy pixel region corresponding to the first effective pixel region to the first column processing unit; A third analog signal is output from the unit pixel in the r2 row to a second column processing unit corresponding to the second effective pixel region; A fourth analog signal is output from the second dummy pixel region corresponding to the second effective pixel region to the second column processing unit; From the first column processing unit, a first digital signal corresponding to the first analog signal is output,
  • a plurality of effective pixel regions in which unit pixels used for image generation are arranged in a matrix are arranged in a column direction, and a vertical signal line is wired for each column of the effective pixel region, and the vertical signal line is the effective pixel region.
  • a pixel array unit that is not connected between, A plurality of dummy pixel regions that are provided so as to correspond to each of the effective pixel regions and in which at least one row of unit pixels that are not used for generating the image is arranged; A row driving unit for driving unit pixels of the effective pixel region and the dummy pixel region in units of rows; Analog signals output from the unit pixels of the row selected by the row driving unit via the vertical signal line are provided for each column, corresponding to each set of the effective pixel region and the dummy pixel region.
  • a plurality of column processing units capable of converting into digital signals and adding and outputting digital signals of a plurality of rows of unit pixels; and A signal processing unit for processing a digital signal output from each of the column processing units, When adding the pixel signal in the r1 row of the first effective pixel region and the pixel signal in the r2 row of the second effective pixel region, The row driving unit outputs a first analog signal from the unit pixel in the r1th row to a first column processing unit corresponding to the first effective pixel region, and corresponds to the first effective pixel region.
  • a second analog signal is output from the first dummy pixel region to the first column processing unit, and the second column processing unit corresponding to the second effective pixel region is supplied from the unit pixel in the r2 row to the second column processing unit.
  • 3 analog signal, and control to output the fourth analog signal from the second dummy pixel region corresponding to the second effective pixel region to the second column processing unit The first column processing unit outputs a first digital signal corresponding to the first analog signal, does not output a second digital signal corresponding to the second analog signal, The second column processing unit outputs a third digital signal corresponding to the third analog signal, does not output a fourth digital signal corresponding to the fourth analog signal,
  • An electronic apparatus comprising: a solid-state imaging device, wherein the signal processing unit adds and outputs the first digital signal and the third digital signal.
  • CMOS image sensor 11 pixel array section, 11a, 11b pixel area, 12 row drive circuit, 13a, 13b column processing circuit, 14a, 14b column drive circuit, 15 control section, 16 correction section, 21a, 21b effective pixel area, 22a, 22b dummy pixel area, 23a-1 to 23a-M, 23b-1 to 23b-M vertical signal line, 24a, 24b horizontal signal line, 51 timing control circuit, 52a, 52b DAC, 61a-1 to 61a-M , 61b-1 to 61b-M ADC, 71a-1 to 71a-M, 71b-1 to 71b-M comparator, 72a-1 to 72a-M, 72b-1 to 72b-M up / down counter, 73a- 1 to 73a-M, 73b-1 to 73b- Switch, 74a-1 to 74a-M, 74b-1 to 74b-M memory device, 100 CMOS image sensor, 101, 102 substrate, 111 pixel array

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Abstract

本技術は、画質を劣化させることなく、画素領域間で画素信号を加算することができるようにする固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。 第１の有効画素領域のr1行目の画素信号と第２の有効画素領域のr2行目の画素信号とを加算する場合、r1行目の単位画素から第１のカラム処理部に第１のアナログ信号を出力し、第１のダミー画素領域から第１のカラム処理部に第２のアナログ信号を出力し、r2行目の単位画素から第２のカラム処理部に第３のアナログ信号を出力し、第２のダミー画素領域から第２のカラム処理部に第４のアナログ信号を出力し、第１のカラム処理部から第１のデジタル信号を出力し、第２のデジタル信号を出力せず、第２のカラム処理部から第３のデジタル信号を出力し、第４のデジタル信号を出力せず、信号処理部から第１のデジタル信号と第３のデジタル信号とを加算して出力する。本技術は、例えば、固体撮像装置に適用できる。

Description

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
　本技術は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関し、特に、画素アレイ部を複数の画素領域に分割した場合に、画素領域間で画素信号を加算できるようにした固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。
　一般的なＸ－Ｙアドレス型のイメージセンサでは、画素アレイ部に複数の単位画素が行列状に配置され、各単位画素が列毎に垂直信号線に接続されている。垂直信号線には寄生抵抗及び寄生容量が存在し、これらの値が大きくなると画素信号の読み出し時間が長くなる。その結果、画素アレイ部の行の間で画素信号の読み出し時間や電荷蓄積時間にズレが生じる。
　一方、近年、ＣＭＯＳイメージセンサの多画素化や受光面積の大型化が進んでおり、垂直信号線の寄生抵抗及び寄生容量が増大する傾向にある。これに対して、垂直信号線の幅を太くして寄生抵抗を低減したり、垂直信号線の配線ピッチを広げて寄生容量を低減したりする対策が考えられる。しかし、これらの対策では、受光面積が縮小する等により画素の特性が犠牲になるおそれがある。
　そこで、画素アレイ部を垂直方向に２つの画素領域に分割し、画素アレイ部内で垂直信号線を電気的に分断することで、垂直信号線の寄生抵抗及び寄生容量の低減を図ったＣＭＯＳイメージセンサが提案されている（例えば、特許文献１参照）。
　また、従来、単位画素から垂直信号線を介して出力されるアナログ信号を、ＡＤＣ（アナログ／デジタル変換回路）においてデジタル値に変換するとともに、得られたデジタル値を複数の行の単位画素間で加算して読み出すことにより、感度を低下させずに高フレームレート化を実現するＣＭＯＳイメージセンサが提案されている（例えば、特許文献２参照）。
特開２０１０－９８５１６号公報 特開２００５－２７８１３５号公報
　しかしながら、特許文献２では、特許文献１のように画素アレイ部を分割することは検討されていない。従って、特許文献２では、分割した画素領域間で画素信号を加算することは想定されていない。
　そこで、本技術は、画素アレイ部を複数の画素領域に分割した場合に、画質を劣化させることなく、画素領域間で画素信号を加算できるようにするものである。
　本技術の第１の側面の固体撮像装置は、画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部とを備え、第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、前記行駆動部は、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力するように制御し、前記第１のカラム処理部は、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、前記第２のカラム処理部は、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、前記信号処理部は、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する。
　前記第１のカラム処理部には、第１の水平走査期間内に、前記第１のアナログ信号及び前記第２のアナログ信号のアナログ／デジタル変換を行わせ、前記第１の水平走査期間の次の第２の水平走査期間内に、前記第１のデジタル信号を出力させ、前記第２のカラム処理部には、前記第２の水平走査期間内に、前記第３のアナログ信号及び前記第４のアナログ信号のアナログ／デジタル変換を行わせ、前記第２の水平走査期間の次の第３の水平走査期間内に、前記第３のデジタル信号を出力させることができる。
　前記第１のカラム処理部には、第１のメモリを含む第１のアナログ／デジタル変換部を列毎に設け、前記第２のカラム処理部には、第２のメモリを含む第２のアナログ／デジタル変換部を列毎に設け、前記第１のアナログ／デジタル変換部には、前記第１の水平走査期間内に、前記第１のアナログ信号を前記第１のデジタル信号に変換させ、前記第１のデジタル信号を前記第１のメモリに格納させ、前記第２のアナログ信号を前記第２のデジタル信号に変換させ、前記第２のデジタル信号を前記第１のメモリに格納せずに消去させ、前記第２の水平走査期間内に、前記第１のメモリから前記第１のデジタル信号を出力させ、前記第２のアナログ／デジタル変換部には、前記第２の水平走査期間内に、前記第３のアナログ信号を前記第３のデジタル信号に変換させ、前記第３のデジタル信号を前記第２のメモリに格納させ、前記第４のアナログ信号を前記第４のデジタル信号に変換させ、前記第４のデジタル信号を前記第２のメモリに格納せずに消去させ、前記第３の水平走査期間内に、前記第２のメモリから前記第３のデジタル信号を出力させることができる。
　前記第１の有効画素領域のａ行分（ａ≧１）の単位画素の画素信号と、前記第２の有効画素領域のｂ行分（ｂ≧１）の単位画素の画素信号とを加算する場合、前記行駆動部には、前記第１の有効画素領域のａ行分の単位画素から前記第１のカラム処理部に第５のアナログ信号を出力し、前記第１のダミー画素領域の単位画素から前記第１のカラム処理部にｂ行分の第６のアナログ信号を出力し、前記第２の有効画素領域のｂ行分の単位画素から前記第２のカラム処理部に第７のアナログ信号を出力し、前記第２のダミー画素領域の単位画素から前記第２のカラム処理部にａ行分の第８のアナログ信号を出力するように制御させ、前記第１のカラム処理部には、ａ行分の前記第５のアナログ信号を加算した値を示す第５のデジタル信号を出力させ、ｂ行分の前記第６のアナログ信号に対応する第６のデジタル信号を出力させず、前記第２のカラム処理部には、ｂ行分の前記第７のアナログ信号を加算した値を示す第７のデジタル信号を出力させ、ａ行分の前記第８のアナログ信号に対応する第８のデジタル信号を出力させず、前記信号処理部には、前記第５のデジタル信号と前記第７のデジタル信号とを加算して出力させることができる。
　前記画素アレイ部を、前記第１の有効画素領域、前記第２の有効画素領域、前記第１のダミー画素領域、及び、前記第２のダミー画素領域により構成させ、前記第１のダミー画素領域、前記第１の有効画素領域、前記第２の有効画素領域、前記第２のダミー画素領域の順に列方向に並ぶように配置させることができる。
　前記画素アレイ部を、第１の基板上に配置し、各前記ダミー画素領域及び各カラム処理部を、前記第１の基板に積層されている第２の基板上に配置することができる。
　本技術の第２の側面の固体撮像装置の駆動方法は、画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部とを備える固体撮像装置が、第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力し、前記第１のカラム処理部から、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、前記第２のカラム処理部から、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、前記信号処理部により、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する。
　本技術の第３の側面の電子機器は、画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部とを備え、第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、前記行駆動部は、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力するように制御し、前記第１のカラム処理部は、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、前記第２のカラム処理部は、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、前記信号処理部は、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する固体撮像装置を備える。
　本技術の第１の側面乃至第３の側面においては、第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号が出力され、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号が出力され、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号が出力され、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号が出力され、前記第１のカラム処理部から、前記第１のアナログ信号に対応する第１のデジタル信号が出力され、前記第２のアナログ信号に対応する第２のデジタル信号が出力されず、前記第２のカラム処理部から、前記第３のアナログ信号に対応する第３のデジタル信号が出力され、前記第４のアナログ信号に対応する第４のデジタル信号が出力されず、前記信号処理部から、前記第１のデジタル信号と前記第３のデジタル信号とが加算されて出力される。
　本技術の第１の側面乃至第３の側面によれば、画素アレイ部を複数の画素領域に分割した場合に、画質を劣化させることなく、画素領域間で画素信号を加算することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の一実施の形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。 画素アレイ部の構成例を示す概略ブロック図である。 カラム処理回路及び制御部の一部の具体的な構成例を示す概略ブロック図である。 通常フレームレートモード時の動作を説明するためのタイミングチャートである。 通常フレームレートモード時の動作を説明するためのタイミングチャートである。 高速フレームレートモード時の動作を説明するためのタイミングチャートである。 高速フレームレートモード時の動作を説明するためのタイミングチャートである。 画素領域間で画素信号の加算を行う場合の動作を説明するためのタイミングチャートである。 ３つ以上の画素領域に分割する場合のＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。 固体撮像装置の使用例を示す図である。 電子機器の構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
　１．実施の形態
　２．変形例
　３．固体撮像装置の使用例
＜１．実施の形態＞
｛ＣＭＯＳイメージセンサ１０の構成例｝
　図１は、本技術を適用したＣＭＯＳイメージセンサ１０の一実施の形態を示す概略ブロック図である。図２は、ＣＭＯＳイメージセンサ１０の画素アレイ部１１の構成例を示す概略ブロック図である。なお、図１及び図２においては、各単位画素を駆動するための信号線等の記載が適宜省略されている。
　ＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行駆動回路１２、カラム処理回路１３ａ、１３ｂ、列駆動回路１４ａ、１４ｂ、制御部１５、及び、補正部１６を含むように構成される。画素アレイ部１１、行駆動回路１２、カラム処理回路１３ａ、１３ｂ、列駆動回路１４ａ、１４ｂ、制御部１５、及び、補正部１６は、例えば、同一基板上に集積される。
　画素アレイ部１１は、入射光を受光する画素領域である。画素アレイ部１１には、｛Ｎ＋２Ｒ｝（行）×Ｍ（列）個の単位画素が行列状に配置されている。このようなＣＭＯＳイメージセンサ１０は、Ｘ－Ｙアドレス型のＣＭＯＳイメージセンサと称される。
　画素アレイ部１１では、中央で垂直信号線が分断されている。これに伴い、画素アレイ部１１は、上段の画素領域１１ａと下段の画素領域１１ｂに列方向（垂直方向）に分割され、２段構成となっている。画素領域１１ａは、さらに有効画素領域２１ａ及びダミー画素領域２２ａに分かれ、画素領域１１ｂは、さらに有効画素領域２１ａ及びダミー画素領域２２ａに分かれる。そして、ダミー画素領域２２ａ、有効画素領域２１ａ、有効画素領域２１ｂ、ダミー画素領域２２ｂの順に列方向に並んでいる。
　より具体的には、有効画素領域２１ａと有効画素領域２１ｂは、列方向に（垂直方向に）隣接するように配置され、有効画素領域２１ａの最終行と有効画素領域２１ｂの先頭行が隣接している。ダミー画素領域２２ａは、有効画素領域２１ｂと反対側において有効画素領域２１ａと列方向に隣接するように配置され、ダミー画素領域２２ａの最終行と有効画素領域２１ａの先頭行が隣接している。ダミー画素領域２２ｂは、有効画素領域２１ａと反対側において有効画素領域２１ｂと列方向に隣接するように配置され、有効画素領域２１ｂの最終行とダミー画素領域２２ｂの先頭行が隣接している。
　カラム処理回路１３ａは、有効画素領域２１ａと反対側においてダミー画素領域２２ａと列方向に隣接するように配置されている。列駆動回路１４ａは、ダミー画素領域２２ａと反対側においてカラム処理回路１３ａと列方向に隣接するように配置されている。
　同様に、カラム処理回路１３ｂは、有効画素領域２１ｂと反対側においてダミー画素領域２２ｂと列方向に隣接するように配置されている。列駆動回路１４ｂは、ダミー画素領域２２ａと反対側においてカラム処理回路１３ｂと列方向に隣接するように配置されている。
　なお、以下、有効画素領域２１ａと有効画素領域２１ｂを合わせた領域を有効画素領域２１と称する。
　有効画素領域２１には、Ｎ（行）×Ｍ（列）個の単位画素が行列状に配置されている。また、有効画素領域２１ａ及び有効画素領域２１ｂには、それぞれＮ／２（行）×Ｍ（列）の単位画素が行列状に配置されている。そして、有効画素領域２１内の単位画素から出力される画素信号を用いて、ＣＭＯＳイメージセンサ１０から出力される画像データが生成される。
　ダミー画素領域２２ａ及びダミー画素領域２２ｂには、それぞれ、Ｒ（行）×Ｍ（列）個の単位画素が行列状に配置されている。ダミー画素領域２２ａ及びダミー画素領域２２ｂは遮光されており、ダミー画素領域２２ａ及びダミー画素領域２２ｂ内の単位画素から出力される画素信号は、ＣＭＯＳイメージセンサ１０から出力される画像データの生成には用いられない。
　なお、以下、ダミー画素領域２２ａとダミー画素領域２２ｂを区別する必要がない場合、単にダミー画素領域２２と称する。
　また、以下、有効画素領域２１内の単位画素を有効画素ＰＥとも称する。さらに、有効画素ＰＥを個々に区別する場合、有効画素ＰＥ（ｉ，ｊ）のように座標により区別する。なお、有効画素領域２１の左上隅の有効画素ＰＥの座標を（１，１）とし、右下隅の有効画素ＰＥの座標を（Ｍ，Ｎ）とする。有効画素領域２１ａ内には、有効画素ＰＥ（１，１）から有効画素ＰＥ（Ｍ，Ｎ／２）までの有効画素ＰＥが行列状に配置されている。有効画素領域２１ｂ内には、有効画素ＰＥ（１，｛Ｎ／２｝＋１）から有効画素ＰＥ（Ｍ，Ｎ）までの有効画素ＰＥが行列状に配置されている。
　また、以下、ダミー画素領域２２ａ内の単位画素をダミー画素ＰＤａとも称する。また、ダミー画素ＰＤａを個々に区別する場合、ダミー画素ＰＤａ（ｉ，ｊ）のように座標により区別する。なお、ダミー画素領域２２ａの左上隅のダミー画素ＰＤａの座標を（１，１）とし、右下隅のダミー画素ＰＤａの座標を（Ｍ，Ｒ）とする。
　さらに、以下、ダミー画素領域２２ｂ内の単位画素をダミー画素ＰＤｂとも称する。また、ダミー画素ＰＤｂを個々に区別する場合、ダミー画素ＰＤｂ（ｉ，ｊ）のように座標により区別する。なお、ダミー画素領域２２ｂの左上隅のダミー画素ＰＤｂの座標を（１，１）とし、右下隅のダミー画素ＰＤｂの座標を（Ｍ，Ｒ）とする。
　また、以下、ダミー画素ＰＤａとダミー画素ＰＤｂを区別する必要がない場合、ダミー画素ＰＤと称する。さらに、以下、有効画素ＰＥ及びダミー画素ＰＤを区別する必要がない場合、単位画素Ｐと称する。
　なお、ここでは図示を省略するが、単位画素Ｐとしては、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
　各単位画素Ｐには、Ｇｒ（緑）、Ｒ（赤）、Ｂ（青）、及び、Ｇｂ（緑）の何れかのカラーフィルタが設けられ、各色のカラーフィルタに対応した色を検知する。例えば、図２に示すように、画素アレイ部１１は、ベイヤ型の画素配列とされる。
　例えば、有効画素領域２１の１列１行目には、Ｒの単位画素Ｐ（有効画素ＰＥ（１，１））が配置され、２列１行目には、Ｇｒの単位画素Ｐ（有効画素ＰＥ（２，１））が配置されている。１列２行目には、Ｇｂの単位画素Ｐ（有効画素ＰＥ（１，２））が配置され、２列２行目には、Ｂの単位画素Ｐ（有効画素ＰＥ（２，２））が配置されている。ベイヤ型の画素配列では、この２×２の単位画素Ｐからなる画素ブロックが行列状に配置されている。
　なお、ダミー画素領域２２ａ及びダミー画素領域２２ｂにおいては、必ずしも各単位画素Ｐにカラーフィルタを設ける必要はない。
　画素領域１１ａには、列毎に垂直信号線２３ａ－１乃至２３ａ－Ｍが配線されている。そして、画素領域１１ａのｉ列目（ｉ＝１～Ｍ）の単位画素Ｐは、垂直信号線２３ａ－ｉに接続されている。
　同様に、画素領域１１ｂには、列毎に垂直信号線２３ｂ－１乃至２３ｂ－Ｍが配線されている。そして、画素領域１１ｂのｉ列目（ｉ＝１～Ｍ）の単位画素Ｐは、垂直信号線２３ｂ－ｉに接続されている。
　垂直信号線２３ａ－ｉの一端は、カラム処理回路１３ａに接続されており、垂直信号線２３ｂ－ｉの一端は、カラム処理回路１３ｂに接続されている。一方、画素アレイ部１１内部においては、同列の垂直信号線同士、すなわち、垂直信号線２３ａ－ｉの他端と垂直信号線２３ｂ－ｉの他端とが電気的に切断されている。換言すれば、画素領域１１ａと画素領域１１ｂとの間で、垂直信号線は電気的に接続されていない。このように、画素領域１１ａ（有効画素領域２１ａ及びダミー画素領域２２ａ）の単位画素Ｐと、画素領域１１ｂ（有効画素領域２１ｂ及びダミー画素領域２２ｂ）の単位画素Ｐとは、接続先の垂直信号線が異なる。
　従って、画素領域１１ａの単位画素Ｐが出力したアナログの電圧信号（画素信号）は、カラム処理回路１３ａで処理される。一方、画素領域１１ｂの単位画素Ｐが出力したアナログの電圧信号（画素信号）は、カラム処理回路１３ｂで処理される。
　行駆動回路１２は、画素アレイ部１１の単位画素Ｐを行毎に駆動する。例えば、行駆動回路１２は、制御部１５からの行選択信号ＳＶＤＲに基づいて、駆動する単位画素Ｐの行を選択する。また、行駆動回路１２は、リセット信号線（不図示）にリセット信号を印加し、転送信号線（不図示）に転送信号を印加し、選択信号線（不図示）に選択信号を印加することによって、同一行に配列された各々の単位画素Ｐを駆動する。
　カラム処理回路１３ａは、画素領域１１ａの単位画素Ｐから入力されたアナログの画素信号に対して、ＡＤ変換、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理等を施す信号処理部である。また、カラム処理回路１３ａは、画素領域１１ａの複数の行の単位画素Ｐの画素信号の加算処理（以下、垂直加算処理と称する）を行う。さらに、カラム処理回路１３ａには、垂直信号線２３ａ－１乃至２３ａ－Ｍに対して、それぞれスイッチ７３ａ－１乃至７３－Ｍが設けられている。スイッチ７３ａ－１乃至７３ａ－Ｍは個別に開閉することが可能であり、スイッチがオンした列のデジタルの画素信号が、水平信号線２４ａを介して制御部１５に出力される。
　カラム処理回路１３ｂは、カラム処理回路１３ａと同様の処理を、画素領域１１ｂの単位画素Ｐから入力されたアナログの画素信号に対して行う。また、カラム処理回路１３ｂには、垂直信号線２３ｂ－１乃至２３ｂ－Ｍに対して、それぞれスイッチ７３ｂ－１乃至７３－Ｍが設けられている。スイッチ７３ｂ－１乃至７３ｂ－Ｍは個別に開閉することが可能であり、スイッチがオンした列のデジタルの画素信号が、水平信号線２４ｂを介して制御部１５に出力される。
　列駆動回路１４ａは、例えば、シフトレジスタ等によって構成されている。列駆動回路１４ａは、制御部１５の列選択信号ＳＨＤＲａに基づいて、カラム処理回路１３ａに保持されている単位画素Ｐの画素信号の読出しを列毎に行う。
　列駆動回路１４ｂも、列駆動回路１４ａと同様に、制御部１５の列選択信号ＳＨＤＲｂに基づいて、カラム処理回路１３ｂに保持されている単位画素Ｐの画素信号の読出しを列毎に行う。
　制御部１５は、制御回路と信号処理回路を含むように構成される。制御部１５は、行駆動回路１２に行選択信号ＳＶＤＲを供給し、列駆動回路１４ａに列選択信号ＳＨＤＲａを供給し、列駆動回路１４ｂに列選択信号ＳＨＤＲｂを供給する。また、制御部１５は、水平信号線２４ａを介してカラム処理回路１３ａから入力された画素信号に増幅等の処理を施し、処理後の画素信号を補正部１６に出力する。同様に、制御部１５は、水平信号線２４ｂを介してカラム処理回路１３ｂから入力された画素信号に増幅等の処理を施し、処理後の画素信号を補正部１６に出力する。さらに、制御部１５は、カラム処理回路１３ａから入力された画素信号とカラム処理回路１３ｂから入力された画素信号とを必要に応じて加算し、加算後の画素信号を補正部１６に出力する。
　補正部１６は、同一列の画素信号に生じた、ゲインやオフセット電圧のズレ（歪み）を補正する。
　なお、以下、カラム処理回路１３ａとカラム処理回路１３ｂを区別する必要がない場合、単にカラム処理回路１３と称する。以下、列駆動回路１４ａと列駆動回路１４ｂを区別する必要がない場合、単に列駆動回路１４と称する。以下、垂直信号線２３ａ－１乃至２３ａ－Ｍを個々に区別する必要がない場合、単に垂直信号線２３ａと称し、垂直信号線２３ｂ－１乃至２３ｂ－Ｍを個々に区別する必要がない場合、単に垂直信号線２３ｂと称する。以下、垂直信号線２３ａと垂直信号線２３ｂとを区別する必要がない場合、単に垂直信号線２３と称する。以下、水平信号線２４ａと水平信号線２４ｂとを区別する必要がない場合、単に水平信号線２４と称する。
｛カラム処理回路１３ｂ及び制御部１５の一部の構成例｝
　図３は、カラム処理回路１３ｂ及び制御部１５の一部の具体的な構成例を示している。なお、カラム処理回路１３ａもカラム処理回路１３ｂと同様の構成を有しており、その説明及び図示は省略する。
　図１の制御部１５は、タイミング制御回路５１及びＤＡＣ（デジタル／アナログ変換回路）５２ｂを含むように構成される。なお、後述するように、ＤＡＣ５２ｂは、カラム処理回路１３ｂに対して設けられており、カラム処理回路１３ａに対しては、同様の構成のＤＡＣ５２ａ（不図示）が設けられる。
　タイミング制御回路５１は、マスタークロック信号ＭＣＫに基づいて、行駆動回路１２、カラム処理回路１３ａ，１３ｂ、列駆動回路１４ａ，１４ｂ、ＤＡＣ５２ａ，５２ｂ等の動作の基準となるクロック信号や制御信号などを生成し、各部に供給する。
　ＤＡＣ５２ｂは、タイミング制御回路５１からの制御信号ＣＳ１ｂによる制御の下に、タイミング制御回路５１から供給されるクロック信号ＣＫに基づいて参照電圧Ｖｒｅｆｂを生成する。参照電圧Ｖｒｅｆｂは、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の電圧信号である。ＤＡＣ５２ｂは、生成した参照電圧Ｖｒｅｆｂをカラム処理回路１３ｂのＡＤＣ（アナログ／デジタル変換回路）６１ｂ－１乃至６１ｂ－Ｍに供給する。
　カラム処理回路１３ｂには、例えば、画素アレイ部１１の画素列毎、すなわち垂直信号線２３ｂ－１乃至２３ｂ－Ｍに対して、それぞれＡＤＣ６１ｂ－１乃至６１ｂ－Ｍが設けられている。ＡＤＣ６１ｂ－１乃至６１ｂ－Ｍは、画素領域１１ｂの各単位画素Ｐから列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
　ＡＤＣ６１ｂ－１乃至６１ｂ－Ｍの各々は、通常フレームレートモードと高速フレームレートモードとの各動作モードに対応したＡＤ変換（アナログ／デジタル変換）動作を行うことができる。通常フレームレートモードは、プログレッシブ走査方式により有効画素ＰＥの全ての情報を読み出す動作モードである。高速フレームレートモードは、通常フレームレートモードに比べて、単位画素Ｐの露光時間を１／Ｎ（例えば、１／２）に設定し、フレームレートをＮ倍（例えば２倍）にする動作モードである。この動作モードの切り替えは、タイミング制御回路５１から与えられる制御信号ＣＳ２ｂ，ＣＳ３ｂによる制御によって実行される。また、タイミング制御回路５１に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードを切り替えるための指示情報が与えられる。
　ＡＤＣ６１ｂ－１乃至６１ｂ－Ｍは、全て同じ構成となっており、ここでは、ＡＤＣ６１ｂ－１の構成について説明する。ＡＤＣ６１ｂ－１は、比較器７１ｂ－１、アップ／ダウンカウンタ（Ｕ／Ｄ　ＣＮＴ）７２ｂ－１、スイッチ７３ｂ－１、及び、メモリ装置７４ｂ－１を含むように構成される。
　比較器７１ｂ－１は、画素領域１１ｂの１列目の各単位画素Ｐから出力されるアナログの画素信号に応じた垂直信号線２３ｂ－１の信号電圧Ｖｘと、ＤＡＣ５２ｂから供給される参照電圧Ｖｒｅｆｂとを比較する。そして、比較器７１ｂ－１の出力信号Ｖｃｏは、例えば、参照電圧Ｖｒｅｆｂが信号電圧Ｖｘよりも大きい場合に“Ｈ”レベルになり、参照電圧Ｖｒｅｆｂが信号電圧Ｖｘ以下の場合に“Ｌ”レベルになる。
　アップ／ダウンカウンタ７２ｂ－１は、例えば、非同期カウンタにより構成される。アップ／ダウンカウンタ７２ｂ－１は、タイミング制御回路５１からの制御信号ＣＳ２ｂによる制御の下に、タイミング制御回路５１からＤＡＣ５２ｂにも同時に供給されるクロック信号ＣＫに同期してダウンカウントまたはアップカウントを行う。これにより、比較器７１ｂ－１での比較動作の開始から比較動作の終了までの比較期間において出力信号ＶｃｏがＨレベルである期間の長さ（以下、比較信号出力時間と称する）が計測される。
　スイッチ７３ｂ－１は、タイミング制御回路５１からの制御信号ＣＳ３ｂによる制御の下に、オン（閉）状態とオフ（開）状態が切り替わる。スイッチ７３ｂ－１がオンすると、アップ／ダウンカウンタ７２ｂ－１のカウント値が、スイッチ７３ｂ－１を介して、メモリ装置７４ｂ－１に転送される。
　このようにして、画素領域１１ｂの１列目の各単位画素Ｐから垂直信号線２３ｂ－１を介して供給されるアナログ信号が、比較器７１ｂ－１及びアップ／ダウンカウンタ７２ｂ－１によりｎビットのデジタル信号に変換されて、メモリ装置７４ｂ－１に格納される。
　そして、列駆動回路１４ｂの制御の下に、メモリ装置７４ｂ－１乃至７４ｂ－Ｍに格納されたデジタル信号が、順に水平信号線２４ｂに読み出され、水平信号線２４ｂを介して制御部１５に出力される。
　なお、ＡＤＣ６１ｂ－１は、アップ／ダウンカウンタ７２ｂ－１のカウント値を、スイッチ７３ｂ－１を介して選択的にメモリ装置７４ｂ－１に転送することができる。そのため、ＡＤＣ６１ｂ－１は、アップ／ダウンカウンタ７２ｂ－１のカウント動作と、アップ／ダウンカウンタ７２ｂ－１のカウント値の水平信号線２４ｂへの読み出し動作とを独立して制御することが可能である。
　なお、図示を省略したカラム処理回路１３ａは、カラム処理回路１３ｂと同様に、ＡＤＣ６１ａ－１乃至６１ａ－Ｍを含むように構成される。また、ＡＤＣ６１ａ－１乃至６１ａ－Ｍは、ＡＤＣ６１ｂ－１乃至６１ｂ－Ｍと同様に、比較器７１ａ－１乃至７１ａ－Ｍ、アップ／ダウンカウンタ７２ａ－１乃至７２ａ－Ｍ、スイッチ７３ａ－１乃至７３ａ－Ｍ、及び、メモリ装置７４ａ－１乃至７４ａ－Ｍを含むように構成される。
　また、以下、ＡＤＣ６１ａ－１乃至６１ａ－Ｍ、比較器７１ａ－１乃至７１ａ－Ｍ、アップ／ダウンカウンタ７２ａ－１乃至７２ａ－Ｍ、スイッチ７３ａ－１乃至７３ａ－Ｍ、メモリ装置７４ａ－１乃至７４ａ－Ｍをそれぞれ個々に区別する必要がない場合、単にＡＤＣ６１ａ、比較器７１ａ、アップ／ダウンカウンタ７２ａ、スイッチ７３ａ、メモリ装置７４ａと称する。同様に、以下、ＡＤＣ６１ｂ－１乃至６１ｂ－Ｍ、比較器７１ｂ－１乃至７１ｂ－Ｍ、アップ／ダウンカウンタ７２ｂ－１乃至７２ｂ－Ｍ、スイッチ７３ｂ－１乃至７３ｂ－Ｍ、メモリ装置７４ｂ－１乃至７４ｂ－Ｍをそれぞれ個々に区別する必要がない場合、単にＡＤＣ６１ｂ、比較器７１ｂ、アップ／ダウンカウンタ７２ｂ、スイッチ７３ｂ、メモリ装置７４ｂと称する。
　また、以下、ＡＤＣ６１ａとＡＤＣ６１ｂを区別する必要がない場合、単にＡＤＣ６１と称する。比較器７１ａと比較器７１ｂを区別する必要がない場合、単に比較器７１と称する。アップ／ダウンカウンタ７２ａとアップ／ダウンカウンタ７２ｂを区別する必要がない場合、単にアップ／ダウンカウンタ７２と称する。スイッチ７３ａとスイッチ７３ｂを区別する必要がない場合、単にスイッチ７３と称する。メモリ装置７４ａとメモリ装置７４ｂを区別する必要がない場合、単にメモリ装置７４と称する。
｛ＣＭＯＳイメージセンサ１０の動作｝
　次に、ＣＭＯＳイメージセンサ１０の動作について説明する。
（通常フレームレートモード時の動作）
　まず、図４及び図５のタイミングチャートを参照して、通常フレームレートモード時の画素信号の読出し動作について説明する。
　図４は、モード制御信号、リセット制御信号、参照電圧Ｖｒｅｆｂ、垂直信号線２３ｂの信号電圧Ｖｘ、比較器７１ｂの出力信号Ｖｃｏ、クロック信号ＣＫ、及び、アップ／ダウンカウンタ７２ｂのカウント値の時系列の推移を示している。
　モード制御信号及びリセット制御信号は、タイミング制御回路５１からアップ／ダウンカウンタ７２ｂに供給される制御信号ＣＳ２ｂに含まれる。モード制御信号は、アップ／ダウンカウンタ７２ｂにアップカウント又はダウンカントのいずれのカウント動作をさせるかを設定する信号である。例えば、モード制御信号が”Ｈ”レベルの場合、アップ／ダウンカウンタ７２ｂはアップカウントを行い、モード制御信号が”Ｌ”レベルの場合、アップ／ダウンカウンタ７２ｂはダウンカウントを行う。リセット制御信号は、アップ／ダウンカウンタ７２ｂのカウント値をリセットするための信号である。
　図５は、１フレーム期間を示す垂直同期信号ＶＳ、１水平走査期間を示す水平同期信号ＨＳ、行駆動回路１２から画素アレイ部１１の各単位画素Ｐに行毎に供給される行選択信号、ＡＤ変換期間、データラッチ信号、及び、メモリ装置７４ｂから水平信号線２４ｂへの信号出力の時系列の推移を示している。
　データラッチ信号は、タイミング制御回路５１からスイッチ７３ｂに供給される制御信号ＣＳ３ｂに含まれる。スイッチ７３ｂは、データラッチ信号が入力されているとき、オン（閉）状態となり、データラッチ信号が入力されていないとき、オフ（開）状態となる。
　なお、以下、主にカラム処理回路１３ｂ及び列駆動回路１４ｂが画素領域１１ｂの単位画素Ｐの画素信号の読出しを行う場合について説明する。一方、詳細な説明は省略するが、カラム処理回路１３ａ及び列駆動回路１４ａが画素領域１１ａの単位画素Ｐの画素信号の読出しを行う場合も同様の動作が行われる。また、画素領域１１ａの各列及び画素領域１１ｂの各列の読出し動作は並行して行われる。
　また、ここでは、単位画素Ｐの具体的な動作については説明を省略するが、周知のように、単位画素Ｐではリセット動作と転送動作とが行われる。リセット動作では、所定の電位にリセットされたときのＦＤ部の電位がリセット成分として単位画素Ｐから、垂直信号線２３ｂに出力される。転送動作では、光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分として単位画素Ｐから垂直信号線２３ｂに出力される。
　まず、行駆動回路１２による行走査によって、画素領域１１ｂのある行ｊが選択され、その選択行ｊの単位画素Ｐから各垂直信号線２３ｂへの１回目の読み出し動作が安定した後、ＤＡＣ５２ｂから参照電圧Ｖｒｅｆｂが各ＡＤＣ６１ｂの比較器７１ｂに供給される。そして、比較器７１ｂにおいて各垂直信号線２３ｂの信号電圧Ｖｘと参照電圧Ｖｒｅｆｂとの比較動作が行われる。また、参照電圧Ｖｒｅｆｂが比較器７１ｂに供給されると同時に、タイミング制御回路５１から各アップ／ダウンカウンタ７２ｂにクロック信号ＣＫが供給される。また、タイミング制御回路５１から各アップ／ダウンカウンタ７２ｂに供給されるモード制御信号はＬレベルに設定される。
　アップ／ダウンカウンタ７２ｂは、クロック信号ＣＫに基づいて、１回目の読み出し動作時の比較器７１ｂの比較信号出力時間をダウンカウント動作によって計測する。そして、参照電圧Ｖｒｅｆｂと垂直信号線２３ｂの信号電圧Ｖｘとが等しくなったとき、比較器７１ｂの出力信号Ｖｃｏは“Ｈ”レベルから“Ｌ”レベルへ反転する。比較器７１ｂの出力信号Ｖｃｏの極性反転を受けて、アップ／ダウンカウンタ７２ｂは、ダウンカウント動作を停止して比較器７１ｂでの１回目の比較信号出力時間に応じたカウント値（デジタル値）を保持する。
　この１回目の読み出し動作では、単位画素Ｐのリセット成分ΔＶが読み出される。このリセット成分ΔＶには、単位画素Ｐ毎にばらつく固定パターンノイズがオフセットとして含まれている。
　２回目の読み出し動作では、リセット成分ΔＶに加えて、単位画素Ｐ毎の入射光量に応じた信号成分Ｖsigが、１回目のリセット成分ΔＶの読み出し動作と同様の動作によって読み出される。すなわち、選択行ｊの単位画素Ｐから垂直信号線２３ｂへの２回目の読み出しが安定した後、ＤＡＣ５２ｂから参照電圧Ｖｒｅｆｂが各ＡＤＣ６１ｂの各比較器７１ｂに供給されると同時に、タイミング制御回路５１から各アップ／ダウンカウンタ７２ｂにクロック信号ＣＫが供給される。また、タイミング制御回路５１から各アップ／ダウンカウンタ７２ｂに供給されるモード制御信号はＨレベルに設定される。
　これにより、比較器７１ｂにおいて垂直信号線２３ｂの各信号電圧Ｖｘと参照電圧Ｖｒｅｆｂとの比較動作が行われる。また、この比較器７１ｂでの２回目の比較信号出力時間が、アップ／ダウンカウンタ７２ｂにおいて１回目とは逆にアップカウント動作によって計測される。
　このように、アップ／ダウンカウンタ７２ｂのカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、アップ／ダウンカウンタ７２ｂ内で自動的に（２回目の比較信号出力時間）－（１回目の比較信号出力時間）の減算処理が行われる。そして、参照電圧Ｖｒｅｆｂと垂直信号線２３ｂの信号電圧Ｖｘとが等しくなったときに比較器７１ｂの出力信号Ｖｃｏが極性反転し、この極性反転を受けてアップ／ダウンカウンタ７２ｂのカウント動作が停止する。その結果、アップ／ダウンカウンタ７２ｂには、（２回目の比較信号出力時間）－（１回目の比較信号出力時間）の減算処理の結果に応じたカウント値（デジタル値）が保持される。
　ここで、（２回目の比較信号出力時間）－（１回目の比較信号出力時間）＝（信号成分Ｖsig＋リセット成分ΔＶ＋ＡＤＣ６１ｂのオフセット成分）－（リセット成分ΔＶ＋ＡＤＣ６１ｂ－１のオフセット成分）＝（信号成分Ｖsig）となる。従って、以上の２回の読み出し動作とアップ／ダウンカウンタ７２ｂでの減算処理により、単位画素Ｐ毎のばらつきを含んだリセット成分ΔＶに加えて、ＡＤＣ６１ｂのオフセット成分も除去され、単位画素Ｐ毎の入射光量に応じた信号成分Ｖsigのみが取り出される。この単位画素Ｐ毎のばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ処理である。
　上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ７２ｂにはｎビットのカウント値が保持される。そして、タイミング制御回路５１から各スイッチ７３ｂにデータラッチ信号が入力され、スイッチ７３ｂがオンすると、アップ／ダウンカウンタ７２ｂのカウント値（デジタル信号）が、スイッチ７３ｂを介して、メモリ装置７４ｂに転送される。そして、列駆動回路１４ｂによる列走査により、各メモリ装置７４ｂに格納されたデジタル信号が、ｎビット幅の水平信号線２４ｂを介して、列毎に制御部１５へ出力される。
　なお、アップ／ダウンカウンタ７２ｂからメモリ装置７４ｂにカウント値を転送した後、アップ／ダウンカウンタ７２ｂでカウント動作を実行する前に、アップ／ダウンカウンタ７２ｂをリセットする必要がある。アップ／ダウンカウンタ７２ｂをリセットしないで、ｊ＋１行目のアップダウンカウント動作を実施すると、アップ／ダウンカウンタ７２ｂの初期値は、先のｊ行目のＡＤ変換結果となる。そして、そのまま同様の動作を繰り返すと、アップ／ダウンカウンタ７２ｂにはｊ行目とｊ＋１行目の加算結果が保持されることになるからである。
　以上の動作が、画素領域１１ａの各列及び画素領域１１ｂの各列において順次行毎に繰り返されることによって２次元画像が生成される。
　また、各ＡＤＣ６１は、それぞれメモリ装置７４を備えているため、図５のタイミングチャートに示されるように、アナログの画素信号のＡＤ変換と、ＡＤ変換後のデジタル信号の水平信号線２４への読出しを並行して行うことができる。具体的には、各ＡＤＣ６１は、ｊ行目の単位画素ＰのＡＤ変換後のデジタル信号をメモリ装置７４に転送し、水平信号線２４を介して制御部１５へ出力しながら、次のｊ＋１行目の単位画素Ｐのアナログの画素信号のＡＤ変換を並行して実行することができる。
（高速フレームレートモード時の処理）
　次に、図６及び図７のタイミングチャートを参照して、高速フレームレートモード時の画素信号の読出し動作について説明する。図４は図６と同様のタイミングチャートであり、図５は図７と同様のタイミングチャートである。
　なお、以下、通常フレームレートモードと比較して、単位画素Ｐの露光時間を１／２に設定し、フレームレートモードを２倍に設定した場合の動作について説明する。
　また、以下、主にカラム処理回路１３ｂ及び列駆動回路１４ｂが画素領域１１ｂの単位画素Ｐの画素信号の読出しを行う場合について説明する。一方、詳細な説明は省略するが、カラム処理回路１３ａ及び列駆動回路１４ａが画素領域１１ａの単位画素Ｐの画素信号の読出しを行う場合も同様の動作が行われる。また、画素領域１１ａの各列及び画素領域１１ｂの各列の読出し動作は並行して行われる。
　ここで、アップ／ダウンカウンタ７２ｂは、単位画素Ｐの画素信号のカウント値が読み出された後も、そのカウント値を内部に保持することができる。このアップ／ダウンカウンタ７２ｂのデータ保持特性を利用して、アップ／ダウンカウンタ７２ｂにおいて複数の行（例えば、ｊ行とｊ＋１行）間で単位画素ＰのＡＤ変換値（デジタル信号）の垂直加算処理が実現される。
　上述したように、ｊ行目の単位画素Ｐの信号を読み出す場合、ｊ行目の単位画素Ｐの信号成分をＶsig１、リセット成分をΔＶ１とすると、アップ／ダウンカウンタ７２ｂには、（２回目の比較信号出力時間）－（１回目の比較信号出力時間）＝（Ｖsig１＋ΔＶ１）－ΔＶ１＝Ｖsig１のカウント値が保持される。このｊ行目のＡＤ変換期間が終了した後、アップ／ダウンカウンタ７２ｂをリセットしないで、引き続きｊ＋１行目の単位画素Ｐの画素信号の読み出し動作に移行し、ｊ行目と同様の読み出し動作を繰り返す。
　そして、ｊ＋１行目の単位画素Ｐの信号成分をＶsig２、リセット成分をΔＶ２とすると、ｊ＋１行目のＡＤ変換終了時にアップ／ダウンカウンタ７２ｂに保持されるカウント値は、Ｖsig１＋（Ｖsig２＋ΔＶ２）－ΔＶ２＝Ｖsig１＋Ｖsig２となる。このとき、タイミング制御回路５１からスイッチ７３ａにデータラッチ信号を入力し、アップ／ダウンカウンタ７２ｂのカウント値を、スイッチ７３ｂを介してメモリ装置７４ｂに転送した後、水平信号線２４ｂを介して制御部１５へ出力する。これにより、ＡＤＣ６１ｂは、ｊ行目とｊ＋１行目の２行分の単位画素Ｐの信号成分を垂直加算した値Ｖsig１＋Ｖsig２を示すデジタル信号を出力することができる。
　同様の動作を繰り返すことにより、垂直方向（列方向）において画素情報を１／２に間引いた画像を得ることができる。
　また、図７のタイミングチャートに示されるように、１行当たりのＡＤ変換期間が１／２に圧縮され、１水平走査期間内に２行分のＡＤ変換が行われる。また、通常フレームレートモードの場合と同様に、画素信号のＡＤ変換と、ＡＤ変換後のデジタル信号の水平信号線２４ｂへの読出しが並行して行われる。例えば、各ＡＤＣ６１は、ｊ行目とｊ＋１行目の単位画素ＰのＡＤ変換後のカウント値の加算値を示すデジタル信号をメモリ装置７４ｂに転送し、水平信号線２４ｂを介して制御部１５へ出力しながら、ｊ＋２行目とｊ＋３行目の単位画素Ｐの画素信号のＡＤ変換を並行して実行する。
　このように、高速フレームレートモードでは、読み出した画素情報数の観点からすれば、垂直方向で１／２に間引き読み出し（飛ばし読み出し）を行ったのと同じことになる。しかし、垂直方向における２画素間で画素情報を加算しているため、１つの画素情報についての情報量の観点からすれば２倍となる。従って、フレームレートを例えば２倍に向上すべく、単位画素Ｐの露光時間を１／２に設定したとしても、ＡＤ変換の際にデジタル値を２行分の単位画素Ｐ間で垂直加算することで、１つの画素情報についての情報量が２倍になる。その結果、通常フレームレートモード時に比べて感度が低下することはない。
　すなわち、単位画素Ｐの露光時間を短縮したとしても、結果として１つの画素情報の情報量が減ることはないため、感度低下を招くことなく、高フレームレート化を実現できる。しかも、ＡＤＣ６１にアップ／ダウンカウンタ７２を内蔵し、アップ／ダウンカウンタ７２によって加算処理を行うため、外部のメモリ装置を使用したり、回路を追加したりすることなく、高精度の加算演算を実現することができる。
　ところで、上述したように、ＣＭＯＳイメージセンサ１０では、画素アレイ部１１の有効画素領域２１ａと有効画素領域２１ｂとの間で垂直信号線が接続されておらず、電気的に分断されている。そのため、有効画素領域２１ａの単位画素Ｐの画素信号と有効画素領域２１ｂの単位画素Ｐの画素信号とを、ＡＤＣ６１内で加算することはできない。一方、例えば、各有効画素領域２１の行数が奇数である場合等に、高速フレームレートモード時に有効画素領域２１ａの単位画素Ｐの画素信号と有効画素領域２１ｂの単位画素Ｐの画素信号とを加算する必要が生じる場合がある。
　ここで、図８のタイミングチャートを参照して、有効画素領域２１ａの最終行であるＮ／２行目の単位画素Ｐの画素信号と、有効画素領域２１ｂの先頭行である｛Ｎ／２｝＋１行目の単位画素Ｐの画素信号とを加算する場合の処理について説明する。なお、図８のタイミングチャートは、図７と同様のタイミングチャートである。
　以下、Ｎ／２行目の単位画素Ｐの信号成分をＶsig３、リセット成分をΔＶ３とし、｛Ｎ／２｝＋１行目の単位画素Ｐの信号成分をＶsig４、リセット成分をΔＶ４とする。
　まず、上述したように、Ｎ／２行目の単位画素Ｐの画素信号を読み出す場合、アップ／ダウンカウンタ７２ａには、（２回目の比較信号出力時間）－（１回目の比較信号出力時間）＝（Ｖsig３＋ΔＶ３）－ΔＶ３＝Ｖsig３のカウント値が保持される。
　ここで、タイミング制御回路５１は、スイッチ７３ａにデータラッチ信号を入力し、スイッチ７３ａをオン状態にする。これにより、信号成分Ｖsig３を表すカウント値が、アップ／ダウンカウンタ７２ａからスイッチ７３ａを介してメモリ装置７４ａに転送される。
　次に、ダミー画素領域２２ａのいずれかの行（以下、ダミー行と称する）の単位画素Ｐの画素信号の読出しが行われる。その結果、アップ／ダウンカウンタ７２ａに、Ｎ／２行目の単位画素Ｐの信号成分Ｖsig３とダミー行の単位画素Ｐの信号成分を加算した成分を表すカウント値が保持される。
　ここで、タイミング制御回路５１は、アップ／ダウンカウンタ７２ａにリセット制御信号を入力し、アップ／ダウンカウンタ７２ａのカウント値をリセットする。すなわち、ダミー行の画素信号は、メモリ装置７４ａに転送し、格納されることなく消去される。従って、メモリ装置７４ａには、有効画素領域２１ａの最終行（Ｎ／２行）の単位画素Ｐの画素信号の信号成分Ｖsig３を示すデジタル信号が格納されたままとなる。
　以上の処理が、１水平走査期間内に行われる。
　次の水平走査期間において、まず、有効画素領域２１ｂの先頭行（｛Ｎ／２｝＋１行）の単位画素Ｐの画素信号の読出しが行われる。その結果、アップ／ダウンカウンタ７２ｂには、（２回目の比較信号出力時間）－（１回目の比較信号出力時間）＝（Ｖsig４＋ΔＶ４）－ΔＶ４＝Ｖsig４のカウント値が保持される。
　ここで、タイミング制御回路５１は、スイッチ７３ｂにデータラッチ信号を入力し、スイッチ７３ｂをオン状態にする。これにより、信号成分Ｖsig４を表すカウント値が、アップ／ダウンカウンタ７２ｂからスイッチ７３ｂを介してメモリ装置７４ｂに転送される。
　次に、ダミー画素領域２２ｂのいずれかの行（以下、ダミー行と称する）の単位画素Ｐの画素信号の読出しが行われる。その結果、アップ／ダウンカウンタ７２ｂに、｛Ｎ／２｝＋１行目の単位画素Ｐの信号成分Ｖsig４とダミー行の単位画素Ｐの信号成分を加算した成分を表すカウント値が保持される。
　ここで、タイミング制御回路５１は、アップ／ダウンカウンタ７２ｂにリセット制御信号を入力し、アップ／ダウンカウンタ７２ｂのカウント値をリセットする。すなわち、ダミー行の画素信号は、メモリ装置７４ｂに転送し、格納されることなく消去される。従って、メモリ装置７４ｂには、有効画素領域２１ｂの先頭行（｛Ｎ／２｝＋１行）の単位画素Ｐの画素信号の信号成分Ｖsig４を示すデジタル信号が格納されたままとなる。
　一方、これと並行して、列駆動回路１４ａによる列走査により、各メモリ装置７４ａに格納されているＮ／２行の単位画素Ｐの信号成分Ｖsig３を示すデジタル信号が、水平信号線２４ａを介して、列毎に制御部１５へ出力される。
　以上の処理が、１水平走査期間内に行われる。
　次の水平走査期間において、図６及び図７を参照して上述したように、｛Ｎ／２｝＋２行目と｛Ｎ／２｝＋３行目の単位画素Ｐの信号成分のＡＤ変換及び垂直加算が行われる。これと並行して、列駆動回路１４ｂによる列走査により、各メモリ装置７４ｂに格納されている｛Ｎ／２｝＋１行の単位画素Ｐの信号成分Ｖsig４を示すデジタル信号が、水平信号線２４ｂを介して、列毎に制御部１５へ出力される。
　そして、制御部１５は、Ｎ／２行目の単位画素Ｐの信号成分Ｖsig３を示すデジタル信号と、｛Ｎ／２｝＋１行目の単位画素Ｐの信号成分Ｖsig４を示すデジタル信号とを加算して出力する。
　｛Ｎ／２｝＋４行目以降の動作は、図６及び図７を参照して上述した動作と同様である。
　以上のようにして、画素領域１１ａの単位画素Ｐの画素信号と、画素領域１１ｂの単位画素Ｐの画素信号とを垂直加算して出力することができる。従って、補間処理等の計算を行うことなく、実際に得られたデジタル信号を垂直加算した画素信号を得ることができるため、画質の劣化を防ぐことができる。
　また、ダミー行の画素信号を読み出すのと、アップ／ダウンカウンタ７２のカウント値を読み出すタイミングが異なる以外は、他の行の垂直加算処理と同様の処理を実行することができる。これにより、特殊な処理や動作を行うことによる信号特性の変化に伴う画質の劣化を防ぐことができる。
＜２．変形例＞
　以下、上述した本技術の実施の形態の変形例について説明する。
　本技術は、有効画素領域２１ａの最終行及び有効画素領域２１ｂの先頭行の組み合わせに限定されることなく、有効画素領域２１ａの任意の行と有効画素領域２１ｂの任意の行との間で垂直加算する場合にも適用することができる。例えば、図２に示されるベイヤ並列では、同じ色の画素が１行置きに配置されているため、例えば、奇数行同士及び偶数行同士の垂直加算が行われる場合がある。この場合も、上述した方法と同様の方法により、例えば、有効画素領域２１ａの最後の奇数行と、有効画素領域２１ｂの最初の奇数行との間で垂直加算を行うことができる。
　また、本技術は、３行以上の垂直加算を行う場合にも適用することができる。例えば、ａ＋ｂ行の垂直加算を行う場合に、有効画素領域２１ａの末尾のａ行分の単位画素Ｐの画素信号と、有効画素領域２１ｂの先頭のｂ行分の単位画素Ｐの画素信号とを垂直加算する場合について検討する。なお、ａ及びｂは１以上の整数であり、ａ＋ｂは３以上の整数であるものとする。
　例えば、有効画素領域２１ａの末尾のａ行分の単位画素Ｐの画素信号の読出しが行われる。読み出された画素信号は、アップ／ダウンカウンタ７２ａで加算された後、メモリ装置７４ａに格納される。
　次に、ダミー画素領域２２ａのｂ行分のｐ単位画素Ｐの画素信号の読出しが行われる。このとき、例えば、同じダミー行の画素信号をｂ回読み出すようにしてもよいし、ｂ行分のダミー行の画素信号を読み出すようにしてもよい。読み出された画素信号は、アップ／ダウンカウンタ７２ａからメモリ装置７４ａに転送されることなくリセットされる。
　以上の処理が、１水平走査期間内に行われる。
　次の水平走査期間において、有効画素領域２１ｂの先頭のｂ行分の単位画素Ｐの画素信号の読出しが行われる。読み出された画素信号は、アップ／ダウンカウンタ７２ｂで加算された後、メモリ装置７４ｂに格納される。
　次に、ダミー画素領域２２ｂのａ行分の単位画素Ｐの画素信号の読出しが行われる。このとき、例えば、同じダミー行の画素信号をａ回読み出すようにしてもよいし、ａ行分のダミー行の画素信号を読み出すようにしてもよい。読み出された画素信号は、アップ／ダウンカウンタ７２ｂからメモリ装置７４ｂに転送されることなくリセットされる。
　一方、これと並行して、メモリ装置７４ａに格納された有効画素領域２１ａの末尾のａ行分の単位画素Ｐの垂直加算値を表すデジタル信号が、水平信号線２４ａを介して制御部１５に転送される。
　以上の処理が、１水平走査期間内に行われる。
　次の水平走査期間において、有効画素領域２１ｂのｂ＋１行目からａ＋２ｂ行目までの単位画素Ｐの画素信号の読出しが行われる。読み出された画素信号は、アップ／ダウンカウンタ７２ｂで加算された後、メモリ装置７４ｂに格納される。
　一方、これと並行して、メモリ装置７４ｂに格納された有効画素領域２１ｂの先頭のｂ行分の単位画素Ｐの垂直加算値を表すデジタル信号が、水平信号線２４ｂを介して制御部１５に転送される。
　そして、制御部１５は、有効画素領域２１ａの末尾のａ行分の単位画素Ｐの画素信号を加算したデジタル信号と、有効画素領域２１ｂの先頭のｂ行分の単位画素Ｐの画素信号を加算したデジタル信号とを加算して出力する。
　このようにして、有効画素領域２１ａと有効画素領域２１ｂとの間で３行以上の垂直加算を行うことができる。
　また、ダミー画素領域の読出しと、有効画素領域の読出しの順番を逆にすることも可能である。例えば、図８のタイミングチャートにおいて、Ｎ／２行目の画素信号の読出しと、ダミー行の画素信号の読み出し順を逆にしたり、｛Ｎ／２｝＋１行目の画素信号の読出しと、ダミー行の画素信号の読み出し順を逆にしたりすることが可能である。
　さらに、本技術は、画素アレイ部を列方向（垂直方向）に行単位で３つ以上の画素領域に分割する場合にも適用することができる。ただし、３つ以上の画素領域に分割する場合、図１に示した構成では、両端の画素領域以外の画素領域において、画素アレイ部１１の中間の行にダミー画素領域を設ける必要が生じ、生成される画像に行の欠陥が生じてしまう。
　そこで、図９に示されるように、ＣＭＯＳイメージセンサを多層構造にすることが考えられる。
　具体的には、ＣＭＯＳイメージセンサ１００は、基板１０１と基板１０２を積層した構造を有している。基板１０１には、画素アレイ部１１１が形成されている。画素アレイ部１１１は、列方向（垂直方向）にｎ個の有効画素領域１２１－１乃至１２１－ｎに分割されている。有効画素領域１２１－１乃至１２１－ｎには、それぞれ列毎に垂直信号線（不図示）が配線され、有効画素領域間では垂直信号線は接続されていない。
　基板１０２には、ダミー画素領域１３１－１乃至１３１－ｎ、カラム処理回路１３２－１乃至１３２－ｎ、及び、列駆動回路１３３－１乃至１３３－ｎが形成されている。ダミー画素領域１３１－ｊ（ｊ＝１～ｎ）、カラム処理回路１３２－ｊ、及び、列駆動回路１３３－ｊは、それぞれ有効画素領域１２１－ｊに対応する位置に配置されている。カラム処理回路１３２－ｊ及び列駆動回路１３３－ｊは、有効画素領域１２１－ｊ及びダミー画素領域１３１－ｊの組に対応するように設けられている。
　カラム処理回路１３２－１乃至１３２－ｎは、例えば、図３のカラム処理回路１３ｂと同様の構成とされる。列駆動回路１３３－１乃至１３３－ｎは、図１の列駆動回路１４ａ，１４ｂと同様の構成とされる。
　これにより、画素アレイ部１１１の各有効画素領域１２１－１乃至１２１－ｎに対して、それぞれ個別にダミー画素領域１３１－１乃至１３１－ｎを設けることができる。また、ダミー画素領域１３１－１乃至１３１－ｎは、画素アレイ部１１１と異なる領域に設けられるため、生成される画像に行の欠陥が生じない。
　そして、上述した方法と同様の方法により、異なる有効画素領域内の単位画素Ｐの画素信号を垂直加算することができる。
　また、列駆動回路は、必ずしもカラム処理回路毎に設ける必要はない。例えば、列駆動回路を１つにまとめて、１つの列駆動回路から複数のカラム処理回路を駆動するようにしてもよい。
　さらに、上述した例では、ダミー画素領域に複数の画素行を設ける例を示したが、ダミー画素領域を１行の画素行により構成することが可能である。
　また、本技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されてなるＸ－Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
　さらに、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
　なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜３．固体撮像装置の使用例＞
　図１０は、上述の固体撮像装置の使用例を示す図である。
　上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
｛撮像装置｝
　図１１は、本技術を適用した電子機器の一例である電子機器２００の構成例を示すブロック図である。
　電子機器２００は、固体撮像装置（素子チップ）２０１、光学レンズ２０２、シャッタ装置２０３、駆動回路２０４、および信号処理回路２０５を備えている。固体撮像装置２０１としては、例えば、上述したＣＭＯＳイメージセンサ１０又はＣＭＯＳイメージセンサ１００が設けられる。
　光学レンズ２０２は、被写体からの像光（入射光）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１に対する光照射期間および遮光期間を制御する。
　駆動回路２０４は、固体撮像装置２０１の信号転送動作およびシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１は信号転送を行う。信号処理回路２０５は、固体撮像装置２０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力されたりする。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、例えば、本技術は以下のような構成も取ることができる。
（１）
　画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、
　各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、
　前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、
　前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、
　各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部と
　を備え、
　第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、
　　前記行駆動部は、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力するように制御し、
　　前記第１のカラム処理部は、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、
　　前記第２のカラム処理部は、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、
　　前記信号処理部は、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する
　固体撮像装置。
（２）
　前記第１のカラム処理部は、第１の水平走査期間内に、前記第１のアナログ信号及び前記第２のアナログ信号のアナログ／デジタル変換を行い、前記第１の水平走査期間の次の第２の水平走査期間内に、前記第１のデジタル信号を出力し、
　前記第２のカラム処理部は、前記第２の水平走査期間内に、前記第３のアナログ信号及び前記第４のアナログ信号のアナログ／デジタル変換を行い、前記第２の水平走査期間の次の第３の水平走査期間内に、前記第３のデジタル信号を出力する
　前記（１）に記載の固体撮像装置。
（３）
　前記第１のカラム処理部は、第１のメモリを含む第１のアナログ／デジタル変換部を列毎に備え、
　前記第２のカラム処理部は、第２のメモリを含む第２のアナログ／デジタル変換部を列毎に備え、
　前記第１のアナログ／デジタル変換部は、前記第１の水平走査期間内に、前記第１のアナログ信号を前記第１のデジタル信号に変換し、前記第１のデジタル信号を前記第１のメモリに格納し、前記第２のアナログ信号を前記第２のデジタル信号に変換し、前記第２のデジタル信号を前記第１のメモリに格納せずに消去し、前記第２の水平走査期間内に、前記第１のメモリから前記第１のデジタル信号を出力し、
　前記第２のアナログ／デジタル変換部は、前記第２の水平走査期間内に、前記第３のアナログ信号を前記第３のデジタル信号に変換し、前記第３のデジタル信号を前記第２のメモリに格納し、前記第４のアナログ信号を前記第４のデジタル信号に変換し、前記第４のデジタル信号を前記第２のメモリに格納せずに消去し、前記第３の水平走査期間内に、前記第２のメモリから前記第３のデジタル信号を出力する
　前記（２）に記載の固体撮像装置。
（４）
　前記第１の有効画素領域のａ行分（ａ≧１）の単位画素の画素信号と、前記第２の有効画素領域のｂ行分（ｂ≧１）の単位画素の画素信号とを加算する場合、
　　前記行駆動部は、前記第１の有効画素領域のａ行分の単位画素から前記第１のカラム処理部に第５のアナログ信号を出力し、前記第１のダミー画素領域の単位画素から前記第１のカラム処理部にｂ行分の第６のアナログ信号を出力し、前記第２の有効画素領域のｂ行分の単位画素から前記第２のカラム処理部に第７のアナログ信号を出力し、前記第２のダミー画素領域の単位画素から前記第２のカラム処理部にａ行分の第８のアナログ信号を出力するように制御し、
　　前記第１のカラム処理部は、ａ行分の前記第５のアナログ信号を加算した値を示す第５のデジタル信号を出力し、ｂ行分の前記第６のアナログ信号に対応する第６のデジタル信号を出力せず、
　　前記第２のカラム処理部は、ｂ行分の前記第７のアナログ信号を加算した値を示す第７のデジタル信号を出力し、ａ行分の前記第８のアナログ信号に対応する第８のデジタル信号を出力せず、
　　前記信号処理部は、前記第５のデジタル信号と前記第７のデジタル信号とを加算して出力する
　前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
　前記画素アレイ部は、前記第１の有効画素領域、前記第２の有効画素領域、前記第１のダミー画素領域、及び、前記第２のダミー画素領域により構成され、前記第１のダミー画素領域、前記第１の有効画素領域、前記第２の有効画素領域、前記第２のダミー画素領域の順に列方向に並ぶように配置されている
　前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
　前記画素アレイ部は、第１の基板上に配置されており、
　各前記ダミー画素領域及び各カラム処理部は、前記第１の基板に積層されている第２の基板上に配置されている
　前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（７）
　画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、
　各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、
　前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、
　前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、
　各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部と
　を備える固体撮像装置が、
　第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、
　　前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、
　　前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、
　　前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、
　　前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力し、
　　前記第１のカラム処理部から、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、
　　前記第２のカラム処理部から、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、
　　前記信号処理部により、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する
　固体撮像装置の駆動方法。
（８）
　画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、
　各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、
　前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、
　前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、
　各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部と
　を備え、
　第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、
　　前記行駆動部は、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力するように制御し、
　　前記第１のカラム処理部は、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、
　　前記第２のカラム処理部は、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、
　　前記信号処理部は、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する
　固体撮像装置を
　備える電子機器。
　１０　ＣＭＯＳイメージセンサ，　１１　画素アレイ部，　１１ａ，１１ｂ　画素領域，　１２　行駆動回路，　１３ａ，１３ｂ　カラム処理回路，　１４ａ，１４ｂ　列駆動回路，　１５　制御部，　１６　補正部，　２１ａ，２１ｂ　有効画素領域，　２２ａ，２２ｂ　ダミー画素領域，　２３ａ－１乃至２３ａ－Ｍ，２３ｂ－１乃至２３ｂ－Ｍ　垂直信号線，　２４ａ，２４ｂ　水平信号線，　５１　タイミング制御回路，　５２ａ，５２ｂ　ＤＡＣ，　６１ａ－１乃至６１ａ－Ｍ，６１ｂ－１乃至６１ｂ－Ｍ　ＡＤＣ，　７１ａ－１乃至７１ａ－Ｍ，７１ｂ－１乃至７１ｂ－Ｍ　比較器，　７２ａ－１乃至７２ａ－Ｍ，７２ｂ－１乃至７２ｂ－Ｍ　アップ／ダウンカウンタ，　７３ａ－１乃至７３ａ－Ｍ，７３ｂ－１乃至７３ｂ－Ｍ　スイッチ，　７４ａ－１乃至７４ａ－Ｍ，７４ｂ－１乃至７４ｂ－Ｍ　メモリ装置，　１００　ＣＭＯＳイメージセンサ，　１０１，１０２　基板，　１１１　画素アレイ部，　１２１－１乃至１２１－ｎ　有効画素領域，　１３１－１乃至１３１－ｎ　ダミー画素領域，　１３２－１乃至１３２－ｍ　カラム処理回路，　１３３－１乃至１３３－ｍ　列駆動回路，　Ｐ　単位画素，　ＰＥ　有効画素，　ＰＤａ，ＰＤｂ　ダミー画素

Claims (8)

  1. 　画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、
    　各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、
    　前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、
    　前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、
    　各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部と
    　を備え、
    　第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、
    　　前記行駆動部は、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力するように制御し、
    　　前記第１のカラム処理部は、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、
    　　前記第２のカラム処理部は、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、
    　　前記信号処理部は、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する
    　固体撮像装置。
  2. 　前記第１のカラム処理部は、第１の水平走査期間内に、前記第１のアナログ信号及び前記第２のアナログ信号のアナログ／デジタル変換を行い、前記第１の水平走査期間の次の第２の水平走査期間内に、前記第１のデジタル信号を出力し、
    　前記第２のカラム処理部は、前記第２の水平走査期間内に、前記第３のアナログ信号及び前記第４のアナログ信号のアナログ／デジタル変換を行い、前記第２の水平走査期間の次の第３の水平走査期間内に、前記第３のデジタル信号を出力する
    　請求項１に記載の固体撮像装置。
  3. 　前記第１のカラム処理部は、第１のメモリを含む第１のアナログ／デジタル変換部を列毎に備え、
    　前記第２のカラム処理部は、第２のメモリを含む第２のアナログ／デジタル変換部を列毎に備え、
    　前記第１のアナログ／デジタル変換部は、前記第１の水平走査期間内に、前記第１のアナログ信号を前記第１のデジタル信号に変換し、前記第１のデジタル信号を前記第１のメモリに格納し、前記第２のアナログ信号を前記第２のデジタル信号に変換し、前記第２のデジタル信号を前記第１のメモリに格納せずに消去し、前記第２の水平走査期間内に、前記第１のメモリから前記第１のデジタル信号を出力し、
    　前記第２のアナログ／デジタル変換部は、前記第２の水平走査期間内に、前記第３のアナログ信号を前記第３のデジタル信号に変換し、前記第３のデジタル信号を前記第２のメモリに格納し、前記第４のアナログ信号を前記第４のデジタル信号に変換し、前記第４のデジタル信号を前記第２のメモリに格納せずに消去し、前記第３の水平走査期間内に、前記第２のメモリから前記第３のデジタル信号を出力する
    　請求項２に記載の固体撮像装置。
  4. 　前記第１の有効画素領域のａ行分（ａ≧１）の単位画素の画素信号と、前記第２の有効画素領域のｂ行分（ｂ≧１）の単位画素の画素信号とを加算する場合、
    　　前記行駆動部は、前記第１の有効画素領域のａ行分の単位画素から前記第１のカラム処理部に第５のアナログ信号を出力し、前記第１のダミー画素領域の単位画素から前記第１のカラム処理部にｂ行分の第６のアナログ信号を出力し、前記第２の有効画素領域のｂ行分の単位画素から前記第２のカラム処理部に第７のアナログ信号を出力し、前記第２のダミー画素領域の単位画素から前記第２のカラム処理部にａ行分の第８のアナログ信号を出力するように制御し、
    　　前記第１のカラム処理部は、ａ行分の前記第５のアナログ信号を加算した値を示す第５のデジタル信号を出力し、ｂ行分の前記第６のアナログ信号に対応する第６のデジタル信号を出力せず、
    　　前記第２のカラム処理部は、ｂ行分の前記第７のアナログ信号を加算した値を示す第７のデジタル信号を出力し、ａ行分の前記第８のアナログ信号に対応する第８のデジタル信号を出力せず、
    　　前記信号処理部は、前記第５のデジタル信号と前記第７のデジタル信号とを加算して出力する
    　請求項１に記載の固体撮像装置。
  5. 　前記画素アレイ部は、前記第１の有効画素領域、前記第２の有効画素領域、前記第１のダミー画素領域、及び、前記第２のダミー画素領域により構成され、前記第１のダミー画素領域、前記第１の有効画素領域、前記第２の有効画素領域、前記第２のダミー画素領域の順に列方向に並ぶように配置されている
    　請求項１に記載の固体撮像装置。
  6. 　前記画素アレイ部は、第１の基板上に配置されており、
    　各前記ダミー画素領域及び各カラム処理部は、前記第１の基板に積層されている第２の基板上に配置されている
    　請求項１に記載の固体撮像装置。
  7. 　画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、
    　各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、
    　前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、
    　前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、
    　各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部と
    　を備える固体撮像装置が、
    　第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、
    　　前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、
    　　前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、
    　　前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、
    　　前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力し、
    　　前記第１のカラム処理部から、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、
    　　前記第２のカラム処理部から、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、
    　　前記信号処理部により、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する
    　固体撮像装置の駆動方法。
  8. 　画像の生成に用いられる単位画素が行列状に配置された複数の有効画素領域が列方向に並び、前記有効画素領域の列毎に垂直信号線が配線され、前記垂直信号線が前記有効画素領域間で接続されていない画素アレイ部と、
    　各前記有効画素領域にそれぞれ対応するように設けられ、前記画像の生成に用いられない単位画素が少なくとも１行配置されている複数のダミー画素領域と、
    　前記有効画素領域及び前記ダミー画素領域の単位画素を行単位で駆動する行駆動部と、
    　前記有効画素領域と前記ダミー画素領域の各組にそれぞれ対応するように設けられ、前記行駆動部により選択された行の単位画素から前記垂直信号線を介して出力されるアナログ信号を列毎にデジタル信号に変換するとともに、複数行の単位画素のデジタル信号を加算して出力可能な複数のカラム処理部と、
    　各前記カラム処理部から出力されるデジタル信号の処理を行う信号処理部と
    　を備え、
    　第１の有効画素領域のｒ１行目の画素信号と第２の有効画素領域のｒ２行目の画素信号とを加算する場合、
    　　前記行駆動部は、前記ｒ１行目の単位画素から前記第１の有効画素領域に対応する第１のカラム処理部に第１のアナログ信号を出力し、前記第１の有効画素領域に対応する第１のダミー画素領域から前記第１のカラム処理部に第２のアナログ信号を出力し、前記ｒ２行目の単位画素から前記第２の有効画素領域に対応する第２のカラム処理部に第３のアナログ信号を出力し、前記第２の有効画素領域に対応する第２のダミー画素領域から前記第２のカラム処理部に第４のアナログ信号を出力するように制御し、
    　　前記第１のカラム処理部は、前記第１のアナログ信号に対応する第１のデジタル信号を出力し、前記第２のアナログ信号に対応する第２のデジタル信号を出力せず、
    　　前記第２のカラム処理部は、前記第３のアナログ信号に対応する第３のデジタル信号を出力し、前記第４のアナログ信号に対応する第４のデジタル信号を出力せず、
    　　前記信号処理部は、前記第１のデジタル信号と前記第３のデジタル信号とを加算して出力する
    　固体撮像装置を
    　備える電子機器。
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