JPH0360073A - 光半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は光半導体装置に関し、特に受光ダイオードと増
幅回路及び論理回路を１チツプ化して、高速処理の実現
、高密度実装、コストダウンを図った光半導体集積回路
に関する。

〔従来の技術〕

従来、カメラ用オートアイリス又はオートフォーカスセ
ンサ部では、受光ダイオードのチップから得られた光電
流は、フレキシブル基板上にバターニングされた配線を
通して増幅及び論理回路用ＩＣに供給されていた。受光
ＩＣは、光を受けて光電流に変換す為透明樹脂でモール
ド底形される。一方増幅回路は、１ｏμＡ程度の微小電
流を増幅する為、ハイインピーダンスで受ける必要があ
り、光に対して極めて敏感である。従って、従来この回
路を構成したチップは黒色のモールド樹脂に密閉されて
いる。

〔発明が解決しようとする課題〕

上述した２チツプ構戒のセンサモジュールは、実装密度
が上がらず又はフォトダイオードの数が増加するとこれ
に伴なって２チップ間の配線数が増加し、回路基板の面
積が大きくなるなどコスト的にも大きな欠点がある。従
って、フォトダイオードアレイと増幅回路及び論理回路
を１チツプ化することが必要となっているが、この場合
、フォトダイオードには必要とする光の波長帯域の中で
出来るだけ光の減衰が少なくなるように光照射をし増幅
回路及び論理回路部に対しては光を完全にシールドする
ことが必要である。従来、所定の領域を光から遮蔽する
には、アルミニウムを１．０〜２．０μｍの厚さに蒸着
して全面的に光を遮断していた０回路規模が小さくかつ
回路の動作速度も遅い場合は、第２層のアルミニウム配
線をシールド専用に用いて、第１アルミニウム配線だけ
で信号ライン、電源ラインを配線することも可能である
が回路規模が大きくなり回路ブロック間のクロストーク
を避ける為に電源を複数に分割したり、動作速度が高速
になると配線の遅延が無視出来なくなり、金属配線で各
ブロック間を配線する必要が生じてくる。

〔課題を解決するための手段〕

本発明の光半導体装置は、フォトダイオードと、前記フ
ォトダイオードの光電流を光電変換する増幅回路を含む
アナログ回路ブロックと、論理回路部とを同一基板上に
構成した光半導体装置に於いて、前記アナログ回路ブロ
ックのうち少なくとも一つはその表面が第１の金属配線
及び前記第１の金属配線にオーバラップして設けられて
層状を異にする第２の金属配線からなる光遮蔽膜で覆わ
れているというものである。

〔実施例〕

次に本発明について図面を参照して説明する。

第４図は本発明の第１の実施例を示す回路ブロック図で
ある。

フォトダイオードＰＤＩ〜ＰＤ、によって光を光電流Ｉ
ＰＩ〜Ｉ　Ｐａに変換するｅＡｌ〜Ａ１はＭＯＳ）ツブ
の高入力インピーダンスの増幅回路であり、ダイオード
Ｄ、−Ｄ、によって光電流ＩＰ、〜ＩＰａを対数圧縮し
て電圧に変換する。これらの電圧をマルチプレクサＭＰ
Ｘによって時分割してアナログ−ディジタル変換器Ａ／
Ｄに・入力する。アナログ−ディジタル変換器Ａ／Ｄの
出力はインタフェース回路ＩＦによってシリアルデータ
に変換されＣＰＵに転送される０本発明はフォトダイオ
ードからインタフェース回路又はＣＰＵまでを１チツプ
化したときの表面配線構造に関する。

第１図は、本発明の第１の実施例を示す模式的レイアウ
ト図である。

受光ダイオードＰＤＩ、ＰＤ２・・・はチップの左側に
マトリックス状に配列されている。充電流増幅用の増幅
回路Ａｌ、Ａ２・・・及びその他のアナログ回路Ｂ　１
　ｒ　Ｂ２　ｒ・・・（電源回路を含む）は天側がＧＮ
Ｄ、地側がＶｃｃに配線されるように標準化されている
。各ブロックは、第１アルミニウム配線（密の平行斜線
で示す〉及び第２アルミニウム配線く粗の平行斜線で示
す）によって遮光されており、第１アルミニウム配線と
第２アルミニウム配線は境界部で平面的にオーバーラツ
プしている為、光の回わり込みを防ぐことが出来、遮光
を完全に行なうことが出来る。又各ブロックを光からシ
ールドする電極は、電源配線を兼用しており、効率良い
布線を行なうことが可能であるばかりでなく、標準化さ
れていることから自動レイアウトを行なうことも可能で
ある。遮光する領域としては各ブロックの内部領域だけ
で十分であるのでブロックの外部領域は、第１アルミニ
ウム配線、第２アルミニウム配線を用いて効率の良いブ
ロック間配線を行なうことが出来る。又、第２アルミニ
ウム配線で全面的にシールドする場合に比較して、本発
明に於いては第２アルミニウム配線領域の面積がはるか
に少なくて済むのでピンホール等による歩留り低下が少
なく第１アルミニウム配線とシールド電極間の寄生容量
による配線容量も少なくなり、高速の信号伝達が可能と
なる。アナログ回路部の左側（二点鎖線で図示）は論理
回路部が配置されており、本実施例ではポリセル方式が
採用されている。ポリセルの高さは通常アナログ回路ブ
ロックの高さよりも小さくこの為いくつかのセル列をま
とめて第２アルミニウム配線で遮光している。アナログ
回路部におけるブロック間配線は原則として縦方向を第
１アルミニウム配線（実線で示す〉、横方向を第２アル
ミニウム配線（破線で示す）を用いているが、論理回路
ブロック間の配線は、縦方向をポリシリコン配線（波線
で示す）、横方向を第１アルミニウム配線を用いるいる
。但し、高速のデータを転送する必要がある信号ライン
についてはポリシリコン配線を用いず第１アルミニウム
配線と第２アルミニウム配線を用いて接続する。

第２図は、第１の実施例を示す半導体チップの断面図で
あり、ＳＬゲートＢ　１−ＣＭＯＳプロセスによる受光
ダイオード、ＮＰＮトランジスタ。

ＣＭ　ＯＳ論理回路部（Ｐチャネルトランジスタ。

Ｎチャネルトランジスタ）を図示しているが、第１図と
厳密に対応する図ではない０図示していないが、ＰＮＰ
トランジスタ、各種抵抗、ＭＯＳコンデンサ等のデバイ
スも同一基板上に形成される。又、受光ダイオードはＮ
型エピタキシャル層３にボロンをイオン注入したタイプ
のダイオード構造を図示しているが、Ｐウェルにヒ素等
のＮ型不純物をＮＰＮ）ランジスタと同時拡散した構造
のタイプでもかまわない。

第３図（ａ）は第１の実施例の配線構造のみを示すアナ
ログ回路部の１ブロツクの平面図、第３図（ｂ）は第３
図（ａ）のＡ−Ａ線断面模式図である。

２３はＶｃｃ配線を兼用する第１アルミニウム配線、２
０は第１アルミニウム配線と第２アルミニウム配線を電
気的に分離する眉間絶縁膜、２１はＧＮＤ配線を兼用す
る第２アルミニウム配線であり、第１アルミニウム配線
と第２アルミニウム配線は２６の部分で互いに平面的に
重なっており重なる長さを十分大きくとれば横方向への
光のにじみ出しを防ぐことが出来る。なお、本実施例で
は第１アルミニウム配！２３の上を第２アルミニウム配
線２７が通過することが可能である。

このようにして、アナログ回路、論理回路をそれぞれ光
から遮断し、回路の電源を必要に応じて複数に分けるこ
とが出来、かつブロック間配線も第２アルミニウム配線
層を使用することが出来る。又、論理回路から発生する
ノイズに対してアナログ回路を完全にシールドすること
が出来るので高精度のアナログ信号処理を行なうことが
可能である。さらに、受光ダイオードアレイと増幅回路
、アナログ−ディジタル変換器、論理回路部が同一チッ
プ上に構成されるので受光ダイオードの数が増加しても
基板に対する制約はなく高密度に実装することが可能で
ある。又、センサ部と信号処理部の配線遅延を小さくで
き、光電変換→Ａ／Ｄ→ディジタル信号処理の全体の処
理速度を高速化することが可能である。

第５図は、本発明の第２の実施例を示す配線構造断面図
である。

本実施例では第１アルミニウム配線２３の膜厚は１．０
μｍ、第２アルミニウム配線２１．２１０の膜厚は２．
０μｍ程度であり、電源ラインの共通インピーダンスを
減らす目的からは極力第２アルミニウム配線を用いた方
が良い０通常アナログ回路はＧＮＤを基準点にしてバイ
アスを決めるのでＧＮＤラインのインピーダンスを減少
する目的から第２アルミ配線を主として用いているが、
本実施例では、Ｖｏ。ラインも第１アルミニウム配線２
３と第２アルミニウム配線２１Ｃの２階建構造としてＶ
（Ｈ（Ｂラインの共通インピーダンスを減少させている
。

〔発明の効果〕

以上、説明したように本発明は受光ダイオードと増幅回
路、論理回路を同一基板上に形成することにより実装密
度を著しく向上させることが出来る。又、センサ部とア
ナログ回路部、論理回路部を同一チップ上に形成する為
、受光ダイオードマトリックスから増幅回路部への信号
ラインがＬＳＩ内部のアルミニウム配線によって行なう
ことができるのでフォトダイオードの数が多くなった場
合、本発明は極めて有効であり高速化にも対応できる。

本発明は、第１アルミニウム配線と第２アルミニウム配
線を用いて受光ダイオードマトリックス部を除く、アナ
ログ回路部及び論理回路部を効率良く遮光するので電源
ラインを効率良く布線すること可能であり、アナログ回
路間の電源ラインに起因するクロストークを防ぐことが
出来、又ディジタル回路からのアナログ回路へのノイズ
のとび込みを防止することが出来る０本発明による第２
アルミニウム配線による光道へいは必要最小限の面積に
限定されるので全面的にシールド電極を施した場合に比
してピンホール等による歩留り低下が減少する。又シー
ルド電極と第１アルミニウム信号ラインによる寄生容量
が減少することから、配線遅延による影響も少ない、更
に第２アルミニウム配線を各ブロック内の一部と、ブロ
ック間配゛線に使用することが出来るのでレイアウト設
計の自由度が大幅に大きくなり、チップサイズを小さく
することが出来るだけでなく、自動レイアウトも可能で
ある為、設計のＴＡＴを短縮化することが可能である０
以上の説明は２層配線を用いた場合について行なったが
２層構造だけに限定されるものでなく３層以上の場合に
ついても等しく応用出来る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す模式的レイアウト
図、第２図は第１の実施例を示す半導体チップの断面図
、第３図（ａ）は第１の実施例の配線楕のみを示す平面
図、第３図（ｂ）は第３図（ａ）のＡ−Ａ線断面模式図
、第４図は第１の実施例の回路ブロック図、第５図は第
２の実施例を示す断面模式図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋型埋込層、３
・・・Ｎ型エピタキシャル層、４・・・Ｐウェル、５・
・・Ｎウェル、６・・・Ｐ型アノード層、８・・・カソ
ード電極、９・・・エミッタ電極、１０・・・ベース電
極、１１・・・コレクタ電極、１２・・・Ｎチャネルト
ランジスタのソース電極、１３・・・Ｎチャネルトラン
ジスタのドレイン電極、１４・・・Ｎチャネルトランジ
スタのゲート電極、１５・・・Ｐチャネルトランジスタ
のトレイン電極、１６・・・Ｐチャネルトランジスタの
ソース電極、１７・・・Ｐチャネルトランジスタのゲー
ト電極、１８・・・フィールド酸化膜、１９・・・ＣＶ
Ｄ法による酸化シリコン膜、２０・・・層間絶縁膜、２
１．２１ａ、２１ｂ、２１ｃｍ第２アルミニウム配線、
２３．２４・・・第１アルミニウム配線、２５・・・酸
化シリコン膜。

Claims (3)

【特許請求の範囲】
1. （１）フォトダイオードと、前記フォトダイオードの光
   電流を光電変換する増幅回路を含むアナログ回路ブロッ
   クと、論理回路部とを同一基板上に構成した光半導体装
   置に於いて、前記アナログ回路ブロックのうち少なくと
   も一つはその表面が第１の金属配線及び前記第１の金属
   配線にオーバラップして設けられて層次を異にする第２
   の金属配線からなる光遮蔽膜で覆われていることを特徴
   とする光半導体装置。
2. （２）第１の金属配線はＶｃｃラインを兼用しており第
   ２の金属配線はＧＮＤラインを兼用している請求項（１
   ）記載の光半導体装置。
3. （３）論理回路部はポリセル列から成り、少くともポリ
   セル列を複数列まとめて第１の金属配線、第２の金属配
   線のうち上層側の金属配線からなる光遮蔽膜で覆われて
   いる請求項（１）記載の光半導体装置。