KR101461624B1 - 데이터의 고속 리드아웃을 위한 이미지 센서 - Google Patents

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Abstract

데이터의 고속 리드아웃을 위한 이미지 센서가 개시된다. 상기 이미지 센서는 픽셀 어레이로부터 출력되는 아날로그 신호에 기초하여 발생되는 디지털 신호를 라인 단위로 일시 저장하기 위한 라인 메모리 블록을 포함한다. 상기 메모리 블록은 다수의 라인 메모리들, 각각이 상기 다수의 라인 메모리들 중 상응하는 라인 메모리를 센스앰프와 연결하는 다수의 데이터 라인 쌍들, 및 각각이 상기 다수의 데이터 라인 쌍들 중 상응하는 데이터 라인 쌍을 미리 설정된 프리차지 전압으로 프리차지하기 위하여 상응하는 데이터 라인쌍에 분산 접속되는 적어도 두 개의 프리차지 유닛을 포함하는 다수의 프리차지부를 포함한다. 상기 프리차지부의 프리차지 동작에 기초하여 상기 이미지 센서는 고속의 디지털 신호 리드아웃을 수행할 수 있다.
이미지 센서(image sensor), 프리차지(precharge), 리드아웃(readout)

Description

데이터의 고속 리드아웃을 위한 이미지 센서{Image sensor for high speed readout of data}
본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 디지털 변환된 데이터를 고속으로 외부로 출력할 수 있는 이미지 센서에 관한 것이다.
이미지 센서는 빛을 전기적 신호로 변환시키는 반도체 소자로, 전하 결합 소자(charge coupled device, 이하 'CCD'라 함)와 CMOS(Complementary Metal Oxide Silicon) 이미지 센서로 나누어진다. CCD는 구동 방식이 복잡하고, 소모 전력도 크며, 제조 공정도 복잡하다.
최근에는 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기 등 다양한 분야에서 CMOS 이미지 센서에 대한 수요가 급격하게 증가하고 있다.
일반적으로 이미지 센서는 픽셀 어레이, 아날로그-디지털 변환기(Analog-Digital Converter), 라인 메모리 및 센스앰프를 포함한다. 픽셀 어레이에는 다수(예컨대, 수만에서 수백만 개)의 픽셀(화소)들이 매트릭스 형태로 배열되고, 각 픽셀은 광 검출 소자를 포함한다.
광 검출 소자는 빛을 감지하는 소자로서, 포톤(photon)을 전자-홀 쌍(electron-hole pair)으로 바꾸어 전하를 축적하게 되며, 이때 빛의 세기 및 빛의 양에 따라 축적되는 전하의 양이 달라진다. 각 픽셀은 축적된 전하를 측정하여 전기적인 아날로그 신호로 출력한다.
아날로그-디지털 변환기는 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하며, 변환된 디지털 신호는 라인 메모리에 일시적으로 저장된다. 센스 앰프는 라인 메모리로부터 버스 라인을 통하여 출력되는 디지털 신호를 감지 증폭하여 출력한다.
한편, 이미지 센서의 동작 속도는 디지털 신호의 리드아웃 속도와 직접적인 관련이 있다. 디지털 신호의 리드 아웃 속도는 라인 메모리에 저장된 디지털 신호가 버스라인을 통해 센스 앰프에서 감지 증폭되어 외부로 출력되기까지의 시간에 의해 좌우될 수 있으며, 이 시간이 짧을수록 이미지 센서의 동작 속도는 향상될 수 있다.
디지털 신호의 리드아웃 속도를 저해하는 요소 중의 하나가 버스 라인에 기생하는 저항과 커패시터 성분이다. 즉, 상기 디지털 신호의 리드아웃 속도는 버스 라인의 기생 저항과 기생 커패시터로 인하여 제한될 수 있다. 따라서, 이미지 센서의 동작 속도를 향상시키기 위하여 버스 라인의 기생 저항과 기생 커패시터로 인한 속도 저하를 극복하기 위한 방안이 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 이미지 센서의 라인 메모리로부터의 데이터 리드 아웃 속도를 향상시킬 수 있는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 이미지 센서는 픽셀 어레이, 아날로그-디지털 변환기, 라인 메모리 블록 및 센스앰프부를 포함할 수 있다. 상기 픽셀 어레이는 각각이 빛의 양에 상응하는 아날로그 신호를 출력하는 다수의 픽셀들을 포함할 수 있다. 상기 아날로그-디지털 변환기는 상기 픽셀 어레이로부터 라인 단위로 출력되는 아날로그 신호 각각을 N(2이상의 자연수)비트의 디지털 신호로 변환할 수 있다. 상기 라인 메모리 블록은 상기 디지털 신호를 라인 단위로 일시 저장할 수 있으며, 상기 센스앰프부는 상기 라인 메모리 블록으로부터 출력되는 신호를 감지 증폭한다.
상기 라인 메모리 블록은 각각이 상기 다수의 픽셀들 중에서 상응하는 픽셀의 디지털 신호 중 상응하는 비트를 저장하는 다수의 메모리 셀들을 포함하는 제1 내지 제N 라인 메모리, 각각이 상기 제1 내지 제N 라인 메모리 중 상응하는 라인 메모리를 상기 센스 앰프부와 연결하는 제1 내지 제N 데이터 라인 쌍, 및 각각이 상기 제1 내지 제N 데이터 라인 쌍 중 상응하는 데이터 라인 쌍을 미리 설정된 프리차지 전압으로 프리차지하기 위하여 상응하는 데이터 라인쌍에 분산 접속되는 적어도 두 개의 프리차지 유닛을 포함하는 제1 내지 제N 데이터 라인 프리차지부를 구비할 수 있다.
상기 제1 내지 제N 데이터 라인 쌍 각각은 상기 제1 내지 제N 라인 메모리 중 상응하는 두 개의 라인 메모리 사이에 배열될 수 있다.
상기 제1 내지 제N 데이터 라인 쌍은 상기 제1 내지 제N 라인 메모리 중 일부의 라인 메모리들과 나머지 라인 메모리들 사이에 집중적으로 배열될 수 있다.
상기 프리차지 유닛 각각은 상기 제1 내지 제N 데이터 라인쌍 중 상응하는 데이터 라인쌍 아래의 할당된 영역에 구성될 수도 있고, 상기 제1 내지 제N 데이터 라인쌍 아래에 상응하는 데이터 라인쌍에 관계없이 할당되는 영역에 구성될 수 있다.
상기 프리차지 유닛은 상기 상응하는 데이터 라인 쌍과 상기 프리차지 전압을 공급하기 위한 라인 사이에 접속되며, 프리차지 인에이블 신호에 응답하여 구동되는 다수의 스위칭 소자들로 구현될 수 있다.
상기 기술적 과제를 해결하기 위한 이미지 센서는 픽셀 어레이, 아날로그-디지털 변환기, 라인 메모리 블록, 및 센스 앰프부를 포함할 수 있다. 상기 픽셀 어레이는 각각이 빛의 양에 상응하는 아날로그 신호를 출력하는 다수의 픽셀들을 포함할 수 있다. 상기 아날로그-디지털 변환기는 상기 픽셀 어레이로부터 라인 단위로 출력되는 아날로그 신호 각각을 N(2이상의 자연수)비트의 디지털 신호로 변환할 수 있다. 상기 라인 메모리 블록은 상기 디지털 신호를 라인 단위로 일시 저장할 수 있다. 상기 센스앰프부는 상기 라인 메모리 블록으로부터 출력되는 신호를 감지 증폭할 수 있다.
상기 라인 메모리 블록은 다수의 메모리 셀들, 상기 다수의 메모리 셀들 각 각에 연결되고 그 종단은 상기 센스앰프부에 연결되도록 신장되는 데이터 라인쌍; 및 상기 데이터 라인쌍을 미리 설정된 프리차지 전압으로 프리차지하는 프리차지부를 포함할 수 있고, 상기 프리차지부는 각각이 상기 데이터 라인쌍에 분산 접속 접속되는 적어도 두 개의 프리차지 유닛들을 포함할 수 있다.
상술한 바와 같이 본 발명에 따른 이미지 센서는 라인 메모리로부터 센스앰프에 이르는 데이터 라인 쌍을 다수의 프리차지 유닛에 의해 분산 프리차지함으로써 프리차지 속도를 향상시켜 고속으로 디지털 신호 리드아웃을 수행할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다. 이와 유사하게 어느 하나의 구성요소가 다른 구성요소로 '연결' 혹은 '접속'되는 경우에는 상기 구성요소는 상기 다른 구성요소에 직접 연결될 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 다른 구성요소에 연결될 수 있음을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 이미지 센서(200)를 나타내는 블록도이다. 도 1을 참조하면, 상기 이미지 센서(200)는 픽셀 어레이(210), 로우 드라이버(220), 타이밍 컨트롤러(240), 아날로그-디지털 변환기(Analog-Digital Converter, 이하 'ADC'라 함, 250), 라인 메모리 블록(260), 라인 메모리 블록 제어부(230) 및 센스 엠프부(270)를 포함한다.
상기 픽셀 어레이(210)는 각각이 감광 소자(예컨대, 포토 다이오드)를 이용하여 빛의 양에 상응하는 아날로그 신호를 출력하며, 매트리스 형태로 배열된 다수의 픽셀들(PX)을 포함한다. 상기 로우 드라이버(row driver, 220)는 상기 픽셀 어레이(210)에서 상기 타이밍 컨트롤러(240)로부터 출력되는 로우 어드레스에 의하여 선택된 로우의 픽셀들을 구동시킨다.
상기 ADC(250)는 상기 타이밍 컨트롤러(240)로부터 출력되는 제어신호에 응답하여 상기 픽셀 어레이(210)로부터 라인 단위로 출력되는 아날로그 신호 각각을 N(2이상의 자연수, 예컨대, 10)비트의 디지털 신호(D1~DM)로 변환하여 출력한다. 본 실시예에서 한 라인(로우)의 픽셀의 수는 M(2이상의 자연수)인 것으로 가정한다. 이 경우, ADC(250)는 M개의 칼럼 ADC 유닛들(25-1~25-M)을 구비할 수 있다.
예컨대, 칼럼 ADC 유닛들(25-1~25-M) 각각은 선택된 로우 라인의 M개의 픽셀들 중 대응하는 픽셀로부터 출력되는 아날로그 신호를 램프(ramp) 신호와 비교하여 입력되는 아날로그 신호에 상응하는 N비트 디지털 신호(D1~DM)를 출력할 수 있다.
따라서, 각각이 N비트인 M개의 디지털 신호(D1~DM)가 ADC(250)로부터 동시에 출력될 수 있다.
상기 라인 메모리 블록(260)은 ADC(250)로부터 출력되는 디지털 신호(D1~DM)를 라인 단위로 일시 저장한다. 라인 메모리 블록(260)은 다수의 메모리 소자들(26-1~26-M), 다수의 메모리 소자들로부터 출력되는 데이터를 센스 앰프부(270)로 전송하기 위한 데이터 버스(290) 및 데이터 라인 프리차아지부(280)를 포함한다.
다수의 메모리 소자들(26-1~26-M)은 SRAM(Static Random Access Memory)으로 구현될 수 있으며, 라인 메모리 블락 제어부(230)에서 출력되는 선택 신호(SEL)에 응답하여 칼럼 단위로 디지털 신호를 데이터 버스(290)로 출력한다.
데이터 버스(290)는 다수의 메모리 소자들(26-1~26-M)로부터 출력되는 디지털 신호를 센스 앰프부(270)로 전송하기 위한 N개의 데이터 라인쌍(291a와 291b, 292a와 292b,..., 29Na와 29Nb, 도 2 참조)을 포함한다.
데이터 라인 프리차아지부(280)는 프리차지 인에이블 신호(EN_PC)에 응답하여 다수의 데이터 라인 쌍들(291a와 291b, 292a와 292b, ..., 29Na와 29Nb)을 미리 정해진 프리차지 전압으로 프리차지할 수 있다.
라인 메모리 블락 제어부(230)는 상기 타이밍 컨트롤러(240)로부터 출력되는 칼럼 어드레스 및 제어 신호에 기초하여, 상기 라인 메모리 블록(260) 및 센스 앰프부(270)를 제어하기 위한 선택 신호(SEL), 프리차아지 인에이블 신호(EN_PC) 및 센스 앰프 인에이블 신호(EN_SA)를 출력한다.
도 2는 본 발명의 일 실시예에 따른 라인 메모리 블락(260)의 구조를 도시하는 블록도이다. 도 3은 도 2에 도시된 라인 메모리(261), 데이터 라인쌍(291a와 291b, 292a와 292b,..., 29Na와 29Nb) 및 다수의 프리차지 유닛(263)간의 관계를 보다 상세히 도시하는 블록도이다.
도 1 내지 도 3을 참조하면, ADC(250)는 각각이 제1 내지 제M 픽셀에 상응하는 N비트의 제1 내지 제M 디지털 신호(D1~DM)를 라인 메모리 블록(260)으로 출력한다. 상기 라인 메모리 블록(260)은 제1 내지 제M 디지털 신호(D1~DM)를 수신하여 저장한다.
상기 라인 메모리 블록(260)은 제1 내지 제N 라인 메모리(261), 제1 내지 제N 데이터 라인 쌍(291a와 291b, 292a와 292b, ..., 29Na와 29Nb), 및 다수의 프리차지 유닛(263)을 포함하는 데이터 라인 프리차지부(280)를 구비한다. 각각의 제1 내지 제N 라인 메모리(261), 각각의 제1 내지 제N 데이터 라인 쌍(291a와 291b, 292a와 292b,..., 29Na와 29Nb), 및 프리차지부(280)에 포함된 각각의 프리차지 유닛(263)은 동일한 구조를 가지며 그 기능 또한 동일하므로 동일 혹은 유사 부재번호로 표시한다.
상기 제1 내지 제N 라인 메모리(261)는 각각이 제1 내지 제M 디지털 신호(D1~DM) 중 상응하는 디지털 신호 중 상응하는 한 비트의 신호를 저장하는 다수의 메모리 셀들(미도시)을 포함할 수 있다.
도 3을 참조하면, 제1 라인 메모리(261)는 제1 내지 제M 메모리 셀(SRAM1~SRAMM)을 포함하여 구현될 수 있다. 제1 내지 제M 메모리 셀(SRAM1~SRAMM)은 제1 내지 제M 디지털 신호(D1~DM)의 각각의 제1 비트 신호(D1[1]~ DM[1])를 저장할 수 있다.
따라서, 상기 제1 내지 제N 라인 메모리(261) 각각은 상기 제1 내지 제M 디지털 신호(D1~DM)의 제1비트, 제2비트,..., 제N비트 신호 중 상응하는 하나의 비트 신호를 M개씩 저장할 수 있다. 즉, 제1 내지 제M 디지털 신호(D1~DM)의 제1 비트 신호(D1[1]~ DM[1])는 제1 라인 메모리(261)에, 제1 내지 제M 디지털 신호(D1~DM)의 제2 비트 신호(미도시)는 제2 라인 메모리(261)에 각각 저장될 수 있다. 제1 내지 제N 라인 메모리(261)를 칼럼 단위로 분류하면, 각 칼럼은 도 1에 도시된 참조부호 26-1 내지 26-M에 상응한다.
제1 내지 제M 메모리 셀(SRAM1~SRAMM) 각각은 라인 메모리 블록 제어부(230)에서 출력되는 선택 신호(SEL)에 응답하여 대응하는 데이터 라인 쌍(291a 및 291b)으로 저장된 비트 신호(Q1과 Q1b)를 출력한다. 본 실시예에서, 메모리 셀(SRAM1~SRAMM) 각각으로 입/출력 되는 신호는 엄밀하게 말하여 비트 신호와 이의 상보 비트 신호이나, 설명의 편의상 꼭 필요한 경우를 제외하고는 비트 신호로 통칭한다. 상기 제1 내지 제N 라인 메모리(261)는 SRAM(Static Random Access Memory)으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
라인 메모리 블록 제어부(230)는 디지털 신호를 출력할 상기 제1 내지 제N 라인 메모리(261)의 칼럼을 선택한다. 그러면 상기 제1 내지 제N 라인 메모리(261) 각각은 선택된 칼럼에 상응하는 비트들(Qx와 Qxb, x=1,2,...,N) 중 대응하는 비트 신호를 제1 내지 제N 데이터 라인 쌍들(291a와 291b, 292a와 292b, ..., 29Na와 29Nb) 중 상응하는 데이터 라인 쌍을 통하여 센스 엠프부(270)로 출력한다.
상기 제1 내지 제N 데이터 라인 쌍(291a와 291b, 292a와 292b,..., 29Na와 29Nb)은 각각이 상기 제1 내지 제N 라인 메모리(261) 중 상응하는 라인 메모리를 센스 앰프부(270)의 해당 센스 앰프/프리차지 회로(271)와 연결한다.
도 2에 도시된 실시예에서, 상기 제1 내지 제N 데이터 라인 쌍(291a와 291b, 292a와 292b, ..., 29Na와 29Nb) 각각은 상기 제1 내지 제N 라인 메모리(261) 중 상응하는 라인 메모리에 인접하게 배열된다. 예컨대, 상기 제1 내지 제N 데이터 라인 쌍(291a와 291b, 292a와 292b, ..., 29Na와 29Nb) 중 (N-1)개의 라인쌍 각각은 상기 제1 내지 제N 라인 메모리(261) 중 두 개의 라인 메모리 사이에 배열될 수 있다. 예를 들어, 제1 데이터 라인 쌍(291a와 291b)은 제1 라인 메모리와 제2 라인 메모리 사이에, 제2 데이터 라인 쌍(292a와 292b)은 제2 라인 메모리와 제3 라인 메모리 사이에 각각 배열될 수 있다. 여기서 둘 이상의 구성요소들의 배열은 해당되는 구성요소들이 동일 평면상에 배열되는 것일 수도 있고 아닐 수도 있다. 즉, 동일 평면상에 배열되는 것에 한정되지 않는다.
데이터 라인 프리차지부(263)는 각각이 상기 프리차지 인에이블 신호(EN_PC)에 응답하여 상기 제1 내지 제N 데이터 라인 쌍(291a와 291b, 292a와 292b, ..., 29Na와 29Nb) 중 상응하는 데이터 라인 쌍을 미리 설정된 프리차지 전압으로 프리차지하기 위한 다수(적어도 두 개)의 프리차지 유닛(263)을 포함한다.
도 2에 도시된 바와 같이, 제1 데이터 라인쌍(291a와 291b)에 연결되어 제1 데이터 라인쌍(291a와 291b)을 프리차아지 전압(예컨대, VDD)으로 프리차아지하는 다수의 프리차아지 유닛(263)은 제1 데이터 라인 프리차아지부로 통칭될 수 있으며, 미리 정해진 간격으로 제1 데이터 라인쌍(291a와 291b)에 대응하여 분산 구성될 수 있다. 그러나, 하나의 프리차아지 유닛(263)과 인접하는 프리차아지 유닛 간의 간격들 각각이 동일할 필요는 없다. 프리차아지 유닛(263)의 개수 및 위치는 다양하게 변형될 수 있다.
도 4는 도 3에 도시된 프리차지 유닛(263)을 나타내는 회로도이다. 도 4를 참조하면, 상기 프리차지 유닛(263)은 상기 데이터 라인 쌍(291a와 291b) 및 프리차지 전압을 공급하기 위한 라인(VDD) 사이에 접속되며, 프리차지 인에이블 신호(EN_PC)에 응답하여 상기 데이터 라인 쌍(291a와 291b)을 프리차지 전압(예컨대, VDD)으로 프리차지할 수 있다.
이를 위하여, 상기 프리차지 유닛(263)은 제1 내지 제N 데이터 라인 쌍(262a와 262b) 중 상응하는 데이터 라인 쌍과 상기 프리차지 전압을 공급하기 위한 라인(VDD) 사이에 접속되며, 프리차지 인에이블 신호(EN_PC)에 응답하여 구동되는 다수의 스위칭 소자들(MP1, MP2, 및 MP3)을 포함할 수 있다.
상기 프리차지 인에이블 신호(EN_PC)는 라인 메모리 블록 제어부(230)로부터 출력될 수 있다. 상기 다수의 스위칭 소자들(MP1, MP2, 및 MP3)은 상기 프리차지 인에이블 신호(EN_PC)에 응답하여 구동되는 P형 MOS(P-channel Metal Oxide Semiconductor) 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다. 또한 프리차지 유닛(263)의 구성은 도 4에 도시된 구성에 한정되지 않는다.
상기 센스 엠프부(270)는 각각이 상기 다수의 데이터 라인 쌍 중 대응하는 데이터 라인쌍에 접속되는 다수의 센스엠프/프리차지 회로(271)를 포함할 수 있다.
센스엠프/프리차지 회로(271) 각각은 대응하는 데이터 라인 쌍(265) 사이의 전압 차를 감지 증폭하여 출력한다.
도 5는 도 2에 도시된 센스 엠프/프리차지 회로(271)를 나타내는 회로도이다. 도 5를 참조하면, 상기 센스 엠프/프리차지 회로(271)는 센스 엠프(272)와 프리차지 회로(273)를 포함한다. 센스 엠프(272)는 센스 엠프 인에이블 신호(EN_SA)에 응답하여 구동되는 크로스 커플된 래치 형태로 구현될 수 있으며, 데이터 라인 쌍(291a와 291b)간의 전압차를 감지 증폭한다. 프리차지 회로(273)는 프리차지 인에이블 신호(EN_PC)에 응답하여 데이터 라인 쌍(291a와 291b)를 미리 정해진 프리차지 전압(VDD)로 프리차지하기 위한 회로로서, 도 4에 도시된 프리차지 유닛(263)과 동일하게 구성될 수 있다. 상기 센스 엠프 인에이블 신호(EN_SA) 및 상기 프리차지 인에이블 신호(EN_PC)는 상기 라인 메모리 블록 제어부(230)로부터 출력될 수 있다.
상기 센스 엠프/프리차지 회로(271)의 프리차지 동작만으로는 데이터 라인쌍전체(291a, 291b)를 빠른 시간 내에 프리차지하기가 어렵다. 특히, 상기 센스 엠프/프리차지 회로(271)의 프리차지 동작만으로는 제M 메모리 측으로부터 센스앰프/프리차지 회로(271)까지 신장되어 있는 데이터 라인쌍(291a와 291b) 중 센스 엠프/프리차지 회로(271)로부터 멀리 떨어진 부분(예컨대, 제M 메모리 셀 측)의 응답 속도는 느릴 수 있다.
본 발명의 실시예에 의하면, 데이터 라인쌍(291a와 291b)에 분산 접속되는 다수의 프리차지 유닛들이 센스 엠프/프리차지 회로(271)와 함께 해당 데이터 라인쌍(291a와 291b)을 프리차아지함으로써, 해당 데이터 라인 쌍의 기생 저항 및 기생 커패시터로 인한 영향을 줄여 해당 데이터 라인쌍의 프리차아지 동작 속도가 빨라질 수 있다.
그러므로 데이터 라인 쌍의 기생 저항 및 기생 커패시터에 의한 디지털 신호의 리드아웃 속도 저하는 방지될 수 있다.
나머지 데이터 라인쌍에 연결되는 프리차아지 유닛(263)의 구성 및 동작에 대해서는 제1 데이터 라인쌍(291a 및 291b)에 연결되는 프리차아지 유닛(263)의 구성 및 동작과 동일할 수 있으므로 이에 대한 상세한 설명은 생략한다.
도 2에 도시된 실시예에서 프리차지 유닛들(263) 각각은 해당하는 데이터 라인쌍(예컨대, 291a와 291b) 아래에 미리 정해진 높이(L)와 폭을 갖도록 구성될 수 있다. 이 때, 프리차지 유닛들(263)은 도 2에 도시된 바와 같이, 칼럼 방향으로 정렬되도록 구성될 수 있다. 예컨대, N개의 프리차지 유닛들, 즉 제1 데이터 라인쌍(291a와 291b)에 대응하는 프리차지 유닛, 제2 데이터 라인쌍(292a와 292b)에 대응하는 프리차지 유닛, ..., 제N 데이터 라인쌍(29Na와 29Nb)에 대응하는 프리차지 유닛이 하나의 칼럼 라인에 대응하여 정렬되도록 구성되고, 다른 N개의 프리차지 유닛들은 다른 하나의 칼럼 라인에 대응하는 정렬되도록 구성될 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 라인 메모리 블락(260)의 구조를 도시하는 블록도이다. 도 2와 도 6에 도시된 이미지 센서(200)의 차이점은 데이터 라인 쌍과 프리차지 유닛들의 배열뿐이므로, 나머지 구성요소에 대한 설명은 생략하고 이에 대해서만 설명한다.
도 6에 도시된 실시예에서는 상기 제1 내지 제N 데이터 라인 쌍(262a와 262b)은 모두 상기 제1 내지 제N 라인 메모리(262) 중 일부의 라인 메모리들과 나머지 라인 메모리 사이에 배열된다. 예컨대, 제1 내지 제N 데이터 라인 쌍(262a와 262b)은 제1 내지 제N 라인 메모리(262)의 중간 영역에 집중적으로 배열되고, 프리차지 유닛들(263) 각각은 해당하는 데이터 라인쌍(예컨대, 291a와 291b) 아래에 미리 정해진 높이(L)와 폭을 갖도록 구성될 수 있다.
이 때, 프리차지 유닛들(263)은 도 2에 도시된 실시예와 유사하게, N개의 프리차지 유닛(263)이 대응하는 칼럼 라인에 정렬되도록 구성될 수 있다.
한편, 프리차지 유닛들(263)은 도 6에 도시된 바와 같이, 칼럼 방향으로 N보다 작은 수(예컨대, 2개)의 프리차지 유닛들(263)만 하나의 칼럼 라인에 대응하여 정렬되도록 구성될 수 있다.
예컨대, 제1 데이터 라인쌍(291a와 291b)에 대응하는 프리차지 유닛과 제N 데이터 라인쌍(29Na와 29Nb)에 대응하는 프리차지 유닛이 하나의 칼럼 라인에 정렬되고, 제2 데이터 라인쌍(292a와 292b)에 대응하는 프리차지 유닛과 제(N-1) 데이터 라인쌍에 대응하는 프리차지 유닛이 하나의 칼럼 라인에 정렬되는 형태이다. 즉, 이웃하는 데이터 라인쌍의 프리차지 유닛을 비스듬하게(사선 방향으로) 배치함으로써, 데이터 라인쌍 및 프리차지 유닛을 배열함에 있어 프리차지 유닛(263)의 높이(L)로 인한 부담을 줄일 수 있다.
따라서, 도 6에 도시된 실시예는 도 2에 도시된 실시예에 비하여, 데이터 라인쌍들 및 프리차지 유닛들을 배열하는데 소요되는 면적이 줄어들 수 있으며, 데이터 버스를 집중화하여 배열함으로 레이아웃면에서 유리할 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 라인 메모리 블락(260)의 구조를 도시하는 블록도이다. 도 6과 도 7에 도시된 이미지 센서(200)의 차이점은 프리차지 유닛(263)의 배열 및 높이(L')뿐이므로, 나머지 구성요소에 대한 설명은 생략하고 이에 대해서만 설명한다.
도 7에 도시된 실시예에서는 도 6에 도시된 실시예와 마찬가지로, 상기 제1 내지 제N 데이터 라인 쌍(262a와 262b)은 모두 상기 제1 내지 제N 라인 메모리(262) 중 일부의 라인 메모리들과 나머지 라인 메모리 사이에 집중적으로 배열된다.
그러나, 프리차지 유닛들(263) 각각은 대응하는 데이터 라인쌍 아래의 별도의 영역에 구성되는 것이 아니라, 전체 데이터 라인쌍(290) 아래의 영역에 구성된다. 예컨대, 도 7에 도시된 바와 같이, 하나의 프리차지 유닛만 하나의 칼럼 라인에 대응하여 구성될 수 있다.
좀 더 구체적으로 예를 들어 설명하면, 제1 데이터 라인쌍(291a와 291b)에 대응하는 프리차지 유닛은 전체 데이터 라인쌍(290) 아래에 제1 칼럼에 정렬되고, 제2 데이터 라인쌍(292a와 292b)에 대응하는 프리차지 유닛은 전체 데이터 라인쌍(290) 아래에 제1 칼럼에 이웃하는 제2 칼럼에 정렬되며, 나머지 프리차지 유닛들도 순차적으로 전체 데이터 라인쌍(290) 아래에 해당 칼럼에 정렬되는 형태이다. 각 프리차지 유닛(263)의 높이(L')는 상기 제1 내지 제N 데이터 라인 쌍(262a와 262b) 모두의 선폭 및 상기 제1 내지 제N 데이터 라인 쌍(262a와 262b) 사이의 간격에 기초하여 결정될 수 있다.
도 2와 도 6의 이미지 센서(200)는 각각의 데이터 라인 쌍별로 프리차지 유닛(263)에 소정의 면적을 할당할 필요가 있다. 따라서, 면적 면에서 효율성이 떨어질 수 있다.
그러나 도 7과 같은 프리차지 유닛(263)의 형태 및 배열에 따르면 프리차지 유닛(263)들이 해당하는 데이터 라인쌍에 한정되어 구성될 필요가 없으므로, 면적 면에서 더 효율적일 수 있다. 또한 이미지 센서의 설계시 메모리 라인 블록(260)에 할당된 면적이 제한되더라도 할당된 면적에 맞추어 상기 프리차지 유닛(263)의 개수를 조절하기에도 용이함을 알 수 있다.
상술한 본 발명의 실시예에서는, 라인 메모리, 데이터 라인쌍 및 프리차아지 유닛의 배열 형태를 3가지 실시예를 들어 설명하였으나, 이들 구성요소들의 배열 형태는 다양하게 변형될 수 있다. 예컨대, 각 데이터 라인쌍에 접속될 프리차아지 유닛의 수나 소요 면적에 따라 배열이 달라질 수 있다.
상술한 바와 같이 본 발명의 실시예들에 의하면, 해당되는 데이터 라인쌍에 분산되어 접속되는 다수(적어도 두 개)의 프리차지 유닛(263)의 프리차지 동작에 기초하여 데이터 라인 쌍이 빠른 속도로 프리차지될 수 있다. 따라서 데이터 라인쌍의 기생 저항 및 기생 커패시터에 의한 디지털 신호의 리드아웃 속도 저하를 방지할 수 있다.
또한, 기존의 데이터 라인쌍의 기생 저항 및 기생 커패시터에 의한 느린 프리차지 동작에 의하여 프리차지 동작이 완전하게 완료되기도 전에 다음 칼럼의 디지털 신호가 해당 데이터 라인쌍으로 출력됨으로써 발생할 수 있는 디지털 신호의 오류도 방지할 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 라인 메모리 블락의 구조를 도시하는 블록도이다.
도 3은 도 2에 도시된 라인 메모리, 데이터 라인쌍 및 다수의 프리차지 유닛간의 관계를 보다 상세히 도시하는 블록도이다.
도 4는 도 2에 도시된 프리차지 유닛을 나타내는 회로도이다.
도 5는 도 2에 도시된 센스 엠프/프리차지 회로를 나타내는 회로도이다.
도 6은 본 발명의 다른 일 실시예에 따른 라인 메모리 블락의 구조를 도시하는 블록도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 라인 메모리 블락의 구조를 도시하는 블록도이다.

Claims (13)

  1. 각각이 빛의 양에 상응하는 아날로그 신호를 출력하는 다수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이로부터 라인 단위로 출력되는 아날로그 신호 각각을 N(2이상의 자연수)비트의 디지털 신호로 변환하는 아날로그-디지털 변환기;
    상기 디지털 신호를 라인 단위로 일시 저장하기 위한 라인 메모리 블록; 및
    상기 라인 메모리 블록으로부터 출력되는 신호를 감지 증폭하기 위한 센스앰프부를 포함하고,
    상기 라인 메모리 블록은
    각각이 상기 다수의 픽셀들 중에서 상응하는 픽셀의 디지털 신호 중 상응하는 비트 신호를 각각 저장하는 다수의 메모리 셀들을 포함하는 제1 내지 제N 라인 메모리;
    각각이 상기 제1 내지 제N 라인 메모리 중 상응하는 라인 메모리를 상기 센스 앰프부와 연결하는 제1 내지 제N 데이터 라인 쌍; 및
    각각이 상기 제1 내지 제N 데이터 라인 쌍 중 상응하는 데이터 라인 쌍을 미리 설정된 프리차지 전압으로 프리차지하기 위하여 상응하는 데이터 라인쌍에 분산 접속되는 적어도 두 개의 프리차지 유닛을 포함하는 제1 내지 제N 데이터 라인 프리차지부를 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 제1 내지 제N 데이터 라인 쌍 각각은
    상기 제1 내지 제N 라인 메모리 중 상응하는 라인 메모리와 다른 메모리 사이 사이에 배열되는 이미지 센서.
  3. 제1항에 있어서, 상기 제1 내지 제N 데이터 라인 쌍은
    상기 제1 내지 제N 라인 메모리 중 일부의 라인 메모리들과 나머지 라인 메모리들 사이에 배열되는 이미지 센서.
  4. 제2항 또는 제3항에 있어서, 상기 프리차지 유닛 각각은
    상기 제1 내지 제N 데이터 라인쌍 중 상응하는 데이터 라인쌍 아래의 할당된 영역에 구성되는 이미지 센서.
  5. 제4항에 있어서,
    상기 제1 내지 제N 데이터 라인쌍 각각에 대응하는 프리차지 유닛들로 구성된 N개의 프리차지 유닛들이 상기 제1 내지 제N 데이터 라인쌍 중 상응하는 데이터 라인쌍 아래의 영역에 칼럼 방향으로 정렬되어 배열되는 이미지 센서.
  6. 제3항에 있어서,
    상기 제1 내지 제N 데이터 라인쌍 중 이웃하는 데이터 라인쌍에 접속되는 프리차지 유닛들은 동일 칼럼에 정렬되지 않고 사선 방향으로 배열되는 이미지 센서.
  7. 제3항에 있어서, 상기 프리차지 유닛 각각은
    상기 제1 내지 제N 데이터 라인 쌍 아래의 영역에 칼럼당 하나씩 배열되는 이미지 센서.
  8. 제1항에 있어서, 상기 프리차지 유닛은
    상기 상응하는 데이터 라인 쌍과 상기 프리차지 전압을 공급하기 위한 라인 사이에 접속되며, 프리차지 인에이블 신호에 응답하여 구동되는 다수의 스위칭 소자들을 포함하는 이미지 센서.
  9. 각각이 빛의 양에 상응하는 아날로그 신호를 출력하는 다수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이로부터 라인 단위로 출력되는 아날로그 신호 각각을 N(2이상의 자연수)비트의 디지털 신호로 변환하는 아날로그-디지털 변환기;
    상기 디지털 신호를 라인 단위로 일시 저장하기 위한 라인 메모리 블록; 및
    상기 라인 메모리 블록으로부터 출력되는 신호를 감지 증폭하기 위한 센스앰프부를 포함하고,
    상기 라인 메모리 블록은
    다수의 메모리 셀들;
    상기 다수의 메모리 셀들 각각에 연결되고 그 종단은 상기 센스앰프부에 연결되도록 신장되는 데이터 라인쌍; 및
    상기 데이터 라인쌍을 미리 설정된 프리차지 전압으로 프리차지하는 프리차지부를 포함하며,
    상기 프리차지부는
    각각이 상기 데이터 라인쌍에 분산 접속되는 적어도 두 개의 프리차지 유닛들을 포함하는 이미지 센서.
  10. 제 9항에 있어서,
    상기 프리차지 유닛들 중 하나는 상기 데이터 라인쌍의 상기 센스앰프부측 종단에 접속되고,
    상기 프리차지 유닛들 중 다른 하나는 상기 데이터 라인쌍의 다른 측 종단에 접속되며,
    상기 프리차지 유닛은
    상기 데이터 라인쌍, 및 상기 프리차지 전압을 공급하기 위한 라인 사이에 접속되며, 프리차지 인에이블 신호에 응답하여 제1 데이터 라인 및 제2 데이터 라인을 상기 프리차지 전압으로 프리차지하는 이미지 센서.
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