JP5365035B2 - 電力変換装置 - Google Patents

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Description

本発明は、絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子と逆並列に接続されたフリーホイーリングダイオードとからなるスイッチング手段から主回路が形成される電力変換装置に関する。
近年、EMC(電磁的適合性または電磁両立性)規制が厳しくなる中、様々な電気電子機器において放射ノイズの低減が技術課題となっている。特に、これら機器における主部品である半導体素子がON/OFFすることによって発生するノイズの低減について、対策が必要とされている。この半導体素子におけるノイズは、スイッチングのタイミングに応じて発生している。そのため、半導体素子のターンオン及びターンオフのそれぞれのタイミングにおける様々な対策が講じられている。
例えば、一般的な方法として、半導体素子のゲートとこの半導体素子のゲート駆動回路との間に抵抗(以後、ゲート抵抗ともいう。)を挿入する対策が行われている。これは、ゲート電流を供給する経路に抵抗を挿入することによって、ゲートへの電荷の充電スピードをコントロールし、その結果、スイッチングスピードをコントロールするものである。
一般に、半導体素子のターンオンとターンオフとは、電荷の注入と引き抜きとによって施されるため、それぞれの動作モードにおける経路を分離しておけば、ターンオン時とターンオフ時とでゲート抵抗を別々に設定することができる。そのため、ゲート抵抗を挿入することによって、例えば、ターンオン時はゲート電流を緩やかに変化させ、ターンオフ時はゲート電流を速やかに変化させる等といった、個別対策を容易に行うことができる。
また、ゲート駆動回路での対策方法として、この他に、例えば、スイッチング損失とスイッチングノイズとのトレードオフ改善の一環として、ゲート抵抗に並列に容量Cを挿入する方法なども提案されている(例えば、特許文献1及び特許文献2参照)。
一方、半導体素子のターンオン及びターンオフ時のノイズ低減対策として、モジュール内、特に半導体素子に対しての対策も講じられている。例えば、半導体素子としてのIGBT(絶縁ゲート型バイポーラ・トランジスタ)に、逆並列に接続されるフリーホイーリングダイオードにおいて、Middle Broad Buffer層を設けることによって、ターンオン時におけるソフトリカバリ特性と逆回復損失低減とを両立する方法が提案されている(例えば、非特許文献1参照)。
さらに、ノイズ抑制のための、半導体素子自体の特性向上以外にも、その周辺や搭載回路への対策も行われている。例えば、TO−3P型のダイオードの脚にスパークキラーの商品名((株)東芝製)で市販されているアモルファスコアを挿入することによって、インダクタンスを追加することでノイズを低減する方法も提案されている(例えば、特許文献3参照)。
また、フリーホイーリングダイオードが逆並列に接続された半導体素子を直列に接続してなる電力変換装置において、半導体素子とスナバ回路との間等に、インダクタンスを追加することでノイズを低減する方法も提案されている(例えば、特許文献4参照)。
特許第3666843号明細書 特許第3767450号明細書 特許第2851268号明細書 特許第3577893号明細書 パワーデバイス・パワーIC技術調査専門委員会、大変革を遂げているパワーデバイス開発、社団法人電気学会、2007年3月30日、技術報告1082号
上述の、ゲート抵抗による対策は広く用いられている方法である。また、特許文献1及び特許文献2に記載されているように、ゲート駆動回路において対策を施すようにした方法は、例えば、IPM(Intelligent Power Module)等のように、駆動回路が搭載された一体型モジュールでは有効な手段の一つと考えることができる。しかしながら、これらの対策はいずれも外付けの駆動回路に頼るものであり、モジュールとしての特性改善が必要である。そのため、非特許文献1に記載されているように、チップにまつわる特性向上が図られている。
この非特許文献1に示すようなチップへの対策は、根本的な対策として有用な手段ではあるが、半導体メーカ毎にチップの特徴は異なるため、これを用途に合わせて最適なドライブ条件で使いこなすためには、アプリケーション技術やパッケージとしての技術が重要となってくる。
これに対し、ダイオードの脚にアモルファスコアを挿入する方法(特許文献3)や、インダクタンスをパワーモジュールの主回路各部に挿入する方法(特許文献4)は、半導体素子周辺に外部インピーダンスを追加することによって、スイッチング時に発生するノイズを抑制するものであり、簡便で有用な手段である。
しかしながら、アモルファスコアを挿入する方法にあっては、周波数によってはノイズを抑制することができない可能性がある。またアモルファスコアを挿入する方法、また、インダクタンスを挿入する方法の何れの場合も、インダクタンスを積極的に活用したものである。
ここで、例えばIGBT等のように、大電流でスイッチングする素子においては、サージ電圧Vsは、次式(1)に示すように、電流とインダクタンスとで決まる。
Vs=L・dI/dt ……(1)
なお、(1)式において、Vsはサージ電圧〔V〕、Lはスイッチング電流が流れる主回路のインダクタンス〔H〕、dI/dtは電流変化率〔A/s〕である。
このため、インダクタンス成分の追加は、サージ耐量を確保するという点では不都合である。すなわち、安定したスイッチング動作を確保するためにサージを抑制する上では、遮断電流が大きければ大きいほどインダクタンスを少なくした方が良い場合が多い。
その上、IGBTは薄ウェハ化が進むことによって、ターンオフ耐量とのトレードオフが要求されている。このため、ターンオフのスイッチング時においてインダクタンスが追加されることは回避することが好ましい。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、ターンオフ耐量を確保しつつ且つノイズ抑制を図ることの可能な電力変換装置を提供することを目的としている。
上記目的を達成するために、本発明の請求項1に係る発明は、絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子と逆並列に接続されたフリーホイーリングダイオードとからなるスイッチング手段により主回路が形成される電力変換装置において、前記絶縁ゲート型半導体素子の両端間に前記フリーホイーリングダイオードと直列にインピーダンス付加手段としてMn−ZMn系コアのみを接続し、且つ前記インピーダンス付加手段は、放射ノイズ低減対象周波数領域の下限値周波数以上の周波数領域における抵抗値が、前記下限値周波数よりも低い周波数領域における抵抗値よりも大きく、前記下限値周波数以上の周波数領域で抵抗成分を持ち前記下限値周波数よりも低い周波数領域で抵抗成分として作用しない抵抗値を持つことを特徴としている。
また、請求項2に係る発明は、絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子と逆並列に接続されたフリーホイーリングダイオードとからなるスイッチング手段により主回路が形成される電力変換装置において、前記絶縁ゲート型半導体素子の両端間に前記フリーホイーリングダイオードと直列にインピーダンス付加手段として抵抗素子のみを接続し、且つ前記インピーダンス付加手段は、放射ノイズ低減対象周波数領域の下限値周波数以上の周波数領域における抵抗値が、前記下限値周波数よりも低い周波数領域における抵抗値よりも大きく、前記下限値周波数以上の周波数領域で抵抗成分を持ち前記下限値周波数よりも低い周波数領域で抵抗成分として作用しない抵抗値を持つことを特徴としている。
また、請求項3に係る発明は、前記抵抗素子は、シャント抵抗又はメタルクラッド抵抗であることを特徴としている。
また、請求項4に係る発明は、前記放射ノイズ低減対象周波数領域の下限値周波数は、30MHzであることを特徴としている。
本発明の電力変換装置によれば、絶縁ゲート型半導体素子のターンオフ時にはインピーダンス付加手段は存在せず、ターンオン時にのみインピーダンス付加手段が存在することと同等の状態となるため、ターンオフ時のインダクタンスの増加を回避しつつ、ノイズ低減を図ることができる。
以下、本発明の実施の形態を説明する。
図1は、本発明を適用したIGBTモジュールの概念図であって、6in1モジュールの構成を示したものである。すなわち、2つのスイッチング手段SWが直列に接続された相アームが、3つ並列に接続されて構成されている。
スイッチング手段SWは、絶縁ゲート型半導体素子としてのIGBT11と、このIGBT11と逆並列に接続されるフリーホイーリングダイオード12と、フリーホイーリングダイオード12のカソード側とIGBT11のコレクタ側との接続点と、フリーホイーリングダイオード12との間に、フリーホイーリングダイオード12と直列に介挿されるインピーダンス付加手段13とで構成される。このインピーダンス付加手段13は、30MHz以上の周波数領域で抵抗成分を持ち、30MHzよりも低い周波数領域における抵抗値は、30MHz以上の周波数領域における抵抗値よりも低く、抵抗成分として作用しない程度の抵抗値を持つ。
なお、図1では、本発明を6in1モジュールに適用した場合について説明したが、図2に示すように、2つのスイッチング手段SWを直列に接続した2in1モジュールに適用することも可能であり、また、図3に示すように、1つのスイッチング手段SWからなる1in1モジュールに適用することも可能である。何れの場合も、各スイッチング手段SWは、図2及び図3に示すように、図1のスイッチング手段SWと同様に、フリーホイーリングダイオード12と直列にインピーダンス付加手段13が介挿される。
次に、本発明を適用したモジュールを用いた電力変換装置において、各スイッチングモードでの、電流が流れる経路を説明する。各スイッチング手段SWでの動作は同一であるので、ここでは、1つの2in1モジュールを用いて一般的なチョッパ回路を構成した場合について説明する。
図4は、チョッパ回路を備えた電力変換装置の一例を示す回路図である。
この電力変換装置は、交流電源21に、3相の整流ダイオードモジュール22が接続されている。そして、この整流ダイオードモジュール22の直流出力端間に、電コンデンサ23と、スパイク電圧防止用のスナバコンデンサ24と、図2に示すIGBTの2in1モジュール25とが並列に接続される。さらに、2in1モジュール25を構成する、直列に接続されたスイッチング手段SWa及びSWbのうちのスイッチング手段SWaの両端にチョッパ用インダクタンス負荷26が並列に接続されている。
図5から図8は、図4に示す電力変換装置において、スイッチング手段SWbをオンオフさせてチョッパ動作をさせた場合の各スイッチングモードにおける電流の流れを模式的に示した回路図である。図5はスイッチング手段SWbがオン状態のとき、図6はスイッチング手段SWbがオフ状態に移行するターンオフ時、図7はスイッチング手段SWbがオフ状態のとき、図8はスイッチング手段SWbがオン状態に移行するターンオン時の電流の流れを表したものである。
スイッチング手段SWbのIGBT11bがオン状態であるとき、電力変換装置において電流は、図5に示すように、整流ダイオードモジュール22、チョッパ用インダクタンス負荷26、IGBT11b、整流ダイオードモジュール22の経路で流れる。
この状態から、IGBT11bをオフ状態に制御すると、図6に示すように、整流ダイオードモジュール22、チョッパ用インダクタンス負荷26、IGBT11b、整流ダイオードモジュール22の経路で流れる電流の一部が、スイッチング手段SWaのフリーホイーリングダイオード12aに流れ始め、IGBT11bがオフ状態となると、図7に示すように、フリーホイーリングダイオード12a、チョッパ用インダクタンス負荷26の経路で還流する。
この状態から、IGBT11bをオン状態に制御すると、図8に示すように、整流ダイオードモジュール22、チョッパ用インダクタンス負荷26、IGBT11b、整流ダイオードモジュール22の経路で流れ始める。これに伴い、フリーホイーリングダイオード12aに流れる電流が減少し、フリーホイーリングダイオード12aは逆回復に入った後、遮断状態となり、図5のオン状態となる。
このように、フリーホイーリングダイオード12aによる逆回復は、図8に示したターンオン時にしか発生しない。このため、スイッチングのタイミングとしては、ターンオンのときの電流経路にしかインピーダンスが存在しないことになる。
つまり、フリーホイーリングダイオード12aにのみインピーダンス付加手段13aを直列に接続しているので、図6に示すように、ターンオフ時の電流経路にはインピーダンスは存在しないことと同等となる。したがって、薄ウェハ化に伴って耐量が厳しくなっているターンオフ時にはインダクタンスの追加がなく、インピーダンス付加手段13が挿入されない従来の回路定数のまま何ら変わりなくスイッチングすることができる。
インピーダンス付加手段13としては、EMC規制における法的規制値である、ノイズを抑制したい対象周波数である30MHz以上の周波数領域において抵抗成分を持ち、30MHzよりも低い周波数領域における抵抗値が、30MHz以上の周波数領域における抵抗値よりも小さいもの、すなわちターンオフ時にインダクタンスの追加による影響を与えない程度のものであれば適用することができる。例えば、磁性体であれば、Mn−Zn系のコア、それ以外ならば抵抗素子が好ましい。
図9は、Mn−Zn系のコア材の一例の透磁率特性を示したものであって、μ′は複素比透磁率の実数部、μ″は複素比透磁率の虚数部である。
図9に示すように、本コア材は、約10MHz付近以上の周波数領域では抵抗として作用し、10MHzより低い周波数領域では、インダクタンスとして作用する。このため、このMn−Zn系コア材を、インピーダンス付加手段13として適用する場合には、低周波数領域でのサージ耐量に対する配慮が必要となるが、コアサイズを最適化し、10nH程度に抑制した上で適用すればよい。
また、ターンオンノイズは、主に低電流領域で多く発生するノイズであるため、Mn−Zn系コア材を用いることで、低電流時のスイッチング時に発生するノイズを除去し、電流が大きい場合には飽和させて用いればよい。
インピーダンス付加手段13としてコア材を用いた場合の、配置の一例を図10に示す。
一方、インピーダンス付加手段13として抵抗素子を用いる場合には、適用可能なワット数にもよるが、低い電流定格用途のものについてはチップ抵抗、電流定格が大きいものについてはシャント抵抗やメタルクラッド抵抗等が適している。何れの場合も図11に示すように、冷却体に直接接続している銅ベース基板や絶縁セラミック基板など、熱伝導のよい基板に直接つけて用いることが望ましい。
なお、図10及び図11において、31はフリーホイーリングダイオードチップ、32はIGBTチップ、33はMn−Zn系コア、34はメタルクラッド抵抗、35はフリーホイーリングダイオード31へのボンディングワイヤ、36はIGBTのゲート用のボンディングワイヤ、37はフリーホイーリングダイオードチップ31とIGBTチップ32との間のボンディングワイヤ、38は銅ベース基板である。
次に、上述のようにインピーダンス付加手段13としてコア材や抵抗素子を適用した場合の、挿入すべき抵抗値の算出方法を説明する。
図12は、図4のチョッパ回路において、スナバとモジュールとの間のノイズの経路の概念図を示したものである。
チップ間のワイヤボンディング及び主回路配線によって配線インダクタンスが決まり、IGBT11のコレクタ−エミッタ間の浮遊容量によってキャパシタンスが決まる。
そして配線インダクタンス及びキャパシタンスが決まると、ある周波数でのインピーダンスは次式(2)で与えられる。
Z=(R+(ωL−1/(ωC))1/2 …(2)
なお、(2)式において、Lは主回路配線の総インダクタンス〔H〕、CはIGBTのコレクタ−エミッタ間の浮遊容量〔F〕、Rは主回路配線の挿入抵抗〔Ω〕、である。
さらに、この経路において、ノイズを抑制するために追加すべきインピーダンスZaddは、次式(3)で表され、追加対策する抵抗値として必要な抵抗値Radd〔Ω〕は(4)式から導出することができる。
Zadd=Z(10dB/20)−Z …(3)
Radd=(Zadd−(ωL−1/(ωC))1/2 …(4)
なお、(3)及び(4)式において、Zaddは追加すべきインピーダンス〔Ω〕、dBは下げたいノイズ低減量〔dB〕である。
次に、本発明の効果を説明する。
図13は、IGBT11においてターンオン時のスイッチングノイズとターンオフ時のスイッチングノイズとを分離してノイズを測定した例を示したものであって、横軸はIGBT遮断電流(定格電流比)、縦軸は電界強度である。ターンオン時及びターンオフ時のスイッチングノイズは、一般的なチョッパ回路を用い、スイッチングのタイミングを時間的に分離して各ノイズスペクトルを測定した。放射ノイズは、3m法にて電波暗室を用いて測定したものである。なお、チョッパ回路として、具体的には、図4に示す一般的なチョッパ回路において、インピーダンス付加手段13が挿入されていない回路を用いた。
図13において、トータルノイズは、ターンオフ、ターンオンのタイミングで発生するノイズによって構成され、その絶対値が大きい部分でトータルのノイズの絶対値を決定する。特に電流が小さい領域ではターンオン時のノイズが支配的であり、このターンオン時のノイズが全ての電流領域において最大となる傾向を示す。そのため、このターンオン時の対策が重要となる。この特性(電流依存性)は、モジュールの種類等の条件によって若干傾向は異なるが、低電流においてターンオン時のノイズが支配的である点は概ね同傾向である。
ここで、上述のように、フリーホイーリングダイオード12と直列にインピーダンス付加手段13を挿入することによって、ターンオン時にのみインピーダンスが挿入された状態となるが、ターンオフ時にはインダクタンスが追加されていない場合と同等の状態のままである。したがって、トータルノイズを支配するターンオンノイズを確実に抑制することができると共に、ターンオフ時には、インピーダンス付加手段13が追加されてはいるものの、これまでの回路特性と何ら変わることなく動作することができる。
したがって、電力変換装置が発生するターンオンノイズのみを抑制することができ、薄ウェハ化によって、サージ耐量が懸念されるターンオフスイッチング時のインダクタンスの増加を抑制することができる。前述のように、ターンオンノイズは、トータルノイズを支配しており、とくに低電流領域では絶対値も大きい。このため、トータルノイズのうちターンオンノイズを抑制することができれば、トータルノイズの絶対値を大きく抑制することができる。
特に、インピーダンス付加手段13を、EMC規制の法的規制値である30MHz以上の周波数領域で抵抗成分として作用させ、30MHzより低い周波数領域では抵抗成分として作用させないようにしているから、30MHz以上の周波数の放射ノイズを低減することができ好適である。
その上、インピーダンス付加手段13をフリーホイーリングダイオード12の直列に挿入しており、電力変換装置に対して外付けの対策を行ってはいるが、モジュール内での対策が可能であるため、ドライブ回路等といった外部回路の対策は不要であって、チップ単体の特性に加えて、パッケージ側からノイズ対策を行うことができる。
なお、上記実施の形態においては、インピーダンス付加手段13を、フリーホイーリングダイオード12のカソード側に直列に接続した場合について説明したが、フリーホイーリングダイオード12のアノード側に直列に接続してもよいことはいうまでもない。
また、上記実施の形態においては、電力変換装置としてチョッパ回路を形成した場合について説明したが、これに限るものではなく、例えば1相或いは他相のインバータ回路等、IGBT11とこれと逆並列に接続されるフリーホイーリングダイオード12とから主回路が形成される電力変換装置であれば適用することができる。
また、30MHz以上の周波数領域の放射ノイズを低減する場合について説明したが、これに限らず、任意の周波数領域の放射ノイズを低減することができ、この場合には、低減したい周波数領域で抵抗値を有し、この周波数領域よりも低い周波数領域ではより低い抵抗値を持つインピーダンス付加手段13を用いればよい。
また、絶縁ゲート型半導体素子として、IGBTを適用した場合について説明したが、これに限るものではなくパワーMOSFET等であってに適用することができる。
本発明を適用したIGBTの6in1モジュールの概念図である。 本発明を適用したIGBTの2in1モジュールの概念図である。 本発明を適用したIGBTの1in1モジュールの概念図である。 本発明を適用したチョッパ回路を備えた電力変換装置の一例を示す回路図である。 チョッパ回路におけるオン状態での電流経路の説明図である。 チョッパ回路におけるターンオフ状態での電流経路の説明図である。 チョッパ回路におけるオフ状態での電流経路の説明図である。 チョッパ回路におけるターンオン状態での電流経路の説明図である。 Mn−Zn系コア材料における透磁率特性μ′及びμ″の一例である。 フリーホイーリングダイオードチップ及びIGBTチップ間にMn−Zn系コアを挿入した場合のチップレイアウトの一例である。 フリーホイーリングダイオードチップ及びIGBTチップ間にメタルクラッド抵抗を挿入した場合のチップレイアウトの一例である。 スナバ回路とIGBTモジュール間のノイズ経路の概念図である。 IGBT遮断電流に対するターンオンノイズ及びターンオフノイズの依存性を示すグラフである。
符号の説明
11 IGBT
12 フリーホイーリングダイオード
13 インピーダンス付加手段
21 交流電源
22 整流ダイオードモジュール
23 電コンデンサ
24 スナバコンデンサ
25 IGBT2in1モジュール
26 チョッパ用インダクタンス負荷
31 フリーホイーリングダイオードチップ
32 IGBTチップ
33 Mn−Zn系コア
34 メタルクラッド抵抗

Claims (4)

  1. 絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子と逆並列に接続されたフリーホイーリングダイオードとからなるスイッチング手段により主回路が形成される電力変換装置において、
    前記絶縁ゲート型半導体素子の両端間に前記フリーホイーリングダイオードと直列にインピーダンス付加手段としてMn−ZMn系コアのみを接続し、且つ前記インピーダンス付加手段は、放射ノイズ低減対象周波数領域の下限値周波数以上の周波数領域における抵抗値が、前記下限値周波数よりも低い周波数領域における抵抗値よりも大きく、前記下限値周波数以上の周波数領域で抵抗成分を持ち前記下限値周波数よりも低い周波数領域で抵抗成分として作用しない抵抗値を持つことを特徴とする電力変換装置。
  2. 絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子と逆並列に接続されたフリーホイーリングダイオードとからなるスイッチング手段により主回路が形成される電力変換装置において、
    前記絶縁ゲート型半導体素子の両端間に前記フリーホイーリングダイオードと直列にインピーダンス付加手段として抵抗素子のみを接続し、且つ前記インピーダンス付加手段は、放射ノイズ低減対象周波数領域の下限値周波数以上の周波数領域における抵抗値が、前記下限値周波数よりも低い周波数領域における抵抗値よりも大きく、前記下限値周波数以上の周波数領域で抵抗成分を持ち前記下限値周波数よりも低い周波数領域で抵抗成分として作用しない抵抗値を持つことを特徴とする電力変換装置。
  3. 前記抵抗素子は、シャント抵抗又はメタルクラッド抵抗であることを特徴とする請求項記載の電力変換装置。
  4. 前記放射ノイズ低減対象周波数領域の下限値周波数は、30MHzであることを特徴とする請求項1から請求項3のいずれか1項に記載の電力変換装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5444142B2 (ja) * 2010-07-06 2014-03-19 株式会社日立製作所 電力変換器、及びこれを用いたモータ駆動装置
JP2012050176A (ja) * 2010-08-24 2012-03-08 Fuji Electric Co Ltd 電力変換装置のパワーモジュール
JP6029288B2 (ja) * 2012-02-22 2016-11-24 三菱電機株式会社 パワーモジュール
CN104704736B (zh) * 2012-09-28 2018-11-23 株式会社日立制作所 半导体器件和使用它的电力转换装置
CN103604999B (zh) * 2013-11-21 2016-06-29 西安永电电气有限责任公司 一种测试igbt模块结构性阻抗的方法
JP6641782B2 (ja) * 2015-08-20 2020-02-05 富士電機株式会社 電力変換装置
JP6601086B2 (ja) * 2015-09-16 2019-11-06 富士電機株式会社 半導体装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5727052A (en) * 1980-07-25 1982-02-13 Nec Corp Semiconductor device
JPS5839060A (ja) * 1981-09-02 1983-03-07 Toshiba Corp 半導体装置
JPS63202263A (ja) * 1987-02-14 1988-08-22 Matsushita Electric Works Ltd 電源変換装置
JP2851268B2 (ja) * 1987-06-10 1999-01-27 株式会社東芝 ノイズ低減方法
JP3163853B2 (ja) * 1993-06-30 2001-05-08 三菱電機株式会社 ノイズフィルター
JP3444045B2 (ja) * 1995-09-20 2003-09-08 株式会社日立製作所 半導体回路およびその駆動方法並びに半導体素子
JP3577893B2 (ja) * 1997-06-17 2004-10-20 富士電機デバイステクノロジー株式会社 電力変換回路
JP3666843B2 (ja) * 1999-02-26 2005-06-29 株式会社東芝 絶縁ゲート型半導体素子のゲート回路
JP2001024491A (ja) * 1999-07-07 2001-01-26 Hitachi Ltd 容量性負荷駆動回路及び容量性負荷駆動回路をもつ表示装置
JP2002345071A (ja) * 2001-05-11 2002-11-29 Sony Corp 音声信号再生装置
JP2003109832A (ja) * 2001-09-28 2003-04-11 Nec Tokin Corp 磁気コア及びそれを用いたインダクタンス部品
JP3767450B2 (ja) * 2001-10-11 2006-04-19 富士電機デバイステクノロジー株式会社 絶縁ゲートトランジスタの駆動回路および電力変換装置と電力用半導体モジュール
JP4164810B2 (ja) * 2004-01-27 2008-10-15 富士電機デバイステクノロジー株式会社 電力用半導体モジュール

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