JPS5839060A - 半導体装置 - Google Patents
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- JPS5839060A JPS5839060A JP56138176A JP13817681A JPS5839060A JP S5839060 A JPS5839060 A JP S5839060A JP 56138176 A JP56138176 A JP 56138176A JP 13817681 A JP13817681 A JP 13817681A JP S5839060 A JPS5839060 A JP S5839060A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
仁の発明は半導体装置に係り、特にエン、り短絡構造の
電力用素子に関する。
電力用素子に関する。
第１図は一般的なダーリントントランジスタの等価回路
を示すもので、前段のＮＰＮ ）ランジスタ１及び後段
のＮＰＮ ）ランジスタ互のエミッタ・ベース間にはそ
れぞれ抵抗３，４が接続されている。これらの抵抗３，
４はトランジスタ！。
を示すもので、前段のＮＰＮ ）ランジスタ１及び後段
のＮＰＮ ）ランジスタ互のエミッタ・ベース間にはそ
れぞれ抵抗３，４が接続されている。これらの抵抗３，
４はトランジスタ！。
Ｌの高温時でのコレクタ・エン、声量の漏れ電流ノ増加
、スイッチング速度の増加及びトランジスタ１，２の発
振等を防止するためのものである。第２図はこのダーリ
ントントランジスタ０半導体チッ！５を外囲器（セラミ
、クヶース）６内に封止した状態を示す断面図である。
、スイッチング速度の増加及びトランジスタ１，２の発
振等を防止するためのものである。第２図はこのダーリ
ントントランジスタ０半導体チッ！５を外囲器（セラミ
、クヶース）６内に封止した状態を示す断面図である。
また、第３図は上記ダーリントントランジスタの具体的
な素子構造を基゛す断面図である。同図において、１１
はＩＨｌ、１２はこのＮ１層１１上に形成された？ＱＬ
Ｊ ｇはこのＮ１１２上に形成されたベースとなるＰ
層である。このＰ層ＩＳには段差が設けられている。前
段のトランジスタｌのエン、夕となるＮ”＃ Ｊ ４は
２層１３内に形成され、この１層１４と１層１３はＡＩ
（アルミニウム）電極配線層１６によって短絡されてい
る。１−紘ペース電極である。一方、後段のトランジス
タＪにおいては、エン、りとなる５個ＯＮ”’１１７
＄１ ｅ Ｉ ＦＩＢ ＃ １６ｍ ＄７８４ｅ１
８ｉ＃′ｉそれぞれ２層１３上に突出形成されている。
な素子構造を基゛す断面図である。同図において、１１
はＩＨｌ、１２はこのＮ１層１１上に形成された？ＱＬ
Ｊ ｇはこのＮ１１２上に形成されたベースとなるＰ
層である。このＰ層ＩＳには段差が設けられている。前
段のトランジスタｌのエン、夕となるＮ”＃ Ｊ ４は
２層１３内に形成され、この１層１４と１層１３はＡＩ
（アルミニウム）電極配線層１６によって短絡されてい
る。１−紘ペース電極である。一方、後段のトランジス
タＪにおいては、エン、りとなる５個ＯＮ”’１１７
＄１ ｅ Ｉ ＦＩＢ ＃ １６ｍ ＄７８４ｅ１
８ｉ＃′ｉそれぞれ２層１３上に突出形成されている。
このうちＮ”ＭＩ １ ａ ａ とＮ１１８−との間に
はペースのＰ＋層１３が突出して設けられ、これら１層
１１ｊ４．１１１．とＰ１１３がＡ！電極配線層１９に
より短絡されているｅ Ｎ”ＡＩ １８ ｔ〜１８ｓ上
にはそれぞれニオ、り電極２０１〜２０ｓが形成され、
またｗ＋Ｈ１１Ｉｌ、 〜Ｊ ｓｓ及びＮ”＠ Ｊ Ｊ
、それぞれの隣接する２層１３上にはペース電極２１
１〜２１４が形成されている。
はペースのＰ＋層１３が突出して設けられ、これら１層
１１ｊ４．１１１．とＰ１１３がＡ！電極配線層１９に
より短絡されているｅ Ｎ”ＡＩ １８ ｔ〜１８ｓ上
にはそれぞれニオ、り電極２０１〜２０ｓが形成され、
またｗ＋Ｈ１１Ｉｌ、 〜Ｊ ｓｓ及びＮ”＠ Ｊ Ｊ
、それぞれの隣接する２層１３上にはペース電極２１
１〜２１４が形成されている。
上記エミッタ電極２０１〜２０−及びＡｊ電極配線層１
９には緩衝板２２を介してエンツタ電極体２ｊが共通に
圧接接続されている。２４は絶縁Ｍ（’８１０．）であ
る。一方、Ｎ”Ｍ １１の裏面にはＡｊ層２５及び緩衝
板２６を介してコレクタ電極体２７が接続固定されてい
る。なお、上記緩衝板２２．２６は共にＭｏ （モリブ
デン）又はＷ（タングステン）で形成され、またエミッ
タ電極体２３及びコレクタ電極体２１は共にＣｕ （銅
）で形成されている。
９には緩衝板２２を介してエンツタ電極体２ｊが共通に
圧接接続されている。２４は絶縁Ｍ（’８１０．）であ
る。一方、Ｎ”Ｍ １１の裏面にはＡｊ層２５及び緩衝
板２６を介してコレクタ電極体２７が接続固定されてい
る。なお、上記緩衝板２２．２６は共にＭｏ （モリブ
デン）又はＷ（タングステン）で形成され、またエミッ
タ電極体２３及びコレクタ電極体２１は共にＣｕ （銅
）で形成されている。
このダーリントントランジスタにおいては、前記トラン
ジスタ１，２のエン、り・ペース間の抵抗３．４はそれ
ぞれペースとなる２層１３の横方向のシート抵抗を利用
している。そのため、トランジスタ１側においては、工
ζ、夕のＮ＋＃１ｇ、と内Ｉ Ｊ ｍとの間にペースと
なる２層１３が突出して設けられ、これらが表面におい
てムｊｔ４１ｉ配線層１＃により短絡される、新開エン
、夕短絡構造となっている。同様にトランジスタＬ側に
しいても、２層１３０段差部において、ペースの１層１
ｓと工ｊツタのＮ”ｆ＠ １４がＡＩ電極配線層１５に
よりて短絡されるエミッタ短絡構造となっている。
ジスタ１，２のエン、り・ペース間の抵抗３．４はそれ
ぞれペースとなる２層１３の横方向のシート抵抗を利用
している。そのため、トランジスタ１側においては、工
ζ、夕のＮ＋＃１ｇ、と内Ｉ Ｊ ｍとの間にペースと
なる２層１３が突出して設けられ、これらが表面におい
てムｊｔ４１ｉ配線層１＃により短絡される、新開エン
、夕短絡構造となっている。同様にトランジスタＬ側に
しいても、２層１３０段差部において、ペースの１層１
ｓと工ｊツタのＮ”ｆ＠ １４がＡＩ電極配線層１５に
よりて短絡されるエミッタ短絡構造となっている。
ところで、このダーリントントランジスタにおいて、後
段のトランジスタＬでは、ペース・エン、声量の抵抗４
の他に、コレクタ・エミッタ間には、ベース領域（２層
１３）をアノード、コレクタ領域（Ｎ］Ｊ Ｊ及びＮ＋
＃１１）をカソードとする奇生ダイオードｄが、第１図
に破線で示すようにカソードをコレクタ側に向けて等価
的に接続された状態となっている。
段のトランジスタＬでは、ペース・エン、声量の抵抗４
の他に、コレクタ・エミッタ間には、ベース領域（２層
１３）をアノード、コレクタ領域（Ｎ］Ｊ Ｊ及びＮ＋
＃１１）をカソードとする奇生ダイオードｄが、第１図
に破線で示すようにカソードをコレクタ側に向けて等価
的に接続された状態となっている。
従来、上記のような構造のダーリントントランジスタを
使用する場合には、上記抵抗４の抵抗値のみに注目して
ダイオードとしての存在は無視するか、あるいはとのダ
イオードｄを積極的に利用するかの２つの方法があり、
特に積極的にダイオードｄを利用する方法としては、こ
のダイオードｄの面積を広くした高速フ′リーホか“ イリングダイオードとして用いるもの場ある。
使用する場合には、上記抵抗４の抵抗値のみに注目して
ダイオードとしての存在は無視するか、あるいはとのダ
イオードｄを積極的に利用するかの２つの方法があり、
特に積極的にダイオードｄを利用する方法としては、こ
のダイオードｄの面積を広くした高速フ′リーホか“ イリングダイオードとして用いるもの場ある。
第４図は上記第１図に示すダーリントントランジスタを
４個用いた直流モータを駆動するためのモータドライブ
回路を示している０図において、Ｑ１〜Ｑ４はそれぞれ
ダーリントントランジスタで、ｄ１〜ｄ４はこれら各ダ
ーリントントランジスタＱｌ−Ｑ４の後段トランジスタ
のコレクタ・エン、り間に等価的に接続された寄生ダイ
オード、Ｄ１〜Ｄ４はこれら各寄生ダイオードｄ１〜ｄ
４にそれぞれ並列的に接続される外部の高速フリーホイ
リングダイオード、Ｍは直流モータ、Ｌは励磁巻線、Ｅ
は電源である。この直流モータＭの回転は、ダーリント
ントランジスタＱ１〜Ｑ４の各スイッチング期間及び各
位相を調整することにより制御されている０例えば、正
転状態ではダーリントントランジスタＱｌ、Ｑ４が共に
オンして電流１１がトランジスタ１→励磁ｉ１ＭＬ→％
−／Ｍ→トランジスタＱ４のように図中集線矢印で示す
方向に流れ、これによって励磁巻線りにエネルギが蓄え
られ、その後トランジスタＱ＊、Ｑａのいずれか一方が
オフすると励磁巻線りに蓄えられたエネルギにより電流
Ｉ、、、１．が励磁巻線Ｌ→モータＭ→トランジスタＱ
３→電源Ｅ→トランジスタＱｍのように図中点線矢印方
向にそれぞれ流れる。ζこで、まずトランジスタ９重
。
４個用いた直流モータを駆動するためのモータドライブ
回路を示している０図において、Ｑ１〜Ｑ４はそれぞれ
ダーリントントランジスタで、ｄ１〜ｄ４はこれら各ダ
ーリントントランジスタＱｌ−Ｑ４の後段トランジスタ
のコレクタ・エン、り間に等価的に接続された寄生ダイ
オード、Ｄ１〜Ｄ４はこれら各寄生ダイオードｄ１〜ｄ
４にそれぞれ並列的に接続される外部の高速フリーホイ
リングダイオード、Ｍは直流モータ、Ｌは励磁巻線、Ｅ
は電源である。この直流モータＭの回転は、ダーリント
ントランジスタＱ１〜Ｑ４の各スイッチング期間及び各
位相を調整することにより制御されている０例えば、正
転状態ではダーリントントランジスタＱｌ、Ｑ４が共に
オンして電流１１がトランジスタ１→励磁ｉ１ＭＬ→％
−／Ｍ→トランジスタＱ４のように図中集線矢印で示す
方向に流れ、これによって励磁巻線りにエネルギが蓄え
られ、その後トランジスタＱ＊、Ｑａのいずれか一方が
オフすると励磁巻線りに蓄えられたエネルギにより電流
Ｉ、、、１．が励磁巻線Ｌ→モータＭ→トランジスタＱ
３→電源Ｅ→トランジスタＱｍのように図中点線矢印方
向にそれぞれ流れる。ζこで、まずトランジスタ９重
。
Ｑ４が共にオンしていて直流モータＭが正方向に゛回転
しているとする０次にトランジスタＱｓがオフ、トラン
ジスタＱ４がオフになると、今迄流れてい大電流は寄生
ダイオードａ＝及び高速フリーホイリングダイオードＤ
３→寄生ダイオードｄ雪及び高速フリーホイリングダイ
オードＤ、を流れる０次に再びトランジスタＱ１がオン
すると、その直後トランジスタＱ１に流れ始めた電流は
励磁巻線りに向かわずダイオードｄ、、Ｄ、の逆回復電
流として流れる。このため、これらダイオードｄｌｐＤ
１が回復するまでの間、トランジスタＱ１には直流電源
Ｅの電圧の殆んどが加わり大きな値の電流が発生するの
で、これらダイオードｄｌｅＤｌの回復時間が長いとト
ランジスタＱｓがその安全動作領域からはずれて動作し
、その結果トランジスタＱ１は破壊するに到る。
しているとする０次にトランジスタＱｓがオフ、トラン
ジスタＱ４がオフになると、今迄流れてい大電流は寄生
ダイオードａ＝及び高速フリーホイリングダイオードＤ
３→寄生ダイオードｄ雪及び高速フリーホイリングダイ
オードＤ、を流れる０次に再びトランジスタＱ１がオン
すると、その直後トランジスタＱ１に流れ始めた電流は
励磁巻線りに向かわずダイオードｄ、、Ｄ、の逆回復電
流として流れる。このため、これらダイオードｄｌｐＤ
１が回復するまでの間、トランジスタＱ１には直流電源
Ｅの電圧の殆んどが加わり大きな値の電流が発生するの
で、これらダイオードｄｌｅＤｌの回復時間が長いとト
ランジスタＱｓがその安全動作領域からはずれて動作し
、その結果トランジスタＱ１は破壊するに到る。
ところで、上記外部の高速７リーホイリングダイオード
ＤＩ−Ｄ、としては一般に高速ダイオードが用いられて
おり、ダイオードの回復時間は極めて短かい、しかしな
がら、各トランジスタ９１〜Ｑ４内の寄生ダイオードｄ
１〜ｄ４はトランジスタのコレクタ飽和電圧ＶｃＩ（ｓ
ａｔ）の改良及び（し、ト面積当りの電流増幅率を高く
とるためにライフタイムが長くなるように設計されてお
り、外部の高速フリーホイリングダイオードＤ１〜Ｄ４
に比較して同一面積、同一逆電流値の条件下では回復時
間が長い、このために上記ダイオードｄｌｓＤｌに逆回
復電流が流れると、ダイオードＤＩが先に回復して、こ
の後ダイオードｄ１のみに逆回復電流が流れることにな
る。どの逆回復電流がトランジスタのオン時のペース電
流と同様な動作で、電流増幅された過大な逆回復電流と
なり、コレクタ電流Ｉｃとして工Ｚツタ領域１ａ４．１
ｇ、に流れ込み、これによってエンツタの電流集中が発
生し、上記トランジスタＱ１が破壊してしまうという欠
点がある。
ＤＩ−Ｄ、としては一般に高速ダイオードが用いられて
おり、ダイオードの回復時間は極めて短かい、しかしな
がら、各トランジスタ９１〜Ｑ４内の寄生ダイオードｄ
１〜ｄ４はトランジスタのコレクタ飽和電圧ＶｃＩ（ｓ
ａｔ）の改良及び（し、ト面積当りの電流増幅率を高く
とるためにライフタイムが長くなるように設計されてお
り、外部の高速フリーホイリングダイオードＤ１〜Ｄ４
に比較して同一面積、同一逆電流値の条件下では回復時
間が長い、このために上記ダイオードｄｌｓＤｌに逆回
復電流が流れると、ダイオードＤＩが先に回復して、こ
の後ダイオードｄ１のみに逆回復電流が流れることにな
る。どの逆回復電流がトランジスタのオン時のペース電
流と同様な動作で、電流増幅された過大な逆回復電流と
なり、コレクタ電流Ｉｃとして工Ｚツタ領域１ａ４．１
ｇ、に流れ込み、これによってエンツタの電流集中が発
生し、上記トランジスタＱ１が破壊してしまうという欠
点がある。
この発明は上記実情に鑑みてなされたもので、その目的
は、寄生ダイオードに流れる逆回復電流の集中による工
ｔ、タ短絡部の破壊を防止できるようにし大信頼性の高
い半導体装置を提供することにある。
は、寄生ダイオードに流れる逆回復電流の集中による工
ｔ、タ短絡部の破壊を防止できるようにし大信頼性の高
い半導体装置を提供することにある。
以下、図面を参照してこの発明の一実施例を説明゛する
。第５図紘〆−リントントランジスタの平面図、第６図
は第５図ＯＡ −Ａ’線に沿った断面図、第７図は上記
ダーリントントランジスタされた！’ｎｌ、４ｊはこの
Ｎ１４２上に形成されたペースとなるＰ層である。この
１層４３には段差が設けられている。第７図のトランジ
スタ６１の工Ｚ、夕となる内４４は２層４３内に形成さ
れ、Ｎ＋Ｎｌ−４４と１層４３とは段差部においてＡｊ
電極配線層４５により短絡されている。
。第５図紘〆−リントントランジスタの平面図、第６図
は第５図ＯＡ −Ａ’線に沿った断面図、第７図は上記
ダーリントントランジスタされた！’ｎｌ、４ｊはこの
Ｎ１４２上に形成されたペースとなるＰ層である。この
１層４３には段差が設けられている。第７図のトランジ
スタ６１の工Ｚ、夕となる内４４は２層４３内に形成さ
れ、Ｎ＋Ｎｌ−４４と１層４３とは段差部においてＡｊ
電極配線層４５により短絡されている。
４６はペース電極である。一方、第７図のトランジスタ
６２のエン、りとなる４個の耐層４８１゜４８ｍ ａ４
８ｓ ６４８４はそれぞれ２層４３上に突出形成されて
いる。これら内４ｇ １〜４８４のそれぞれの上にはエ
ン、り電極４９゜〜４９４が形成され、またこれら工さ
、夕電極４９１〜４＃４間の１層４Ｊ上にはペース電極
５０ｘ〜５０ｓがそれぞれ形成されている。そして、Ｎ
”Ｊ１４ ＩＩ 、〜４８４の中で最右端のＮ１４８４
においては、工ζツタ電極４９４を接続した領域以外の
領域の一部がＡＪ配線層５１を介してペースとなる１層
４３に接続されている。
６２のエン、りとなる４個の耐層４８１゜４８ｍ ａ４
８ｓ ６４８４はそれぞれ２層４３上に突出形成されて
いる。これら内４ｇ １〜４８４のそれぞれの上にはエ
ン、り電極４９゜〜４９４が形成され、またこれら工さ
、夕電極４９１〜４＃４間の１層４Ｊ上にはペース電極
５０ｘ〜５０ｓがそれぞれ形成されている。そして、Ｎ
”Ｊ１４ ＩＩ 、〜４８４の中で最右端のＮ１４８４
においては、工ζツタ電極４９４を接続した領域以外の
領域の一部がＡＪ配線層５１を介してペースとなる１層
４３に接続されている。
そして、エン、夕電極４ｇ、〜４９４には緩衝板５２を
介して一個のエン、夕電極体５３が共通に圧接接続され
ている。一方、Ｎ”ＩＩ ４１の裏面にはＡｎ層５４及
び緩衝板５５を介してコレクタ電極体５６が接続固定さ
れている。５ｒは絶縁膜（Ｓ！Ｏ，）である、上記緩衝
板５２．５５は共にＭｏ、又１１ｗで形成され、また、
エン、り電極体５３及びコレクタ電極体５６は共にＣｕ
で形成されている。なお、第５図において、１０はＡノ
配線層５１及びペース電極５０罵〜ＳＯＳを含む配線を
示す。
介して一個のエン、夕電極体５３が共通に圧接接続され
ている。一方、Ｎ”ＩＩ ４１の裏面にはＡｎ層５４及
び緩衝板５５を介してコレクタ電極体５６が接続固定さ
れている。５ｒは絶縁膜（Ｓ！Ｏ，）である、上記緩衝
板５２．５５は共にＭｏ、又１１ｗで形成され、また、
エン、り電極体５３及びコレクタ電極体５６は共にＣｕ
で形成されている。なお、第５図において、１０はＡノ
配線層５１及びペース電極５０罵〜ＳＯＳを含む配線を
示す。
このダーリントントランジスタにおいては、トランジス
タ６１のエン、り・ペース間の抵抗６３は、従来と同様
に第６図の１層４３のシート抵抗を利用している。一方
、トランジスタリのペース・工電、タ関の抵抗６４は、
ペース・工ずツタ関短絡用のムノ配線層６１に緩衝板ｓ
２を介してニオ、り電極体６Ｓが圧接接続されていない
ため、Ｎ＋７１４８ ａのシート抵抗が利用されている
。すなわち、トランジスタ６２のコレクタ・エミ、り間
には、前述したような２層４３とＮ１４２及びＮ”７１
４ Ｊとの間の寄生ダイオードｄと共に抵抗６５（すな
わち抵抗６４）が直列に接続された状態になっている。
タ６１のエン、り・ペース間の抵抗６３は、従来と同様
に第６図の１層４３のシート抵抗を利用している。一方
、トランジスタリのペース・工電、タ関の抵抗６４は、
ペース・工ずツタ関短絡用のムノ配線層６１に緩衝板ｓ
２を介してニオ、り電極体６Ｓが圧接接続されていない
ため、Ｎ＋７１４８ ａのシート抵抗が利用されている
。すなわち、トランジスタ６２のコレクタ・エミ、り間
には、前述したような２層４３とＮ１４２及びＮ”７１
４ Ｊとの間の寄生ダイオードｄと共に抵抗６５（すな
わち抵抗６４）が直列に接続された状態になっている。
従って、コレクタ・ニオ、り関が逆方向にバイアスされ
寄生ダイオードｄが順方向にバイアスされた状態となっ
ても抵抗６５によシ逆回復電流が制限されるため、エミ
ッタ短絡部の破壊を防止できるものである。
寄生ダイオードｄが順方向にバイアスされた状態となっ
ても抵抗６５によシ逆回復電流が制限されるため、エミ
ッタ短絡部の破壊を防止できるものである。
同、上記実施例においては、ＮＰＮ ） ５ンジスタ６
１．６２からなるダーリントントランジスタについて説
明し九が、これに限定するものではな（、ＰＮＰダーリ
ントントランジスタまたはシングルのＮＰＮ ）ランジ
スタあるいはＰＮＰ ）ランジスタであってもよく、さ
ら−にサイリスタにも適用することも可能である。また
、工ｉ、り電極４９１〜４９４とエミッタ電極体５３と
の接続は、圧接接続に限らず半田付けでもよいことは勿
論である。
１．６２からなるダーリントントランジスタについて説
明し九が、これに限定するものではな（、ＰＮＰダーリ
ントントランジスタまたはシングルのＮＰＮ ）ランジ
スタあるいはＰＮＰ ）ランジスタであってもよく、さ
ら−にサイリスタにも適用することも可能である。また
、工ｉ、り電極４９１〜４９４とエミッタ電極体５３と
の接続は、圧接接続に限らず半田付けでもよいことは勿
論である。
以上のようにこの発明によれば、複数のエミ。
夕電極に共通接続されるエミ、り電極体をエミッタ・ベ
ースの短絡部に接続させることなく、工ｔ、タ屡のシー
ト抵抗を利用する構成としたので、寄生ダイオードによ
り発生する多大な逆回復電流を制限することができ、エ
ミ、り・ベースの短絡部における破壊を防止できる。
ースの短絡部に接続させることなく、工ｔ、タ屡のシー
ト抵抗を利用する構成としたので、寄生ダイオードによ
り発生する多大な逆回復電流を制限することができ、エ
ミ、り・ベースの短絡部における破壊を防止できる。
第１図はダーリントントランジスタを示す回路図、第２
図は上記トランジスタの半導体チップを外囲器に封止し
た状態を示す断面図、第３図は従来のダーリントントラ
ンジスタの素子構造を示す断面図、第４図はダーリント
ントランジスタを用いた毫−タドライブ回路の構成図、
第５図はこの発明の一実施例に係るダーリントントラン
ジスタの素子構造を示す平面図、第６図は第５図のムー
Ａ′線に沿った断面図、第７図は上記ダーリントントラ
ンジスタの等価回路図である。 ４２・・・Ｎ一層、４Ｊ・・・Ｐ層、４８１〜４８４・
・・Ｎ４Ｍ ＜エミッタ）、４ｊｔ〜４９４・・・エミ
、り電極、’、１．．＜１・−ＡＩ配線層、ＳＳ−・・
工＜、夕電極体、６１．仁！・・・ＮＰＮ ）ランジス
タ、６３゜５４（ＳＳ）・・・抵抗、ｄ・・・寄生ダイ
オード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 、１３ｓ ＊５６・Ｌｌ・１７８ 特許庁長官 島 １）春 樹 殿 ２、発明の名称 半導体装置 ３、補正をする者 事件−との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、自発補正 特許請求の範囲を別紙の通り訂正する。 平面を有する第一導電型層の平面上に複数のメサ型第二
導電型層を形成してなる半導体本体と、前記第二導電型
層それぞれの上に形成された金属電極層と、前記複数の
第二導電型層のうち少なくとも１個の導電型層において
、＠記金属電極層が接続された領域以外の領域の一部と
前記第一導電型層とを接続する金属配線層と。 前記複数の金属電極層に対して共通に接続された金属電
極体とを具備したことを特徴とする半導体装置。
図は上記トランジスタの半導体チップを外囲器に封止し
た状態を示す断面図、第３図は従来のダーリントントラ
ンジスタの素子構造を示す断面図、第４図はダーリント
ントランジスタを用いた毫−タドライブ回路の構成図、
第５図はこの発明の一実施例に係るダーリントントラン
ジスタの素子構造を示す平面図、第６図は第５図のムー
Ａ′線に沿った断面図、第７図は上記ダーリントントラ
ンジスタの等価回路図である。 ４２・・・Ｎ一層、４Ｊ・・・Ｐ層、４８１〜４８４・
・・Ｎ４Ｍ ＜エミッタ）、４ｊｔ〜４９４・・・エミ
、り電極、’、１．．＜１・−ＡＩ配線層、ＳＳ−・・
工＜、夕電極体、６１．仁！・・・ＮＰＮ ）ランジス
タ、６３゜５４（ＳＳ）・・・抵抗、ｄ・・・寄生ダイ
オード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 、１３ｓ ＊５６・Ｌｌ・１７８ 特許庁長官 島 １）春 樹 殿 ２、発明の名称 半導体装置 ３、補正をする者 事件−との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、自発補正 特許請求の範囲を別紙の通り訂正する。 平面を有する第一導電型層の平面上に複数のメサ型第二
導電型層を形成してなる半導体本体と、前記第二導電型
層それぞれの上に形成された金属電極層と、前記複数の
第二導電型層のうち少なくとも１個の導電型層において
、＠記金属電極層が接続された領域以外の領域の一部と
前記第一導電型層とを接続する金属配線層と。 前記複数の金属電極層に対して共通に接続された金属電
極体とを具備したことを特徴とする半導体装置。
Claims (1)
- 平面を有する第一導電型層の平面上に複数の第二導電型
層を形成してなる半導体本体と、前記第二導電型層それ
ぞれの上に形成された金属電極層と、前記複数の第二導
電型層のうち少なくとも１個の導電型層において、前記
金属電極層が接続された領域以外の領域の一部と前記第
一導電型層とを接続する金属配線層と、前記複数の金属
電極層に対して共通に接続された金属電極体とを具備し
たことを特徴とする半導体装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138176A JPS5839060A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138176A JPS5839060A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839060A true JPS5839060A (ja) | 1983-03-07 |
| JPH0224022B2 JPH0224022B2 (ja) | 1990-05-28 |
Family
ID=15215816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138176A Granted JPS5839060A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310055A (ja) * | 1986-07-01 | 1988-01-16 | Ube Ind Ltd | 溶湯注湯方法 |
| JP2009225570A (ja) * | 2008-03-17 | 2009-10-01 | Fuji Electric Holdings Co Ltd | 電力変換装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614417U (ja) * | 1991-05-30 | 1994-02-25 | 自動車部品工業株式会社 | エンジンのブローバイガス還流装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019036A (ja) * | 1973-06-21 | 1975-02-28 | ||
| JPS5727052A (en) * | 1980-07-25 | 1982-02-13 | Nec Corp | Semiconductor device |
-
1981
- 1981-09-02 JP JP56138176A patent/JPS5839060A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019036A (ja) * | 1973-06-21 | 1975-02-28 | ||
| JPS5727052A (en) * | 1980-07-25 | 1982-02-13 | Nec Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310055A (ja) * | 1986-07-01 | 1988-01-16 | Ube Ind Ltd | 溶湯注湯方法 |
| JPH0356827B2 (ja) * | 1986-07-01 | 1991-08-29 | ||
| JP2009225570A (ja) * | 2008-03-17 | 2009-10-01 | Fuji Electric Holdings Co Ltd | 電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0224022B2 (ja) | 1990-05-28 |
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