JPS5839060A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5839060A JPS5839060A JP56138176A JP13817681A JPS5839060A JP S5839060 A JPS5839060 A JP S5839060A JP 56138176 A JP56138176 A JP 56138176A JP 13817681 A JP13817681 A JP 13817681A JP S5839060 A JPS5839060 A JP S5839060A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
仁の発明は半導体装置に係り、特にエン、り短絡構造の
電力用素子に関する。
電力用素子に関する。
第1図は一般的なダーリントントランジスタの等価回路
を示すもので、前段のNPN )ランジスタ1及び後段
のNPN )ランジスタ互のエミッタ・ベース間にはそ
れぞれ抵抗3,4が接続されている。これらの抵抗3,
4はトランジスタ!。
を示すもので、前段のNPN )ランジスタ1及び後段
のNPN )ランジスタ互のエミッタ・ベース間にはそ
れぞれ抵抗3,4が接続されている。これらの抵抗3,
4はトランジスタ!。
Lの高温時でのコレクタ・エン、声量の漏れ電流ノ増加
、スイッチング速度の増加及びトランジスタ1,2の発
振等を防止するためのものである。第2図はこのダーリ
ントントランジスタ0半導体チッ!5を外囲器(セラミ
、クヶース)6内に封止した状態を示す断面図である。
、スイッチング速度の増加及びトランジスタ1,2の発
振等を防止するためのものである。第2図はこのダーリ
ントントランジスタ0半導体チッ!5を外囲器(セラミ
、クヶース)6内に封止した状態を示す断面図である。
また、第3図は上記ダーリントントランジスタの具体的
な素子構造を基゛す断面図である。同図において、11
はIHl、12はこのN1層11上に形成された?QL
J gはこのN112上に形成されたベースとなるP
層である。このP層ISには段差が設けられている。前
段のトランジスタlのエン、夕となるN”# J 4は
2層13内に形成され、この1層14と1層13はAI
(アルミニウム)電極配線層16によって短絡されてい
る。1−紘ペース電極である。一方、後段のトランジス
タJにおいては、エン、りとなる5個ON”’117
$1 e I FIB # 16m $784e1
8i#′iそれぞれ2層13上に突出形成されている。
な素子構造を基゛す断面図である。同図において、11
はIHl、12はこのN1層11上に形成された?QL
J gはこのN112上に形成されたベースとなるP
層である。このP層ISには段差が設けられている。前
段のトランジスタlのエン、夕となるN”# J 4は
2層13内に形成され、この1層14と1層13はAI
(アルミニウム)電極配線層16によって短絡されてい
る。1−紘ペース電極である。一方、後段のトランジス
タJにおいては、エン、りとなる5個ON”’117
$1 e I FIB # 16m $784e1
8i#′iそれぞれ2層13上に突出形成されている。
このうちN”MI 1 a a とN118−との間に
はペースのP+層13が突出して設けられ、これら1層
11j4.111.とP113がA!電極配線層19に
より短絡されているe N”AI 18 t〜18s上
にはそれぞれニオ、り電極201〜20sが形成され、
またw+H11Il、 〜J ss及びN”@ J J
、それぞれの隣接する2層13上にはペース電極21
1〜214が形成されている。
はペースのP+層13が突出して設けられ、これら1層
11j4.111.とP113がA!電極配線層19に
より短絡されているe N”AI 18 t〜18s上
にはそれぞれニオ、り電極201〜20sが形成され、
またw+H11Il、 〜J ss及びN”@ J J
、それぞれの隣接する2層13上にはペース電極21
1〜214が形成されている。
上記エミッタ電極201〜20−及びAj電極配線層1
9には緩衝板22を介してエンツタ電極体2jが共通に
圧接接続されている。24は絶縁M(’810.)であ
る。一方、N”M 11の裏面にはAj層25及び緩衝
板26を介してコレクタ電極体27が接続固定されてい
る。なお、上記緩衝板22.26は共にMo (モリブ
デン)又はW(タングステン)で形成され、またエミッ
タ電極体23及びコレクタ電極体21は共にCu (銅
)で形成されている。
9には緩衝板22を介してエンツタ電極体2jが共通に
圧接接続されている。24は絶縁M(’810.)であ
る。一方、N”M 11の裏面にはAj層25及び緩衝
板26を介してコレクタ電極体27が接続固定されてい
る。なお、上記緩衝板22.26は共にMo (モリブ
デン)又はW(タングステン)で形成され、またエミッ
タ電極体23及びコレクタ電極体21は共にCu (銅
)で形成されている。
このダーリントントランジスタにおいては、前記トラン
ジスタ1,2のエン、り・ペース間の抵抗3.4はそれ
ぞれペースとなる2層13の横方向のシート抵抗を利用
している。そのため、トランジスタ1側においては、工
ζ、夕のN+#1g、と内I J mとの間にペースと
なる2層13が突出して設けられ、これらが表面におい
てムjt41i配線層1#により短絡される、新開エン
、夕短絡構造となっている。同様にトランジスタL側に
しいても、2層130段差部において、ペースの1層1
sと工jツタのN”f@ 14がAI電極配線層15に
よりて短絡されるエミッタ短絡構造となっている。
ジスタ1,2のエン、り・ペース間の抵抗3.4はそれ
ぞれペースとなる2層13の横方向のシート抵抗を利用
している。そのため、トランジスタ1側においては、工
ζ、夕のN+#1g、と内I J mとの間にペースと
なる2層13が突出して設けられ、これらが表面におい
てムjt41i配線層1#により短絡される、新開エン
、夕短絡構造となっている。同様にトランジスタL側に
しいても、2層130段差部において、ペースの1層1
sと工jツタのN”f@ 14がAI電極配線層15に
よりて短絡されるエミッタ短絡構造となっている。
ところで、このダーリントントランジスタにおいて、後
段のトランジスタLでは、ペース・エン、声量の抵抗4
の他に、コレクタ・エミッタ間には、ベース領域(2層
13)をアノード、コレクタ領域(N]J J及びN+
#11)をカソードとする奇生ダイオードdが、第1図
に破線で示すようにカソードをコレクタ側に向けて等価
的に接続された状態となっている。
段のトランジスタLでは、ペース・エン、声量の抵抗4
の他に、コレクタ・エミッタ間には、ベース領域(2層
13)をアノード、コレクタ領域(N]J J及びN+
#11)をカソードとする奇生ダイオードdが、第1図
に破線で示すようにカソードをコレクタ側に向けて等価
的に接続された状態となっている。
従来、上記のような構造のダーリントントランジスタを
使用する場合には、上記抵抗4の抵抗値のみに注目して
ダイオードとしての存在は無視するか、あるいはとのダ
イオードdを積極的に利用するかの2つの方法があり、
特に積極的にダイオードdを利用する方法としては、こ
のダイオードdの面積を広くした高速フ′リーホか“ イリングダイオードとして用いるもの場ある。
使用する場合には、上記抵抗4の抵抗値のみに注目して
ダイオードとしての存在は無視するか、あるいはとのダ
イオードdを積極的に利用するかの2つの方法があり、
特に積極的にダイオードdを利用する方法としては、こ
のダイオードdの面積を広くした高速フ′リーホか“ イリングダイオードとして用いるもの場ある。
第4図は上記第1図に示すダーリントントランジスタを
4個用いた直流モータを駆動するためのモータドライブ
回路を示している0図において、Q1〜Q4はそれぞれ
ダーリントントランジスタで、d1〜d4はこれら各ダ
ーリントントランジスタQl−Q4の後段トランジスタ
のコレクタ・エン、り間に等価的に接続された寄生ダイ
オード、D1〜D4はこれら各寄生ダイオードd1〜d
4にそれぞれ並列的に接続される外部の高速フリーホイ
リングダイオード、Mは直流モータ、Lは励磁巻線、E
は電源である。この直流モータMの回転は、ダーリント
ントランジスタQ1〜Q4の各スイッチング期間及び各
位相を調整することにより制御されている0例えば、正
転状態ではダーリントントランジスタQl、Q4が共に
オンして電流11がトランジスタ1→励磁i1ML→%
−/M→トランジスタQ4のように図中集線矢印で示す
方向に流れ、これによって励磁巻線りにエネルギが蓄え
られ、その後トランジスタQ*、Qaのいずれか一方が
オフすると励磁巻線りに蓄えられたエネルギにより電流
I、、、1.が励磁巻線L→モータM→トランジスタQ
3→電源E→トランジスタQmのように図中点線矢印方
向にそれぞれ流れる。ζこで、まずトランジスタ9重
。
4個用いた直流モータを駆動するためのモータドライブ
回路を示している0図において、Q1〜Q4はそれぞれ
ダーリントントランジスタで、d1〜d4はこれら各ダ
ーリントントランジスタQl−Q4の後段トランジスタ
のコレクタ・エン、り間に等価的に接続された寄生ダイ
オード、D1〜D4はこれら各寄生ダイオードd1〜d
4にそれぞれ並列的に接続される外部の高速フリーホイ
リングダイオード、Mは直流モータ、Lは励磁巻線、E
は電源である。この直流モータMの回転は、ダーリント
ントランジスタQ1〜Q4の各スイッチング期間及び各
位相を調整することにより制御されている0例えば、正
転状態ではダーリントントランジスタQl、Q4が共に
オンして電流11がトランジスタ1→励磁i1ML→%
−/M→トランジスタQ4のように図中集線矢印で示す
方向に流れ、これによって励磁巻線りにエネルギが蓄え
られ、その後トランジスタQ*、Qaのいずれか一方が
オフすると励磁巻線りに蓄えられたエネルギにより電流
I、、、1.が励磁巻線L→モータM→トランジスタQ
3→電源E→トランジスタQmのように図中点線矢印方
向にそれぞれ流れる。ζこで、まずトランジスタ9重
。
Q4が共にオンしていて直流モータMが正方向に゛回転
しているとする0次にトランジスタQsがオフ、トラン
ジスタQ4がオフになると、今迄流れてい大電流は寄生
ダイオードa=及び高速フリーホイリングダイオードD
3→寄生ダイオードd雪及び高速フリーホイリングダイ
オードD、を流れる0次に再びトランジスタQ1がオン
すると、その直後トランジスタQ1に流れ始めた電流は
励磁巻線りに向かわずダイオードd、、D、の逆回復電
流として流れる。このため、これらダイオードdlpD
1が回復するまでの間、トランジスタQ1には直流電源
Eの電圧の殆んどが加わり大きな値の電流が発生するの
で、これらダイオードdleDlの回復時間が長いとト
ランジスタQsがその安全動作領域からはずれて動作し
、その結果トランジスタQ1は破壊するに到る。
しているとする0次にトランジスタQsがオフ、トラン
ジスタQ4がオフになると、今迄流れてい大電流は寄生
ダイオードa=及び高速フリーホイリングダイオードD
3→寄生ダイオードd雪及び高速フリーホイリングダイ
オードD、を流れる0次に再びトランジスタQ1がオン
すると、その直後トランジスタQ1に流れ始めた電流は
励磁巻線りに向かわずダイオードd、、D、の逆回復電
流として流れる。このため、これらダイオードdlpD
1が回復するまでの間、トランジスタQ1には直流電源
Eの電圧の殆んどが加わり大きな値の電流が発生するの
で、これらダイオードdleDlの回復時間が長いとト
ランジスタQsがその安全動作領域からはずれて動作し
、その結果トランジスタQ1は破壊するに到る。
ところで、上記外部の高速7リーホイリングダイオード
DI−D、としては一般に高速ダイオードが用いられて
おり、ダイオードの回復時間は極めて短かい、しかしな
がら、各トランジスタ91〜Q4内の寄生ダイオードd
1〜d4はトランジスタのコレクタ飽和電圧VcI(s
at)の改良及び(し、ト面積当りの電流増幅率を高く
とるためにライフタイムが長くなるように設計されてお
り、外部の高速フリーホイリングダイオードD1〜D4
に比較して同一面積、同一逆電流値の条件下では回復時
間が長い、このために上記ダイオードdlsDlに逆回
復電流が流れると、ダイオードDIが先に回復して、こ
の後ダイオードd1のみに逆回復電流が流れることにな
る。どの逆回復電流がトランジスタのオン時のペース電
流と同様な動作で、電流増幅された過大な逆回復電流と
なり、コレクタ電流Icとして工Zツタ領域1a4.1
g、に流れ込み、これによってエンツタの電流集中が発
生し、上記トランジスタQ1が破壊してしまうという欠
点がある。
DI−D、としては一般に高速ダイオードが用いられて
おり、ダイオードの回復時間は極めて短かい、しかしな
がら、各トランジスタ91〜Q4内の寄生ダイオードd
1〜d4はトランジスタのコレクタ飽和電圧VcI(s
at)の改良及び(し、ト面積当りの電流増幅率を高く
とるためにライフタイムが長くなるように設計されてお
り、外部の高速フリーホイリングダイオードD1〜D4
に比較して同一面積、同一逆電流値の条件下では回復時
間が長い、このために上記ダイオードdlsDlに逆回
復電流が流れると、ダイオードDIが先に回復して、こ
の後ダイオードd1のみに逆回復電流が流れることにな
る。どの逆回復電流がトランジスタのオン時のペース電
流と同様な動作で、電流増幅された過大な逆回復電流と
なり、コレクタ電流Icとして工Zツタ領域1a4.1
g、に流れ込み、これによってエンツタの電流集中が発
生し、上記トランジスタQ1が破壊してしまうという欠
点がある。
この発明は上記実情に鑑みてなされたもので、その目的
は、寄生ダイオードに流れる逆回復電流の集中による工
t、タ短絡部の破壊を防止できるようにし大信頼性の高
い半導体装置を提供することにある。
は、寄生ダイオードに流れる逆回復電流の集中による工
t、タ短絡部の破壊を防止できるようにし大信頼性の高
い半導体装置を提供することにある。
以下、図面を参照してこの発明の一実施例を説明゛する
。第5図紘〆−リントントランジスタの平面図、第6図
は第5図OA −A’線に沿った断面図、第7図は上記
ダーリントントランジスタされた!’nl、4jはこの
N142上に形成されたペースとなるP層である。この
1層43には段差が設けられている。第7図のトランジ
スタ61の工Z、夕となる内44は2層43内に形成さ
れ、N+Nl−44と1層43とは段差部においてAj
電極配線層45により短絡されている。
。第5図紘〆−リントントランジスタの平面図、第6図
は第5図OA −A’線に沿った断面図、第7図は上記
ダーリントントランジスタされた!’nl、4jはこの
N142上に形成されたペースとなるP層である。この
1層43には段差が設けられている。第7図のトランジ
スタ61の工Z、夕となる内44は2層43内に形成さ
れ、N+Nl−44と1層43とは段差部においてAj
電極配線層45により短絡されている。
46はペース電極である。一方、第7図のトランジスタ
62のエン、りとなる4個の耐層481゜48m a4
8s 6484はそれぞれ2層43上に突出形成されて
いる。これら内4g 1〜484のそれぞれの上にはエ
ン、り電極49゜〜494が形成され、またこれら工さ
、夕電極491〜4#4間の1層4J上にはペース電極
50x〜50sがそれぞれ形成されている。そして、N
”J14 II 、〜484の中で最右端のN1484
においては、工ζツタ電極494を接続した領域以外の
領域の一部がAJ配線層51を介してペースとなる1層
43に接続されている。
62のエン、りとなる4個の耐層481゜48m a4
8s 6484はそれぞれ2層43上に突出形成されて
いる。これら内4g 1〜484のそれぞれの上にはエ
ン、り電極49゜〜494が形成され、またこれら工さ
、夕電極491〜4#4間の1層4J上にはペース電極
50x〜50sがそれぞれ形成されている。そして、N
”J14 II 、〜484の中で最右端のN1484
においては、工ζツタ電極494を接続した領域以外の
領域の一部がAJ配線層51を介してペースとなる1層
43に接続されている。
そして、エン、夕電極4g、〜494には緩衝板52を
介して一個のエン、夕電極体53が共通に圧接接続され
ている。一方、N”II 41の裏面にはAn層54及
び緩衝板55を介してコレクタ電極体56が接続固定さ
れている。5rは絶縁膜(S!O,)である、上記緩衝
板52.55は共にMo、又11wで形成され、また、
エン、り電極体53及びコレクタ電極体56は共にCu
で形成されている。なお、第5図において、10はAノ
配線層51及びペース電極50罵〜SOSを含む配線を
示す。
介して一個のエン、夕電極体53が共通に圧接接続され
ている。一方、N”II 41の裏面にはAn層54及
び緩衝板55を介してコレクタ電極体56が接続固定さ
れている。5rは絶縁膜(S!O,)である、上記緩衝
板52.55は共にMo、又11wで形成され、また、
エン、り電極体53及びコレクタ電極体56は共にCu
で形成されている。なお、第5図において、10はAノ
配線層51及びペース電極50罵〜SOSを含む配線を
示す。
このダーリントントランジスタにおいては、トランジス
タ61のエン、り・ペース間の抵抗63は、従来と同様
に第6図の1層43のシート抵抗を利用している。一方
、トランジスタリのペース・工電、タ関の抵抗64は、
ペース・工ずツタ関短絡用のムノ配線層61に緩衝板s
2を介してニオ、り電極体6Sが圧接接続されていない
ため、N+7148 aのシート抵抗が利用されている
。すなわち、トランジスタ62のコレクタ・エミ、り間
には、前述したような2層43とN142及びN”71
4 Jとの間の寄生ダイオードdと共に抵抗65(すな
わち抵抗64)が直列に接続された状態になっている。
タ61のエン、り・ペース間の抵抗63は、従来と同様
に第6図の1層43のシート抵抗を利用している。一方
、トランジスタリのペース・工電、タ関の抵抗64は、
ペース・工ずツタ関短絡用のムノ配線層61に緩衝板s
2を介してニオ、り電極体6Sが圧接接続されていない
ため、N+7148 aのシート抵抗が利用されている
。すなわち、トランジスタ62のコレクタ・エミ、り間
には、前述したような2層43とN142及びN”71
4 Jとの間の寄生ダイオードdと共に抵抗65(すな
わち抵抗64)が直列に接続された状態になっている。
従って、コレクタ・ニオ、り関が逆方向にバイアスされ
寄生ダイオードdが順方向にバイアスされた状態となっ
ても抵抗65によシ逆回復電流が制限されるため、エミ
ッタ短絡部の破壊を防止できるものである。
寄生ダイオードdが順方向にバイアスされた状態となっ
ても抵抗65によシ逆回復電流が制限されるため、エミ
ッタ短絡部の破壊を防止できるものである。
同、上記実施例においては、NPN ) 5ンジスタ6
1.62からなるダーリントントランジスタについて説
明し九が、これに限定するものではな(、PNPダーリ
ントントランジスタまたはシングルのNPN )ランジ
スタあるいはPNP )ランジスタであってもよく、さ
ら−にサイリスタにも適用することも可能である。また
、工i、り電極491〜494とエミッタ電極体53と
の接続は、圧接接続に限らず半田付けでもよいことは勿
論である。
1.62からなるダーリントントランジスタについて説
明し九が、これに限定するものではな(、PNPダーリ
ントントランジスタまたはシングルのNPN )ランジ
スタあるいはPNP )ランジスタであってもよく、さ
ら−にサイリスタにも適用することも可能である。また
、工i、り電極491〜494とエミッタ電極体53と
の接続は、圧接接続に限らず半田付けでもよいことは勿
論である。
以上のようにこの発明によれば、複数のエミ。
夕電極に共通接続されるエミ、り電極体をエミッタ・ベ
ースの短絡部に接続させることなく、工t、タ屡のシー
ト抵抗を利用する構成としたので、寄生ダイオードによ
り発生する多大な逆回復電流を制限することができ、エ
ミ、り・ベースの短絡部における破壊を防止できる。
ースの短絡部に接続させることなく、工t、タ屡のシー
ト抵抗を利用する構成としたので、寄生ダイオードによ
り発生する多大な逆回復電流を制限することができ、エ
ミ、り・ベースの短絡部における破壊を防止できる。
第1図はダーリントントランジスタを示す回路図、第2
図は上記トランジスタの半導体チップを外囲器に封止し
た状態を示す断面図、第3図は従来のダーリントントラ
ンジスタの素子構造を示す断面図、第4図はダーリント
ントランジスタを用いた毫−タドライブ回路の構成図、
第5図はこの発明の一実施例に係るダーリントントラン
ジスタの素子構造を示す平面図、第6図は第5図のムー
A′線に沿った断面図、第7図は上記ダーリントントラ
ンジスタの等価回路図である。 42・・・N一層、4J・・・P層、481〜484・
・・N4M <エミッタ)、4jt〜494・・・エミ
、り電極、’、1..<1・−AI配線層、SS−・・
工<、夕電極体、61.仁!・・・NPN )ランジス
タ、63゜54(SS)・・・抵抗、d・・・寄生ダイ
オード。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 、13s *56・Ll・178 特許庁長官 島 1)春 樹 殿 2、発明の名称 半導体装置 3、補正をする者 事件−との関係 特許出願人 (307)東京芝浦電気株式会社 4、代理人 5、自発補正 特許請求の範囲を別紙の通り訂正する。 平面を有する第一導電型層の平面上に複数のメサ型第二
導電型層を形成してなる半導体本体と、前記第二導電型
層それぞれの上に形成された金属電極層と、前記複数の
第二導電型層のうち少なくとも1個の導電型層において
、@記金属電極層が接続された領域以外の領域の一部と
前記第一導電型層とを接続する金属配線層と。 前記複数の金属電極層に対して共通に接続された金属電
極体とを具備したことを特徴とする半導体装置。
図は上記トランジスタの半導体チップを外囲器に封止し
た状態を示す断面図、第3図は従来のダーリントントラ
ンジスタの素子構造を示す断面図、第4図はダーリント
ントランジスタを用いた毫−タドライブ回路の構成図、
第5図はこの発明の一実施例に係るダーリントントラン
ジスタの素子構造を示す平面図、第6図は第5図のムー
A′線に沿った断面図、第7図は上記ダーリントントラ
ンジスタの等価回路図である。 42・・・N一層、4J・・・P層、481〜484・
・・N4M <エミッタ)、4jt〜494・・・エミ
、り電極、’、1..<1・−AI配線層、SS−・・
工<、夕電極体、61.仁!・・・NPN )ランジス
タ、63゜54(SS)・・・抵抗、d・・・寄生ダイ
オード。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 、13s *56・Ll・178 特許庁長官 島 1)春 樹 殿 2、発明の名称 半導体装置 3、補正をする者 事件−との関係 特許出願人 (307)東京芝浦電気株式会社 4、代理人 5、自発補正 特許請求の範囲を別紙の通り訂正する。 平面を有する第一導電型層の平面上に複数のメサ型第二
導電型層を形成してなる半導体本体と、前記第二導電型
層それぞれの上に形成された金属電極層と、前記複数の
第二導電型層のうち少なくとも1個の導電型層において
、@記金属電極層が接続された領域以外の領域の一部と
前記第一導電型層とを接続する金属配線層と。 前記複数の金属電極層に対して共通に接続された金属電
極体とを具備したことを特徴とする半導体装置。
Claims (1)
- 平面を有する第一導電型層の平面上に複数の第二導電型
層を形成してなる半導体本体と、前記第二導電型層それ
ぞれの上に形成された金属電極層と、前記複数の第二導
電型層のうち少なくとも1個の導電型層において、前記
金属電極層が接続された領域以外の領域の一部と前記第
一導電型層とを接続する金属配線層と、前記複数の金属
電極層に対して共通に接続された金属電極体とを具備し
たことを特徴とする半導体装置・
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56138176A JPS5839060A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56138176A JPS5839060A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5839060A true JPS5839060A (ja) | 1983-03-07 |
JPH0224022B2 JPH0224022B2 (ja) | 1990-05-28 |
Family
ID=15215816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56138176A Granted JPS5839060A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5839060A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310055A (ja) * | 1986-07-01 | 1988-01-16 | Ube Ind Ltd | 溶湯注湯方法 |
JP2009225570A (ja) * | 2008-03-17 | 2009-10-01 | Fuji Electric Holdings Co Ltd | 電力変換装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0614417U (ja) * | 1991-05-30 | 1994-02-25 | 自動車部品工業株式会社 | エンジンのブローバイガス還流装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5019036A (ja) * | 1973-06-21 | 1975-02-28 | ||
JPS5727052A (en) * | 1980-07-25 | 1982-02-13 | Nec Corp | Semiconductor device |
-
1981
- 1981-09-02 JP JP56138176A patent/JPS5839060A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5019036A (ja) * | 1973-06-21 | 1975-02-28 | ||
JPS5727052A (en) * | 1980-07-25 | 1982-02-13 | Nec Corp | Semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310055A (ja) * | 1986-07-01 | 1988-01-16 | Ube Ind Ltd | 溶湯注湯方法 |
JPH0356827B2 (ja) * | 1986-07-01 | 1991-08-29 | ||
JP2009225570A (ja) * | 2008-03-17 | 2009-10-01 | Fuji Electric Holdings Co Ltd | 電力変換装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0224022B2 (ja) | 1990-05-28 |
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