JP5353764B2 - 自動設計支援プログラム、方法及び装置 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 415
- 238000000034 method Methods 0.000 title claims description 76
- 238000004088 simulation Methods 0.000 claims abstract description 47
- 238000013500 data storage Methods 0.000 claims description 188
- 238000012545 processing Methods 0.000 claims description 134
- 238000005457 optimization Methods 0.000 claims description 34
- 230000009466 transformation Effects 0.000 claims description 22
- 238000013507 mapping Methods 0.000 claims description 19
- 238000009826 distribution Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000000605 extraction Methods 0.000 claims description 9
- 230000001186 cumulative effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 42
- 238000003860 storage Methods 0.000 description 31
- 230000006870 function Effects 0.000 description 19
- 238000005516 engineering process Methods 0.000 description 11
- 238000012360 testing method Methods 0.000 description 9
- 239000000284 extract Substances 0.000 description 7
- 238000004422 calculation algorithm Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 230000002068 genetic effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000342 Monte Carlo simulation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/06—Multi-objective optimisation, e.g. Pareto optimisation using simulated annealing [SA], ant colony algorithms or genetic algorithms [GA]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/08—Probabilistic or stochastic CAD
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Description
回路構成のデータを格納する回路構成データ格納部から、特定の機能を有する回路構成を抽出するステップと、
設定に従って、所定の設計変数について複数の設計変数値セットを生成し、前記複数の設計変数値セットの各々について製造又は環境による変動が想定されるパラメータの複数のパラメータ値セットを生成し、データ格納部に格納するステップと、
前記データ格納部に格納されている設計変数値セットとパラメータ値セットとの組み合わせ毎に、抽出された前記回路構成について回路シミュレーションを実施させ、当該回路シミュレーション結果として所定の性能項目の性能項目値セットを取得し、前記データ格納部に格納するステップと、
前記データ格納部に格納されている前記複数の設計変数値セットの各々について、さらに当該設計変数値セットについて生成された前記複数のパラメータ値セットの各々について、当該設計変数値セットと当該パラメータ値セットとの組み合わせについての性能項目値より優れている又は同一である性能項目値を全ての前記所定の性能項目について有する、当該設計変数値セットとパラメータ値セットとの組み合わせを特定し、当該設計変数値セットについて生成された前記パラメータ値セットの数に対する、特定された前記組み合わせの数の比により歩留り率を算出し、性能歩留り空間の点の座標値として、該当する前記設計変数値セット及び前記歩留り率を性能歩留り空間データ格納部に格納するステップと、
を、コンピュータに実行させるための最適化支援プログラム。
前記性能歩留り空間データ格納部に格納されている、前記設計変数値セット毎の前記点の座標値により特定される設計曲面について支配関係を確認し、少なくとも上位所定数の設計曲面を抽出する抽出ステップと、
前記上位所定数の設計曲面から、他のいずれにも支配されない点の集合を特定し、当該点の集合のデータをパレートデータ格納部に格納するステップと、
をさらに前記コンピュータに実行させ、
第1の設計曲面に属する全ての点が第2の設計曲面に属するいずれかの点に支配される場合に、前記第2の設計曲面が前記第1の設計曲面を支配することとなり、
第1の点の全ての性能項目値が第2の点の性能項目値より優れている又は同一であり、前記第1の点の歩留り率が前記第2の点の歩留り率以上であり、且つ少なくとも前記第1及び第2の点のいずれかの前記性能項目値又は前記歩留り率が一致しない場合に、前記第1の点が前記第2の点を支配することとなる
付記1記載の最適化支援プログラム。
前記抽出ステップが、
前記性能歩留り空間データ格納部に格納されている、前記設計変数値セット毎の前記点の座標値により特定される設計曲面について支配関係を確認し、他のいずれの設計曲面からも支配されない設計曲面群である非支配設計曲面群を、先行して特定された非支配設計曲面群が存在する場合には当該非支配設計曲面群を除外した上で少なくとも前記上位所定数の設計曲面が抽出されるまで抽出するステップ
を含む付記2記載の最適化支援プログラム。
前記抽出ステップが、
抽出された前記非支配設計曲面群のうち、包含される前記設計曲面の累計数が前記上位所定数に達する際の前記非支配設計曲面群に含まれる前記設計曲面を、当該設計曲面に含まれ且つ他のいずれにも支配されない点の数の降順でソートし、前記上位所定数に達するまでの前記設計曲面を特定するステップ
をさらに含む付記3記載の最適化支援プログラム。
前記他のいずれにも支配されない点の数を計数する際に、前記歩留り率が所定値以上の点の数を計数する
付記4記載の最適化支援プログラム。
前記上位所定数の設計曲面を前記性能歩留り空間データ格納部に格納し、次の世代の前記上位所定数の設計曲面を抽出する際に用いる
付記2乃至5のいずれか1つ記載の最適化支援プログラム。
前記パレートデータ格納部に座標値が格納されている点のうち、要求仕様に含まれる指定歩留り率に該当する点を抽出して、第2パレートデータ格納部に格納するステップと、
前記要求仕様に含まれる各性能項目について値の分布をバランスさせる、性能項目空間の空間変換が実施された後の性能項目空間において、前記第2パレートデータ格納部に格納されている前記点の座標値に対して前記空間変換を実施した後の点によるパレート曲面上の点のうち、前記空間変換後の前記要求仕様に相当する点から最も距離が短い点を仮最適解として算出するステップと、
前記第2パレートデータ格納部に座標値が格納されている前記点に対して前記空間変換を実施した後の点から、前記空間変換後の前記性能項目空間における、前記仮最適解の近傍の前記点を抽出し、当該点から前記仮最適解についての回路構成を特定するステップと、
前記仮最適解を、特定された前記回路構成についての前記所定の設計変数の値にマッピングするステップと、
をさらに、前記コンピュータに実行させるための付記2記載の最適化支援プログラム。
回路構成のデータを格納する回路構成データ格納部から、特定の機能を有する回路構成を抽出するステップと、
設定に従って、所定の設計変数について複数の設計変数値セットを生成し、前記複数の設計変数値セットの各々について製造又は環境による変動が想定されるパラメータの複数のパラメータ値セットを生成し、データ格納部に格納するステップと、
前記データ格納部に格納されている設計変数値セットとパラメータ値セットとの組み合わせ毎に、抽出された前記回路構成について回路シミュレーションを実施させ、当該回路シミュレーション結果として所定の性能項目の性能項目値セットを取得し、前記データ格納部に格納するステップと、
前記データ格納部に格納されている前記複数の設計変数値セットの各々について、さらに当該設計変数値セットについて生成された前記複数のパラメータ値セットの各々について、当該設計変数値セットと当該パラメータ値セットとの組み合わせについての性能項目値より優れている又は同一である性能項目値を全ての前記所定の性能項目について有する、当該設計変数値セットとパラメータ値セットとの組み合わせを特定し、当該設計変数値セットについて生成された前記パラメータ値セットの数に対する、特定された前記組み合わせの数の比により歩留り率を算出し、性能歩留り空間の点の座標値として、該当する前記設計変数値セット及び前記歩留り率を性能歩留り空間データ格納部に格納するステップと、
を含み、コンピュータに実行される最適化支援方法。
回路構成のデータを格納する回路構成データ格納部から、特定の機能を有する回路構成を抽出し、設定に従って、所定の設計変数について複数の設計変数値セットを生成し、前記複数の設計変数値セットの各々について製造又は環境による変動が想定されるパラメータの複数のパラメータ値セットを生成し、データ格納部に格納し、前記データ格納部に格納されている設計変数値セットとパラメータ値セットとの組み合わせ毎に、抽出された前記回路構成について回路シミュレーションを実施させ、当該回路シミュレーション結果として所定の性能項目の性能項目値セットを取得し、前記データ格納部に格納するシミュレータ制御部と、
前記データ格納部に格納されている前記複数の設計変数値セットの各々について、さらに当該設計変数値セットについて生成された前記複数のパラメータ値セットの各々について、当該設計変数値セットと当該パラメータ値セットとの組み合わせについての性能項目値より優れている又は同一である性能項目値を全ての前記所定の性能項目について有する、当該設計変数値セットとパラメータ値セットとの組み合わせを特定し、当該設計変数値セットについて生成された前記パラメータ値セットの数に対する、特定された前記組み合わせの数の比により歩留り率を算出し、性能歩留り空間の点の座標値として、該当する前記設計変数値セット及び前記歩留り率を性能歩留り空間データ格納部に格納する空間写像処理部と、
を有する最適化支援装置。
5 設計変数データ格納部 7 設定データ格納部
9 仕様データ格納部 11 回路構成ライブラリ格納部
13 テストベンチデータ格納部 15 シミュレータ制御部
17 シミュレーション結果データ格納部 19 YP空間写像処理部
21 YP空間データ格納部 23 ランキング処理部
25 ランキングデータ格納部 27 ソーティング処理部
29 ソーティング結果データ格納部 31 パレート生成部
33 パレートデータ格納部
51 入力部 53 要求仕様データ格納部
55 最適解生成処理部 57 最適解データ格納部
59 出力部
Claims (9)
- 回路構成のデータを格納する回路構成データ格納部から、特定の機能を有する回路構成を抽出するステップと、
設定に従って、所定の設計変数について複数の設計変数値セットを生成し、前記複数の設計変数値セットの各々について製造又は環境による変動が想定されるパラメータの複数のパラメータ値セットを生成し、データ格納部に格納するステップと、
前記データ格納部に格納されている設計変数値セットとパラメータ値セットとの組み合わせ毎に、抽出された前記回路構成について回路シミュレーションを実施させ、当該回路シミュレーション結果として所定の性能項目の性能項目値セットを取得し、前記データ格納部に格納するステップと、
前記データ格納部に格納されている前記複数の設計変数値セットの各々について、さらに当該設計変数値セットについて生成された前記複数のパラメータ値セットの各々について、当該設計変数値セットと当該パラメータ値セットとの組み合わせについての性能項目値より優れている又は同一である性能項目値を全ての前記所定の性能項目について有する、当該設計変数値セットとパラメータ値セットとの組み合わせを特定し、当該設計変数値セットについて生成された前記パラメータ値セットの数に対する、特定された前記組み合わせの数の比により歩留り率を算出し、性能歩留り空間の点の座標値として、該当する前記設計変数値セット及び前記歩留り率を性能歩留り空間データ格納部に格納するステップと、
を、コンピュータに実行させるための最適化支援プログラム。 - 前記性能歩留り空間データ格納部に格納されている、前記設計変数値セット毎の前記点の座標値により特定される設計曲面について支配関係を確認し、少なくとも上位所定数の設計曲面を抽出する抽出ステップと、
前記上位所定数の設計曲面から、他のいずれにも支配されない点の集合を特定し、当該点の集合のデータをパレートデータ格納部に格納するステップと、
をさらに前記コンピュータに実行させ、
第1の設計曲面に属する全ての点が第2の設計曲面に属するいずれかの点に支配される場合に、前記第2の設計曲面が前記第1の設計曲面を支配することとなり、
第1の点の全ての性能項目値が第2の点の性能項目値より優れている又は同一であり、前記第1の点の歩留り率が前記第2の点の歩留り率以上であり、且つ少なくとも前記第1及び第2の点のいずれかの前記性能項目値又は前記歩留り率が一致しない場合に、前記第1の点が前記第2の点を支配することとなる
請求項1記載の最適化支援プログラム。 - 前記抽出ステップが、
前記性能歩留り空間データ格納部に格納されている、前記設計変数値セット毎の前記点の座標値により特定される設計曲面について支配関係を確認し、他のいずれの設計曲面からも支配されない設計曲面群である非支配設計曲面群を、先行して特定された非支配設計曲面群が存在する場合には当該非支配設計曲面群を除外した上で少なくとも前記上位所定数の設計曲面が抽出されるまで抽出するステップ
を含む請求項2記載の最適化支援プログラム。 - 前記抽出ステップが、
抽出された前記非支配設計曲面群のうち、包含される前記設計曲面の累計数が前記上位所定数に達する際の前記非支配設計曲面群に含まれる前記設計曲面を、当該設計曲面に含まれ且つ他のいずれにも支配されない点の数の降順でソートし、前記上位所定数に達するまでの前記設計曲面を特定するステップ
をさらに含む請求項3記載の最適化支援プログラム。 - 前記他のいずれにも支配されない点の数を計数する際に、前記歩留り率が所定値以上の点の数を計数する
請求項4記載の最適化支援プログラム。 - 前記上位所定数の設計曲面を前記性能歩留り空間データ格納部に格納し、次の世代の前記上位所定数の設計曲面を抽出する際に用いる
請求項2乃至5のいずれか1つ記載の最適化支援プログラム。 - 前記パレートデータ格納部に座標値が格納されている点のうち、要求仕様に含まれる指定歩留り率に該当する点を抽出して、第2パレートデータ格納部に格納するステップと、
前記要求仕様に含まれる各性能項目について値の分布をバランスさせる、性能項目空間の空間変換が実施された後の性能項目空間において、前記第2パレートデータ格納部に格納されている前記点の座標値に対して前記空間変換を実施した後の点によるパレート曲面上の点のうち、前記空間変換後の前記要求仕様に相当する点から最も距離が短い点を仮最適解として算出するステップと、
前記第2パレートデータ格納部に座標値が格納されている前記点に対して前記空間変換を実施した後の点から、前記空間変換後の前記性能項目空間における、前記仮最適解の近傍の前記点を抽出し、当該点から前記仮最適解についての回路構成を特定するステップと、
前記仮最適解を、特定された前記回路構成についての前記所定の設計変数の値にマッピングするステップと、
をさらに、前記コンピュータに実行させるための請求項2記載の最適化支援プログラム。 - 回路構成のデータを格納する回路構成データ格納部から、特定の機能を有する回路構成を抽出するステップと、
設定に従って、所定の設計変数について複数の設計変数値セットを生成し、前記複数の設計変数値セットの各々について製造又は環境による変動が想定されるパラメータの複数のパラメータ値セットを生成し、データ格納部に格納するステップと、
前記データ格納部に格納されている設計変数値セットとパラメータ値セットとの組み合わせ毎に、抽出された前記回路構成について回路シミュレーションを実施させ、当該回路シミュレーション結果として所定の性能項目の性能項目値セットを取得し、前記データ格納部に格納するステップと、
前記データ格納部に格納されている前記複数の設計変数値セットの各々について、さらに当該設計変数値セットについて生成された前記複数のパラメータ値セットの各々について、当該設計変数値セットと当該パラメータ値セットとの組み合わせについての性能項目値より優れている又は同一である性能項目値を全ての前記所定の性能項目について有する、当該設計変数値セットとパラメータ値セットとの組み合わせを特定し、当該設計変数値セットについて生成された前記パラメータ値セットの数に対する、特定された前記組み合わせの数の比により歩留り率を算出し、性能歩留り空間の点の座標値として、該当する前記設計変数値セット及び前記歩留り率を性能歩留り空間データ格納部に格納するステップと、
を含み、コンピュータに実行される最適化支援方法。 - 回路構成のデータを格納する回路構成データ格納部から、特定の機能を有する回路構成を抽出し、設定に従って、所定の設計変数について複数の設計変数値セットを生成し、前記複数の設計変数値セットの各々について製造又は環境による変動が想定されるパラメータの複数のパラメータ値セットを生成し、データ格納部に格納し、前記データ格納部に格納されている設計変数値セットとパラメータ値セットとの組み合わせ毎に、抽出された前記回路構成について回路シミュレーションを実施させ、当該回路シミュレーション結果として所定の性能項目の性能項目値セットを取得し、前記データ格納部に格納するシミュレータ制御部と、
前記データ格納部に格納されている前記複数の設計変数値セットの各々について、さらに当該設計変数値セットについて生成された前記複数のパラメータ値セットの各々について、当該設計変数値セットと当該パラメータ値セットとの組み合わせについての性能項目値より優れている又は同一である性能項目値を全ての前記所定の性能項目について有する、当該設計変数値セットとパラメータ値セットとの組み合わせを特定し、当該設計変数値セットについて生成された前記パラメータ値セットの数に対する、特定された前記組み合わせの数の比により歩留り率を算出し、性能歩留り空間の点の座標値として、該当する前記設計変数値セット及び前記歩留り率を性能歩留り空間データ格納部に格納する空間写像処理部と、
を有する最適化支援装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010045007A JP5353764B2 (ja) | 2010-03-02 | 2010-03-02 | 自動設計支援プログラム、方法及び装置 |
US13/036,738 US8578320B2 (en) | 2010-03-02 | 2011-02-28 | Automatic design support apparatus and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010045007A JP5353764B2 (ja) | 2010-03-02 | 2010-03-02 | 自動設計支援プログラム、方法及び装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011180866A JP2011180866A (ja) | 2011-09-15 |
JP5353764B2 true JP5353764B2 (ja) | 2013-11-27 |
Family
ID=44532370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010045007A Expired - Fee Related JP5353764B2 (ja) | 2010-03-02 | 2010-03-02 | 自動設計支援プログラム、方法及び装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8578320B2 (ja) |
JP (1) | JP5353764B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2010
- 2010-03-02 JP JP2010045007A patent/JP5353764B2/ja not_active Expired - Fee Related
-
2011
- 2011-02-28 US US13/036,738 patent/US8578320B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011180866A (ja) | 2011-09-15 |
US8578320B2 (en) | 2013-11-05 |
US20110219348A1 (en) | 2011-09-08 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
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